WO2019138803A1 - キャパシタ及びスナバ回路 - Google Patents

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WO2019138803A1
WO2019138803A1 PCT/JP2018/046555 JP2018046555W WO2019138803A1 WO 2019138803 A1 WO2019138803 A1 WO 2019138803A1 JP 2018046555 W JP2018046555 W JP 2018046555W WO 2019138803 A1 WO2019138803 A1 WO 2019138803A1
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film
dielectric
capacitor
connection portion
support substrate
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PCT/JP2018/046555
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English (en)
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Inventor
博 中川
康裕 村瀬
智行 芦峰
Original Assignee
株式会社村田製作所
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present invention relates to capacitors and snubber circuits.
  • a conductive member such as a silicon (Si) substrate is used as a semiconductor substrate, and the semiconductor substrate functions as an electrode opposed to the surface electrode.
  • Such semiconductor substrates have temperature dependence.
  • the resistivity ⁇ of the silicon substrate is expressed by the following equation using the elementary charge q, the mobility ⁇ of the carriers in the silicon substrate, and the carrier density n D.
  • the resistivity of the silicon substrate is determined by the mobility of the carrier and the carrier density.
  • the silicon substrate described in Patent Document 1 is usually used in a temperature range of about -40 ° C. or more and 200 ° C. or less, in the silicon substrate, a change in carrier density caused by thermally excited carriers can be ignored. Small.
  • the temperature dependence of the resistivity of the silicon substrate is mainly governed by the temperature dependence of the mobility of carriers.
  • the mobility of the carrier in the silicon substrate will be described with reference to the drawings.
  • FIG. 9 is a graph showing the temperature dependency of the mobility ⁇ n of an electron, which is one of the carriers in a silicon substrate (Non-Patent Document 1).
  • the horizontal axis indicates the absolute temperature T
  • the vertical axis indicates the mobility ⁇ n .
  • a plurality of curves are shown with the electron density N D as a parameter.
  • the silicon substrate It is difficult to adjust the resistivity to a desired value.
  • an object of the present invention is to provide a capacitor and a snubber circuit in which the temperature dependency of the resistance component is low.
  • a capacitor according to an aspect of the present invention includes a support substrate, and a lower conductor layer disposed above one main surface of the support substrate and electrically connected to the support substrate. And an upper conductor layer disposed above the one main surface of the support substrate and electrically insulated from the support substrate, and disposed between the lower conductor layer and the upper conductor layer. And a dielectric layer, wherein at least one of the lower conductive layer and the upper conductive layer has a resistance value larger than that of the support substrate.
  • the resistance value of at least one of the lower conductor layer and the upper conductor layer becomes dominant with respect to the resistance component of the capacitor. For this reason, in the lower conductor layer and the upper conductor layer, by using a material having a low temperature dependency of the resistance value, a capacitor having a low temperature dependency of the resistance component can be realized.
  • the lower conductive layer includes a first lower film and a second lower film having a film shape, the first lower film, and the second lower film.
  • the upper conductor layer connects the first upper film and the second upper film having a film shape, the first upper film, and the second upper film.
  • an upper connection portion wherein the dielectric layer is a first dielectric film, a second dielectric film, and a third dielectric film having a film shape, the first dielectric film, and the second dielectric film.
  • the first lower film, the first dielectric film, the first upper film, the second dielectric film, the second lower film, the third dielectric film, and the second upper film are sequentially stacked, the first dielectric connection being disposed between the first upper film and the lower connection, and the second dielectric connection being the upper connection with the second lower film. It may be disposed between the part.
  • the capacitance of the capacitor can be increased without increasing the size of the support substrate.
  • the dielectric film having a uniform film thickness can be easily formed by forming the dielectric film opposed to the flat main surface of the support substrate. Moreover, since it is not necessary to provide a groove in the support substrate, it is possible to suppress warpage of the support substrate and generation of cracks in the dielectric film. Therefore, a capacitor having desired withstand voltage characteristics can be realized.
  • the first dielectric connection portion may penetrate the first upper film, and the lower connection portion may penetrate the first dielectric connection portion.
  • the first upper film can be penetrated through the lower connection portion while preventing a short circuit between the lower connection portion and the first upper film.
  • the lower connection portion may be disposed outside the first upper film.
  • first lower membrane and the second lower membrane can be connected by the lower connection portion without causing the first upper membrane to penetrate the lower connection portion.
  • risk of a short between the lower connection and the first upper membrane can be reduced.
  • the distance between the lower connection portion and the first upper film may be equal to or larger than the thickness of the first dielectric film.
  • the withstand voltage characteristic between the lower connection portion and the first upper film can be made equal to or higher than that of the first dielectric film.
  • the film thickness of the first dielectric film, the second dielectric film, and the third dielectric film may be 0.5 ⁇ m or more.
  • the dielectric layer is formed of, for example, a silicon oxide film and a silicon nitride film, it is possible to obtain a withstand voltage characteristic of about 500 V or more in the capacitor. Therefore, the capacitor can be used in a car-mounted snubber circuit that requires about 500 V of withstand voltage characteristics.
  • the area of the surface of the lower conductive layer facing the upper conductive layer may be twice or more the area of the main surface of the support substrate.
  • the capacitance of the capacitor can be increased without expanding the support substrate.
  • 50% or more of the surface area of at least one of the lower conductive layer and the upper conductive layer may be covered with the dielectric layer.
  • the lower conductive layer and the upper conductive layer are opposed to each other through the dielectric layer.
  • the surfaces of the lower conductor layer and the upper conductor layer can be effectively used for increasing the capacity of the capacitor.
  • At least one of the lower conductive layer and the upper conductive layer may contain a semiconductor material as a main component.
  • the semiconductor material may be polysilicon.
  • a snubber circuit includes the capacitor and a diode or a switching element connected in parallel to the capacitor.
  • FIG. 1A is a schematic cross-sectional view showing an outline of a configuration of a capacitor according to Embodiment 1.
  • FIG. 1B is a schematic plan view showing an outline of the configuration of the capacitor in accordance with the first embodiment.
  • FIG. 2 is a schematic perspective view showing the structure of the capacitor according to the first embodiment.
  • FIG. 3A is a schematic cross-sectional view showing a first step of the method of manufacturing a capacitor in accordance with Embodiment 1.
  • FIG. 3B is a schematic cross-sectional view showing a second step of the method of manufacturing a capacitor in accordance with the first embodiment.
  • FIG. 3C is a schematic cross-sectional view showing a third step in the method of manufacturing a capacitor in accordance with Embodiment 1.
  • FIG. 1A is a schematic cross-sectional view showing an outline of a configuration of a capacitor according to Embodiment 1.
  • FIG. 1B is a schematic plan view showing an outline of the configuration of the capacitor in accordance with the first embodiment
  • FIG. 3D is a schematic cross-sectional view showing a fourth step of the method of manufacturing a capacitor in accordance with Embodiment 1.
  • FIG. 3E is a schematic cross sectional view showing a fifth step of the method of manufacturing a capacitor in accordance with the first embodiment.
  • FIG. 3F is a schematic cross-sectional view showing a sixth step of the method of manufacturing a capacitor in accordance with Embodiment 1.
  • FIG. 3G is a schematic cross-sectional view showing a seventh step of the method of manufacturing a capacitor in accordance with Embodiment 1.
  • FIG. 3H is a schematic cross-sectional view showing an eighth step of the method of manufacturing a capacitor in accordance with Embodiment 1.
  • FIG. 4 is a schematic cross-sectional view showing an outline of the configuration of the capacitor in accordance with the second embodiment.
  • FIG. 5 is a schematic cross-sectional view showing an outline of the configuration of the capacitor in accordance with the third embodiment.
  • FIG. 6 is a schematic cross-sectional view showing an outline of the configuration of the capacitor in accordance with the fourth embodiment.
  • FIG. 7 is a schematic cross-sectional view showing an outline of a configuration of a capacitor according to a modification of the first embodiment.
  • FIG. 8 is a circuit diagram showing a configuration of a snubber circuit using the capacitor according to the first embodiment as an RC integrated capacitor.
  • FIG. 9 is a graph showing the temperature dependence of the mobility of electrons that are one of the carriers in the silicon substrate.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and downward direction (vertically downward) in absolute space recognition, but are based on the stacking order in the lamination configuration. It is used as a term defined by the relative positional relationship to Also, the terms “upper” and “lower” are not only used when two components are spaced apart from one another and there is another component between the two components, but two components It applies also when arrange
  • FIGS. 1A and 1B are a schematic cross-sectional view and a plan view showing an outline of the configuration of the capacitor 10 according to the present embodiment, respectively.
  • FIG. 1A shows a cross section of capacitor 10 along line IA-IA in FIG. 1B.
  • FIG. 2 is a schematic perspective view showing the structure of the capacitor 10 according to the present embodiment. In FIG. 2, only a part of the conductive member of the capacitor 10 is schematically shown.
  • the capacitor 10 includes a support substrate 20 and a resistive capacitor 12.
  • the resistive capacitance portion 12 is a portion having a function as a resistance component and a capacitance component of the capacitor 10, and includes a lower conductive layer 30, an upper conductive layer 50, and a dielectric layer 40.
  • capacitor 10 further includes upper electrode 21, lower electrode 22, and protective film 23.
  • the support substrate 20 is a member to be a base of the capacitor 10.
  • the support substrate 20 supports the lower conductor layer 30, the dielectric layer 40, the upper conductor layer 50, and the like.
  • the support substrate 20 is a conductive member, and has a resistance value smaller than at least one of the lower conductor layer 30 and the upper conductor layer 50.
  • the resistance value of the support substrate 20 means the resistance value between the contact point of the support substrate 20 and the lower conductive layer 30 and the support substrate 20 and the lower electrode 22.
  • the material which forms the support substrate 20 is not specifically limited, For example, it is a silicon substrate etc. with high impurity concentration.
  • the impurity concentration in the silicon substrate may be, for example, about 10 18 cm ⁇ 3 or more and 10 20 cm ⁇ 3 or less.
  • the resistivity of the support substrate 20 can be set to about 1 m ⁇ ⁇ cm.
  • the support substrate 20 has a single-layer structure, but the structure of the support substrate 20 is not limited to this.
  • the support substrate 20 may have, for example, a laminated structure in which layers of different materials are laminated.
  • the shape of the support substrate 20 is not particularly limited. In the present embodiment, as shown in FIGS. 1A and 1B, the shape of the support substrate 20 is a rectangle having a side length of about 4 mm to 5 mm, but is not limited to this.
  • the shape of the support substrate 20 may be, for example, a disk shape.
  • the lower conductive layer 30 is an electrode that faces the upper conductive layer 50 via the dielectric layer 40 and stores a charge.
  • Lower conductive layer 30 is disposed above one main surface of support substrate 20 and is electrically connected to support substrate 20.
  • the area of the surface of the lower conductive layer 30 facing the upper conductive layer 50 is twice or more the area of the main surface of the support substrate 20.
  • the lower conductor layer 30 is a mode of the lower connection portion connecting the first lower film 31 and the second lower film 33 having a film shape and the first lower film 31 and the second lower film 33. And a first lower connection 32.
  • the first lower film 31 is disposed above one main surface of the support substrate 20, and the main surface and the first lower film 31 are The film surface faces the other.
  • the second lower film 33 is disposed above the first lower film 31 so as to face the first lower film 31.
  • the lower conductive layer 30 has four first lower connection portions 32 connecting the first lower film 31 and the second lower film 33.
  • FIG. 2 of the capacitor 10 only the supporting substrate 20, the lower conductive layer 30, and the upper conductive layer 50 are schematically shown.
  • the first lower film 31 is directly laminated on one main surface of the support substrate 20 as shown in FIG. 1A, but the first lower film 31 is another conductive member. , And may be disposed above the support substrate 20.
  • the first lower film 31 is disposed on substantially the entire surface other than the edge of one of the main surfaces of the support substrate 20.
  • the second lower film 33 is disposed above the first lower film 31, and the film surface of the second lower film 33 and the film surface of the first lower film 31 face each other.
  • the second lower film 33 has substantially the same outer shape as the first lower film 31. At the center of the second lower film 33, an opening through which the dielectric layer 40 and the upper conductor layer 50 pass is formed.
  • the first lower connection portion 32 is a via-hole conductor passing through the upper conductive layer 50 and the dielectric layer 40 as shown in FIG. 1A. More specifically, the first lower connection portion 32 penetrates a first upper film 51, a first dielectric film 41, and a second dielectric film 43 described later.
  • the shape of the first lower connection portion 32 is a square column, but the shape of the first lower connection portion 32 is not particularly limited, and may be, for example, a cylindrical shape .
  • the material forming the lower conductor layer 30 is determined such that the resistance value of the lower conductor layer 30 is larger than the resistance value of the support substrate 20.
  • the resistance value of the lower conductor layer 30 means the value of the portion to which the lower conductor layer 30 contributes among the resistance values of the capacitor 10.
  • the resistance value of the lower conductor layer 30 is determined from the surface on the support substrate 20 side of the first lower film 31 (that is, the surface on the lower side in FIG. 1A) to the upper electrode 21 side of the second lower film 33.
  • the resistance value to the surface of ie, the surface on the upper side in FIG. 1A
  • the lower conductive layer 30 contains, for example, a semiconductor material as a main component.
  • the semiconductor material forming the lower conductor layer 30 is polysilicon.
  • the resistivity of polysilicon is adjusted by adding impurities such as phosphorus (P), boron (B), and arsenic (As). Thereby, the resistivity of the lower conductor layer 30 can be set to about 15 ⁇ ⁇ cm.
  • the film thickness of the first lower film 31 and the second lower film 33 of the lower conductor layer 30 is about 1 ⁇ m, and the dimension in the direction parallel to the main surface of the support substrate 20 of the first lower connection portion 32 is By setting the thickness to about 5 ⁇ m, the resistance value of the lower conductive layer 30 can be set to about several ⁇ .
  • the upper conductor layer 50 may be formed of intrinsic polysilicon.
  • the material forming the lower conductor layer 30 is not limited to these, and may be, for example, amorphous silicon.
  • the resistance value of the upper conductor layer 50 is larger than the resistance value of the support substrate 20, the resistance value of the lower conductor layer 30 may be smaller than the resistance value of the support substrate 20.
  • the upper conductive layer 50 is an electrode that faces the lower conductive layer 30 via the dielectric layer 40 and stores a charge.
  • the upper conductor layer 50 is disposed above one main surface of the support substrate 20 and is electrically insulated from the support substrate 20.
  • the area of the surface of the upper conductive layer 50 facing the lower conductive layer 30 is twice or more the area of the main surface of the support substrate 20.
  • the upper conductor layer 50 is an aspect of an upper connection portion connecting the first upper film 51 and the second upper film 53 having a film shape, and the first upper film 51 and the second upper film 53. And one upper connection portion 52.
  • the first upper film 51 is disposed above the first lower film 31 of the lower conductor layer 30.
  • the first upper film 51 has substantially the same outer shape as the first lower film 31.
  • the first upper film 51 is formed with four openings through which the first lower connection portions 32 of the dielectric layer 40 and the lower conductor layer 30 pass.
  • the second upper film 53 is disposed above the first upper film 51, and the film surface of the second upper film 53 and the film surface of the first upper film 51 face each other.
  • the second upper film 53 has substantially the same outer shape as the first upper film 51.
  • the first upper connection portion 52 is a via-hole conductor penetrating the lower conductor layer 30 and the dielectric layer 40 as shown in FIG. 1A. Specifically, the first upper connection portion 52 penetrates the second lower film 33 and the second dielectric film 43 and the third dielectric film 45 described later.
  • the shape of the first upper connection portion 52 is a quadrangular prism, but the shape of the first upper connection portion 52 is not particularly limited, and may be, for example, a cylindrical shape.
  • the material forming the upper conductor layer 50 is determined such that the resistance value of the upper conductor layer 50 is larger than the resistance value of the support substrate 20.
  • the resistance value of the upper conductor layer 50 means the value of the portion to which the upper conductor layer 50 contributes among the resistance values of the capacitor 10.
  • the resistance value of the upper conductor layer 50 is determined from the surface on the support substrate 20 side of the first upper film 51 (that is, the surface on the lower side in FIG. 1A) on the upper electrode 21 side of the second upper film 53.
  • the resistance value to the surface that is, the upper surface in FIG. 1A
  • the upper conductor layer 50 contains, for example, a semiconductor material as a main component.
  • the semiconductor material forming the upper conductor layer 50 is polysilicon.
  • the resistivity of polysilicon is adjusted by adding impurities such as phosphorus, boron and arsenic. Thereby, the resistivity of the upper conductor layer 50 can be set to about 15 ⁇ / cm.
  • the film thickness of the first upper film 51 and the second upper film 53 of the upper conductor layer 50 is about 1 ⁇ m, and the dimension in the direction parallel to the main surface of the support substrate 20 of the first upper connection portion 52 is 300 ⁇ m.
  • the resistance value of the upper conductor layer 50 can be set to about several ohms by setting it as a degree.
  • the upper conductor layer 50 may be formed of intrinsic polysilicon. The material which forms the upper conductor layer 50 is not limited to these, For example, amorphous silicon etc. may be sufficient.
  • the resistance value of the lower conductor layer 30 is larger than the resistance value of the support substrate 20, the resistance value of the upper conductor layer 50 may be smaller than the resistance value of the support substrate 20.
  • the dielectric layer 40 is an insulating layer disposed between the lower conductor layer 30 and the upper conductor layer 50.
  • the dielectric layer 40 prevents a short circuit between the lower conductive layer 30 and the upper conductive layer 50, and increases the amount of charge accumulated between the lower conductive layer 30 and the upper conductive layer 50.
  • the dielectric layer 40 covers 50% or more of the surface area of at least one of the lower conductor layer 30 and the upper conductor layer 50.
  • the dielectric layer 40 has a first dielectric film 41, a second dielectric film 43, and a third dielectric film 45 having a film shape, as shown in FIG. 1A. Also, the dielectric layer 40 connects the first dielectric connection portion 42 connecting the first dielectric film 41 and the second dielectric film 43, and the second dielectric film 43 and the third dielectric film 45. And a second dielectric connection portion 44.
  • the first dielectric film 41 is disposed between the first lower film 31 and the first upper film 51.
  • the second dielectric film 43 is disposed between the first upper film 51 and the second lower film 33.
  • the third dielectric film 45 is disposed between the second lower film 33 and the second upper film 53.
  • the first dielectric connection portion 42 is disposed between the first upper film 51 and the first lower connection portion 32, and the second dielectric connection portion 44 is formed of the second lower film 33 and the first upper connection portion 52. Placed between.
  • the first dielectric connection 42 penetrates the first upper film 51 and the first lower connection 32 penetrates the first dielectric connection 42.
  • the second dielectric connection portion 44 penetrates the second lower film 33, and the first upper connection portion 52 penetrates the second dielectric connection portion 44.
  • the material for forming the dielectric layer 40 is not particularly limited as long as it is a dielectric.
  • dielectric layer 40 is composed of two silicon oxide films and a silicon nitride film disposed between those layers.
  • the thickness of each portion of dielectric layer 40 can be appropriately set according to the required withstand voltage characteristics and the material.
  • the film thicknesses of the first dielectric film 41, the second dielectric film 43, and the third dielectric film 45 are 0.5 ⁇ m or more.
  • the distance between the first upper connection portion 52 of the upper conductor layer 50 and the second lower film 33 of the lower conductor layer 30 is the same as that of each of the second dielectric film 43 and the third dielectric film 45.
  • the distance between the first lower connection portion 32 of the lower conductor layer 30 and the first upper film 51 is equal to or greater than the thickness of each of the first dielectric film 41 and the second dielectric film 43. It is. Thereby, the thicknesses of the first dielectric connection portion 42 and the second dielectric connection portion 44 in the direction parallel to the main surface of the support substrate 20 are set to the first dielectric film 41, the second dielectric film 43 and the third It can be made equal to or more than the thickness of the dielectric film 45.
  • the upper electrode 21 is an electrode disposed above the support substrate 20.
  • the upper electrode 21 is disposed on the second upper film 53 of the upper conductor layer 50.
  • the material for forming the upper electrode 21 is not particularly limited as long as it is a conductive material having a resistance value smaller than that of the support substrate 20, the lower conductive layer 30, and the upper conductive layer 50.
  • the upper electrode 21 is formed of aluminum (Al).
  • the lower electrode 22 is an electrode connected to the support substrate 20.
  • the lower electrode 22 is disposed on the back surface of the support substrate 20.
  • the material for forming the lower electrode 22 is not particularly limited as long as it is a conductive material having a resistance value smaller than that of the support substrate 20, the lower conductive layer 30, and the upper conductive layer 50.
  • the lower electrode 22 is formed of aluminum.
  • the protective film 23 is an insulating member that covers the upper electrode 21 of the capacitor 10, the lower conductive layer 30, and the end of the upper conductive layer 50.
  • the protective film 23 covers the entire circumference of the edge portion of the upper electrode 21 in a plan view of the support substrate 20. Further, as shown in FIG. 1A, the protective film 23 covers from the edge of the upper electrode 21 to the main surface on the upper side of the support substrate 20. This can suppress the lower conductive layer 30 and the upper conductive layer 50 of the capacitor 10 from being exposed to the outside of the capacitor 10.
  • the protective film 23 is formed of silicon nitride, but the material for forming the protective film 23 is not particularly limited as long as it is an insulating material.
  • the protective film 23 may be formed of, for example, polyimide.
  • the capacitor 10 is provided with the support substrate 20, the lower conductive layer 30 disposed above the one main surface of the support substrate 20 and electrically connected with the support substrate 20, and one of the support substrate 20. And an upper conductive layer 50 electrically insulated from the support substrate 20.
  • Capacitor 10 further includes a dielectric layer 40 disposed between lower conductive layer 30 and upper conductive layer 50. At least one of the lower conductor layer 30 and the upper conductor layer 50 has a resistance value larger than that of the support substrate 20.
  • the resistance value of at least one of the lower conductor layer 30 and the upper conductor layer 50 is dominant. Therefore, a material having a low temperature dependence of resistance such as polysilicon is used as at least one of lower conductive layer 30 and upper conductive layer 50, and a high impurity concentration such as a silicon substrate having a low impurity concentration as supporting substrate 20. By using the material, the capacitor 10 with low temperature dependency of the resistance component can be realized.
  • a material having a low temperature dependence of resistance such as polysilicon is used as at least one of lower conductive layer 30 and upper conductive layer 50, and a high impurity concentration such as a silicon substrate having a low impurity concentration as supporting substrate 20.
  • the third dielectric film 45 and the second upper film 53 are sequentially stacked.
  • the first dielectric connection portion 42 is disposed between the first upper film 51 and the first lower connection portion 32, and the second dielectric connection portion 44 is formed of the second lower film 33 and the first upper connection portion 52. Placed between.
  • the first lower film 31 and the second lower film 33 of the lower conductor layer 30, and the first upper film 51 and the second upper film 53 of the upper conductor layer 50 are dielectrics.
  • the capacitance of the capacitor 10 is increased without increasing the size of the support substrate 20. it can.
  • the capacitor 10 according to the present embodiment by forming the dielectric film opposed to the flat main surface of the support substrate 20, the dielectric film having a uniform film thickness can be easily formed. Moreover, since it is not necessary to provide a groove in the support substrate 20, it is possible to suppress warpage of the support substrate 20 and generation of cracks in the dielectric film. Therefore, a capacitor having desired withstand voltage characteristics can be realized.
  • first dielectric connection portion 42 penetrates the first upper film 51
  • first lower connection portion 32 penetrates the first dielectric connection portion 42.
  • first upper film 51 can be made to penetrate the first lower connection portion 32 while preventing a short circuit between the first lower connection portion 32 and the first upper film 51.
  • second dielectric connection portion 44 penetrates the second lower film 33
  • first upper connection portion 52 penetrates the second dielectric connection portion 44.
  • the second lower film 33 can be made to penetrate the first upper connection portion 52 while preventing a short circuit between the first upper connection portion 52 and the second lower film 33.
  • the distance between the first upper connection portion 52 of the upper conductor layer 50 and the second lower film 33 of the lower conductor layer 30 is the second dielectric film 43 and the third dielectric film 45.
  • the distance between the first lower connection portion 32 of the lower conductor layer 30 and the first upper film 51 is equal to each of the first dielectric film 41 and the second dielectric film 43. Or more.
  • the thicknesses of the first dielectric connection portion 42 and the second dielectric connection portion 44 in the direction parallel to the main surface of the support substrate 20 are set to the first dielectric film 41, the second dielectric film 43 and the third It can be made equal to or more than the film thickness of the dielectric film 45.
  • the film thickness of the first dielectric film 41, the second dielectric film 43, and the third dielectric film 45 is 0.5 ⁇ m or more.
  • the capacitor 10 can be used in a car-mounted snubber circuit that requires about 500 V of withstand voltage characteristics.
  • the area of the surface of the lower conductive layer 30 facing the upper conductive layer 50 is twice or more the area of the main surface of the support substrate 20. Thereby, the capacitance of the capacitor 10 can be increased without increasing the size of the support substrate 20.
  • At least one of the lower conductor layer 30 and the upper conductor layer 50 is covered with the dielectric layer 40 at 50% or more of the surface area.
  • the lower conductor layer, the upper conductor layer, and the dielectric layer are interposed.
  • At least one of the lower conductor layer 30 and the upper conductor layer 50 contains a semiconductor material as a main component.
  • a semiconductor material as a main component.
  • the semiconductor material is polysilicon.
  • the temperature dependence of the resistance value of at least one of the lower conductor layer 30 and the upper conductor layer 50 can be reduced. Therefore, the temperature dependency of the resistance value of capacitor 10 can be reduced.
  • the first lower film 31 of the lower conductor layer 30, the first dielectric film 41 of the dielectric layer 40, and the upper conduction are formed on both main surfaces of the support substrate 20 made of a silicon substrate.
  • the first upper film 51 of the body layer 50 is formed in order.
  • a conductive film made of polysilicon is formed as the first lower film 31 by a low pressure chemical vapor deposition (LPCVD) method.
  • LPCVD low pressure chemical vapor deposition
  • a silicon oxide film is formed by a chemical vapor deposition (CVD) method or thermal oxidation of the first lower film 31.
  • a silicon nitride film is formed on the formed silicon oxide film by the CVD method, and a silicon oxide film is formed on the formed silicon nitride film by the CVD method.
  • a first dielectric film 41 is formed which is a laminated film in which a silicon oxide film, a silicon nitride film and a silicon oxide film are sequentially laminated.
  • a conductor film made of polysilicon is formed as the first upper film 51 on the first dielectric film 41 by the LPCVD method.
  • the first upper film 51 is patterned to form an opening 51h provided with a through hole.
  • a photoresist is formed on the first upper film 51 by photolithography to cover a region excluding the portion corresponding to the opening 51h of the first upper film 51, and the opening 51h is formed by dry etching. Remove the photoresist.
  • the opening 51 h is formed only in the first upper film 51 formed above one main surface of the support substrate 20.
  • the first dielectric connecting portion 42 in the opening 51 h of the first upper film 51 and the second dielectric film 43 on the first upper film 51 are formed.
  • the first dielectric connection portion 42 and the second dielectric film 43 are integrally formed by the CVD method in the same manner as the first dielectric film 41 described above.
  • the first lower connection portion 32 penetrating the second dielectric film 43, the first dielectric connection portion 42, and the first dielectric film 41, and the second dielectric film 43.
  • the upper second lower film 33 is formed.
  • an opening portion provided with a through hole penetrating the second dielectric film 43, the first dielectric connection portion 42, and the first dielectric film 41. are formed in the same manner as the opening 51 h described above.
  • the first lower connection portion 32 and the second lower film 33 are integrally formed by the LPCVD method.
  • the second lower film 33 is patterned to form an opening 33h provided with a through hole.
  • the opening 33 h is formed in the same manner as the opening 51 h described above.
  • the second dielectric connection portion 44 in the opening 33 h of the second lower film 33 and the third dielectric film 45 on the second lower film 33 are formed.
  • the second dielectric connection portion 44 and the third dielectric film 45 are integrally formed by the CVD method in the same manner as the first dielectric film 41 described above.
  • the first upper connection 52 passing through the third dielectric film 45, the second dielectric connection 44, and the second dielectric film 43, and the third dielectric film 45 are formed.
  • the upper electrode 21 on the second upper film 53 Prior to the formation of the first upper connection portion 52 and the second upper film 53, an opening portion provided with a through hole penetrating the third dielectric film 45, the second dielectric connection portion 44 and the second dielectric film 43 is , And the opening 51 h described above.
  • the first upper connection portion 52 and the second upper film 53 are integrally formed by the LPCVD method.
  • the upper electrode 21 is formed on the second upper film 53 by the CVD method or the like.
  • the protective film 23 and the lower electrode 22 are formed.
  • a plurality of grooves penetrating the respective layers formed on the support substrate 20 are formed. These grooves are provided at positions corresponding to the edge of capacitor 10, respectively. That is, these grooves divide the layers into a plurality of regions respectively corresponding to the plurality of capacitors 10.
  • the protective film 23 is formed on the grooves and the upper electrode 21 by the CVD method or the like. An opening for exposing the upper electrode 21 is formed at the center of the portion of the protective film 23 corresponding to the upper side of the upper electrode 21 in the same manner as the opening 51 h and the like described above.
  • the lower layers of the support substrate 20 shown in FIG. 3G are removed by wafer grinding to expose the lower main surface of the support substrate 20.
  • a lower electrode 22 is formed by a CVD method or the like on the lower main surface of the support substrate 20 exposed by the wafer grind.
  • a plurality of capacitors 10 can be formed by dicing along the above-described groove portions.
  • the capacitor according to the present embodiment differs from the capacitor 10 according to the first embodiment mainly in the number of layers to be stacked. In the capacitor according to the present embodiment, more layers are stacked than in the capacitor 10 according to the first embodiment.
  • the configuration of the capacitor according to the present embodiment will be described focusing on differences from the capacitor 10 according to the first embodiment.
  • FIG. 4 is a schematic cross-sectional view showing an outline of the configuration of the capacitor 110 according to the present embodiment. Similar to the capacitor 10 according to the first embodiment, the capacitor 110 includes the support substrate 20, the resistive capacitance unit 112, the protective film 23, the upper electrode 21, and the lower electrode 22.
  • the resistive capacitor portion 112 includes a lower conductive layer 130, an upper conductive layer 150, and a dielectric layer 140.
  • the lower conductive layer 130 includes a second lower connection portion 34 and a third lower film 35 in addition to the first lower film 31, the first lower connection portion 32 and the second lower film 33.
  • the third lower film 35 has a film-like shape, and is disposed above the second lower film 33.
  • the film surface of the third lower film 35 faces the film surface of the second lower film 33.
  • the second lower connection portion 34 connects the second lower film 33 and the third lower film 35.
  • the upper conductive layer 150 includes a second upper connection 54 and a third upper film 55 in addition to the first upper film 51, the first upper connection 52 and the second upper film 53.
  • the third upper film 55 has a film-like shape, and is disposed above the second upper film 53.
  • the film surface of the third upper film 55 faces the film surface of the second upper film 53.
  • the second upper connection portion 54 connects the second upper film 53 and the third upper film 55.
  • the dielectric layer 140 is a third dielectric in addition to the first dielectric film 41, the first dielectric connection portion 42, the second dielectric film 43, the second dielectric connection portion 44 and the third dielectric film 45.
  • a connection portion 46, a fourth dielectric film 47, a fourth dielectric connection portion 48, and a fifth dielectric film 49 are provided.
  • the fourth dielectric film 47 has a film-like shape, and is disposed between the second upper film 53 and the third lower film 35.
  • the fifth dielectric film 49 has a film-like shape, and is disposed between the third lower film 35 and the third upper film 55.
  • the third dielectric connection 46 is disposed between the second upper film 53 and the second lower connection 34, and the fourth dielectric connection 48 includes the third lower film 35 and the second upper connection 54. Placed between
  • the same effect as the capacitor 10 according to the first embodiment is exerted. Further, in the capacitor 110, since the number of layers to be stacked is larger than that of the capacitor 10 according to the first embodiment, the capacity can be further increased.
  • the first lower connection portion 32 is disposed outside the first upper film 51, and the second lower connection portion 34 is formed of the second upper film 53. It is placed outside.
  • the first lower connection portion 32 can connect the first lower film 31 and the second lower film 33 without causing the first lower connection portion 32 to penetrate the first upper film 51.
  • the second lower connection portion 34 can connect the second lower connection film 33 and the third lower connection film 35 without causing the second upper connection film 34 to penetrate through the second lower connection portion 34. Therefore, the risk of a short circuit between the first lower connection 32 and the first upper film 51 and between the second lower connection 34 and the second upper film 53 can be reduced.
  • the capacitor according to the present embodiment is different from the capacitor 10 according to the first embodiment in the structure of the connection portion connecting the respective layers.
  • the configuration of the capacitor according to the present embodiment will be described focusing on differences from the capacitor 10 according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view showing an outline of the configuration of the capacitor 210 according to the present embodiment.
  • the capacitor 210 includes the support substrate 20, the resistive capacitance portion 212, the protective film 23, the upper electrode 21, and the lower electrode 22.
  • the resistive capacitor portion 212 includes a lower conductive layer 230, an upper conductive layer 250, and a dielectric layer 240.
  • the lower conductive layer 230 has a first lower film 31 and a second lower film 33, and a first lower connection portion 32.
  • the upper conductor layer 250 has a first upper film 51 and a second upper film 53, and a first upper connection portion 52.
  • the dielectric layer 240 has a first dielectric film 41, a second dielectric film 43, a third dielectric film 45, a first dielectric connection portion 42 and a second dielectric connection portion 44.
  • the first lower connection portion 32 is disposed outside the first upper film 51.
  • the first upper connection 52 is further disposed outside the second lower film 33.
  • the first upper connection portion 52 can connect the first upper film 51 and the second upper film 53 without causing the second lower film 33 to penetrate the first upper connection portion 52. Therefore, in the capacitor 210 according to the present embodiment, not only between the first lower connection portion 32 and the first upper film 51 but also between the first upper connection portion 52 and the second lower film 33. , Reduce the risk of short circuit.
  • Embodiment 4 Next, a capacitor according to the fourth embodiment will be described.
  • the capacity of the capacitor is increased by stacking the upper conductor layer, the dielectric layer, and the lower conductor layer each formed of a plurality of films, but in the present embodiment, The trench structure increases the capacitance of the capacitor.
  • capacitors according to the present embodiment will be described with reference to the drawings, focusing on differences from the capacitors according to the above-described embodiments.
  • FIG. 6 is a schematic cross-sectional view showing an outline of the configuration of the capacitor 310 according to the present embodiment.
  • the capacitor 310 according to the present embodiment includes a support substrate 320, a resistive capacitance portion 312, a protective film 23, an upper electrode 21, and a lower electrode 22.
  • the resistive capacitor portion 312 includes a lower conductive layer 330, an upper conductive layer 350, and a dielectric layer 340.
  • the supporting substrate 320 according to the present embodiment is different from the supporting substrate according to each of the above-described embodiments in that it has a trench structure. Specifically, as shown in FIG. 6, at least one concave portion is formed on the main surface of the support substrate 320 on the side on which the resistive capacitance portion 312 is formed.
  • the shape of the recess is not particularly limited as long as the surface area of the main surface of the support substrate 320 can be increased, and may be, for example, a groove or a hole.
  • Each layer constituting the resistive capacitance portion 312 is stacked along the groove of the support substrate 320. Thus, by enlarging the surface area of the main surface of the support substrate 320, the capacitance of the resistive capacitor portion 312 formed along the main surface can be increased.
  • Lower conductive layer 330 is disposed above one main surface of support substrate 320 and is electrically connected to support substrate 320.
  • the lower conductor layer 330 according to the present embodiment is formed of a single conductor film.
  • the lower conductive layer 330 is disposed above the main surface of the support substrate 320 where the recess is formed. More specifically, lower conductive layer 330 is formed on the main surface of support substrate 320 along the inner wall surface of the recess. Thereby, the surface of the concave portion of the support substrate 320 is covered with the lower conductive layer 330.
  • the lower conductive layer 330 is formed, for example, by implanting an impurity into the support substrate 320 made of a semiconductor.
  • the dielectric layer 340 is an insulating layer disposed between the lower conductive layer 330 and the upper conductive layer 350.
  • dielectric layer 340 is formed on lower conductor layer 330 along the surface of lower conductor layer 330.
  • the dielectric layer 340 includes a first dielectric film 341 and a second dielectric film 342.
  • the first dielectric film 341 is formed, for example, by oxidizing the surface of the lower conductor layer 330.
  • the first dielectric film 341 is formed of a silicon oxide film.
  • the second dielectric film 342 is formed on the first dielectric film 341 along the surface of the first dielectric film 341.
  • the material for forming the second dielectric film 342 is not particularly limited as long as it is an insulating material.
  • the second dielectric film 342 is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like.
  • the upper conductor layer 350 is disposed above one main surface of the support substrate 320 and is electrically insulated from the support substrate 320.
  • the upper conductor layer 350 is formed of a single conductor film.
  • the upper conductor layer 350 is disposed above the main surface of the support substrate 320 where the recess is formed. More specifically, upper conductive layer 350 is formed on dielectric layer 340 along the surface of dielectric layer 340. Thus, the upper conductor layer 350 is disposed opposite to the lower conductor layer 330 via the dielectric layer 340.
  • the upper conductor layer 350 contains, for example, a semiconductor material as a main component.
  • At least one of the lower conductor layer 330 and the upper conductor layer 350 has a resistance value larger than that of the support substrate 320, as in the above-described embodiments.
  • a material having a low temperature dependency of the resistance value in the lower conductor layer 330 and the upper conductor layer 350 it is possible to realize the capacitor 310 having a low temperature dependency of the resistance component.
  • FIG. 7 is a schematic cross-sectional view showing an outline of a configuration of a capacitor 10a according to a modification of the first embodiment.
  • the capacitor 10a shown in FIG. 7 is different from the capacitor 10 according to the first embodiment in the configuration of the lower electrode 22a, and is identical in the other configuration.
  • the lower electrode 22 a of the capacitor 10 a extends from the side surface of the support substrate 20 to the upper surface of the protective film 23.
  • each electrode of the capacitor 10a can be arranged on the same surface of the capacitor 10a.
  • the capacitor 10a can be flip-chip mounted on the mounting substrate.
  • the relationship between the lower conductor layer and the upper conductor layer and the support substrate is defined by the resistance value, but may be defined by the resistivity. That is, in each of the above embodiments, at least one of the lower conductor layer and the upper conductor layer may have a resistivity larger than that of the support substrate.
  • the resistance values of the lower conductor layer and the upper conductor layer are adjusted according to the characteristics of the materials constituting the layers, but the resistance values of the layers are those of the layers. It may be adjusted by the structure of. For example, the resistance value may be increased by reducing the diameter of the first lower connection portion and the first upper connection portion of the lower conductor layer and the upper conductor layer. In addition, the resistance value may be increased by reducing the number of connections.
  • the capacity increase of the capacitor by alternately laminating the lower conductor layer, the upper conductor layer, and the dielectric layer in each of the above-described embodiments is also applicable to configurations other than the capacitors according to each of the above-described embodiments. It is.
  • the lower conductor layer and the upper conductor layer may have a smaller resistance value or resistivity than the support substrate.
  • FIG. 8 is a circuit diagram showing a configuration of a snubber circuit 400 using the capacitor 10 according to the first embodiment as an RC integrated capacitor.
  • the snubber circuit 400 includes a capacitor 10 as an RC integrated capacitor and a diode 480 connected in parallel to the capacitor 10. Thereby, the snubber circuit 400 with small temperature dependency of the resistance component can be realized.
  • capacitor 10 according to the first embodiment is used in snubber circuit 400
  • capacitors according to other embodiments and their modifications may be used.
  • the snubber circuit 400 may use a switching element such as an FET (Field-Effect Transistor).
  • FET Field-Effect Transistor
  • the capacitor 10 or the like is connected in parallel between the source and the drain of the FET.
  • the capacitor according to the present invention can be used, for example, in a car-mounted snubber circuit which requires high heat resistance and withstand voltage characteristics.

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Abstract

キャパシタ（１０）は、支持基板（２０）と、支持基板（２０）の一方の主面の上方に配置され、支持基板（２０）と電気的に接続される下方導電体層（３０）と、支持基板（２０）の一方の主面の上方に配置され、支持基板（２０）と電気的に絶縁される上方導電体層（５０）と、下方導電体層（３０）及び上方導電体層（５０）の間に配置される誘電体層（４０）とを備え、下方導電体層（３０）及び上方導電体層（５０）の少なくとも一方は、支持基板（２０）より抵抗値が大きい。

Description

キャパシタ及びスナバ回路
　本発明は、キャパシタ及びスナバ回路に関する。
　従来、電子機器の小型化に伴い、キャパシタの小型化及び高性能化が要求されている。特許文献１に記載されたキャパシタにおいては、キャパシタを大型化することなく大容量化するために、半導体基体の一主面上に溝を設けて、この溝の側面及び底面に沿って誘電体領域及び表面電極を設けている。このように半導体基板の表面積が拡大された主面に沿って表面電極を形成することで、キャパシタの大容量化を実現しようとしている。
特開２０１４－２４１４３４号公報
S .M .Sze, et. al., "Physics of Semiconductor Devices 3rd Edition", p.30.
　特許文献１に記載されたキャパシタにおいては、半導体基体としてシリコン（Ｓｉ）基板などの導電部材を用いており、半導体基体が表面電極に対向する電極として機能する。このような半導体基体は、温度依存性を有する。ここで、シリコン基板の抵抗率の温度依存性について説明する。シリコン基板の抵抗率ρは、電気素量ｑ、シリコン基板中のキャリアの移動度μ及びキャリア密度ｎＤを用いて以下の式で表される。
　　　ρ＝１／（ｑ×μ×ｎＤ）
　上式に示されるように、シリコン基板の抵抗率は、キャリアの移動度及びキャリア密度によって決定される。ここで、特許文献１に記載されたシリコン基板は、通常－４０℃以上２００℃以下程度の温度範囲で使用されるため、シリコン基板において、熱励起キャリアに起因するキャリア密度の変化は無視できる程度に小さい。このため、シリコン基板の抵抗率の温度依存性は、主にキャリアの移動度の温度依存性によって支配される。ここで、シリコン基板におけるキャリアの移動度について図面を用いて説明する。
　図９は、シリコン基板中のキャリアの一つである電子の移動度μｎの温度依存性を示すグラフである（非特許文献１）。図９において、横軸が絶対温度Ｔ、縦軸が移動度μｎをそれぞれ示す。なお、図９においては、電子密度ＮＤをパラメータとして複数の曲線が示されている。
　特許文献１に記載されたキャパシタにおいて用いられるシリコン基板の電子密度は１０１４程度であるため、図９の最も上の曲線で示されるように、電子の移動度μｎの温度依存性が比較的高い。このため、特許文献１に記載されたキャパシタを、例えば、車載用のインバータ回路に適用されるスナバ回路の一部として用いる場合、使用環境の温度が大きく変動し得るため、キャパシタにおける抵抗成分（つまり、レジスタンス）が比較的大きく変動し得る。このため、特許文献１に記載されたキャパシタを用いるスナバ回路においては、使用環境の温度変化に伴って、所望の特性が得られない場合があり得る。
　なお、図９に示されるように、シリコン基板における電子密度を１０１９［ｃｍ－３］程度とすることで、電子の移動度μｎの温度依存性を低減できるが、この場合、シリコン基板の抵抗率を所望の値に調整することが困難である。
　そこで、本発明は、抵抗成分の温度依存性が低いキャパシタ及びスナバ回路を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係るキャパシタは、支持基板と、前記支持基板の一方の主面の上方に配置され、前記支持基板と電気的に接続される下方導電体層と、前記支持基板の前記一方の主面の上方に配置され、前記支持基板と電気的に絶縁される上方導電体層と、前記下方導電体層及び前記上方導電体層の間に配置される誘電体層とを備え、前記下方導電体層及び前記上方導電体層の少なくとも一方は、前記支持基板より抵抗値が大きい。
　これにより、キャパシタの抵抗成分に関して、下方導電体層及び上方導電体層の少なくとも一方の抵抗値が支配的となる。このため、下方導電体層及び上方導電体層において、抵抗値の温度依存性の低い材料を用いることにより、抵抗成分の温度依存性が低いキャパシタを実現できる。
　また、本発明の一態様に係るキャパシタにおいて、前記下方導電体層は、膜状の形状を有する第一下方膜及び第二下方膜と、前記第一下方膜と前記第二下方膜とを接続する下方接続部とを有し、前記上方導電体層は、膜状の形状を有する第一上方膜及び第二上方膜と、前記第一上方膜と前記第二上方膜とを接続する上方接続部とを有し、前記誘電体層は、膜状の形状を有する第一誘電体膜、第二誘電体膜及び第三誘電体膜と、前記第一誘電体膜と第二誘電体膜とを接続する第一誘電体接続部と、前記第二誘電体膜と第三誘電体膜とを接続する第二誘電体接続部とを有し、前記支持基板の前記一方の主面の上方に、前記第一下方膜、前記第一誘電体膜、前記第一上方膜、前記第二誘電体膜、前記第二下方膜、前記第三誘電体膜及び前記第二上方膜が順に積層され、前記第一誘電体接続部は、前記第一上方膜と前記下方接続部との間に配置され、前記第二誘電体接続部は、前記第二下方膜と前記上方接続部との間に配置されてもよい。
　このように、下方導電体層の第一下方膜及び第二下方膜と、上方導電体層の第一上方膜及び第二上方膜とを、誘電体層の第一誘電体膜、第二誘電体膜及び第三誘電体膜を介して、交互に積層することにより、支持基板を大型化することなく、キャパシタの容量を増大できる。
　また、特許文献１に記載されたキャパシタのように、基板に設けられた高いアスペクト比を有する溝内に誘電体膜を形成する場合には、溝の側面に沿って形成される誘電体膜の膜厚を均一にすることが難しい。さらに、基板に溝を設ける場合には、基板に積層される各層と基板との熱膨張係数の差に起因して発生する基板の反りが比較的大きくなるため、基板に積層された誘電体層にクラックが発生し得る。このように、誘電体層にクラックが発生した場合には、所望の耐電圧特性が得られなくなる。
　一方、本発明の一態様に係るキャパシタでは、支持基板の平坦な主面に対向する誘電体膜を形成することにより、均一な膜厚の誘電体膜を容易に形成できる。また、支持基板に溝を設ける必要がないため、支持基板の反り、及び、誘電体膜におけるクラックの発生を抑制できる。したがって、所望の耐電圧特性を有するキャパシタを実現できる。
　また、本発明の一態様に係るキャパシタにおいて、前記第一誘電体接続部は、前記第一上方膜を貫通し、前記下方接続部は、前記第一誘電体接続部を貫通してもよい。
　これにより、下方接続部と第一上方膜との短絡を防ぎつつ、下方接続部に第一上方膜を貫通させることができる。
　また、本発明の一態様に係るキャパシタにおいて、前記下方接続部は、前記第一上方膜の外部に配置されてもよい。
　これにより、下方接続部に第一上方膜を貫通させることなく、下方接続部によって第一下方膜と第二下方膜とを接続できる。したがって、下方接続部と第一上方膜との間における短絡のリスクを軽減できる。
　また、本発明の一態様に係るキャパシタにおいて、前記下方接続部と前記第一上方膜との間の距離は、前記第一誘電体膜の膜厚以上であってもよい。
　これにより、下方接続部と第一上方膜との間の耐電圧特性を第一誘電体膜と同等以上とすることができる。
　また、本発明の一態様に係るキャパシタにおいて、前記第一誘電体膜、前記第二誘電体膜及び前記第三誘電体膜の膜厚は、０．５μｍ以上であってもよい。
　これにより、誘電体層を、例えばシリコン酸化膜とシリコン窒化膜とで形成する場合、キャパシタにおいて約５００Ｖ以上の耐電圧特性を得ることができる。したがって、キャパシタを、５００Ｖ程度の耐電圧特性が要求される車載用のスナバ回路において利用できる。
　また、本発明の一態様に係るキャパシタにおいて、前記下方導電体層における、前記上方導電体層と対向する面の面積は、前記支持基板の主面の面積の２倍以上であってもよい。
　これにより、支持基板を拡大することなく、キャパシタの容量を増大できる。
　また、本発明の一態様に係るキャパシタにおいて、前記下方導電体層及び前記上方導電体層の少なくとも一方は、表面積の５０％以上が前記誘電体層で覆われてもよい。
　このように、下方導電体層及び上方導電体層の表面積の少なくとも５０％以上が誘電体層で覆われている場合、下方導電体層と上方導電体層とを誘電体層を介して対向させることにより、下方導電体層及び上方導電体層の表面をキャパシタの大容量化のために有効利用できる。
　また、本発明の一態様に係るキャパシタにおいて、前記下方導電体層及び前記上方導電体層の少なくとも一方は、半導体材料を主成分として含んでもよい。
　これにより、下方導電体層及び上方導電体層の少なくとも一方を高抵抗化できる。
　また、本発明の一態様に係るキャパシタにおいて、前記半導体材料は、ポリシリコンであってもよい。
　これにより、抵抗成分の温度依存性が低減されたキャパシタを実現できる。
　また、本発明の一態様に係るスナバ回路は、前記キャパシタと、前記キャパシタに並列接続されるダイオード又はスイッチング素子とを備える。
　これにより、抵抗成分の温度依存性が低減されたスナバ回路を実現できる。
　本発明によれば、抵抗成分の温度依存性を低減できるキャパシタ及びスナバ回路を提供できる。
図１Ａは、実施の形態１に係るキャパシタの構成の概要を示す模式的な断面図である。 図１Ｂは、実施の形態１に係るキャパシタの構成の概要を示す模式的な平面図である。 図２は、実施の形態１に係るキャパシタの構造を示す模式的な斜視図である。 図３Ａは、実施の形態１に係るキャパシタの製造方法における第一工程を示す模式的な断面図である。 図３Ｂは、実施の形態１に係るキャパシタの製造方法における第二工程を示す模式的な断面図である。 図３Ｃは、実施の形態１に係るキャパシタの製造方法における第三工程を示す模式的な断面図である。 図３Ｄは、実施の形態１に係るキャパシタの製造方法における第四工程を示す模式的な断面図である。 図３Ｅは、実施の形態１に係るキャパシタの製造方法における第五工程を示す模式的な断面図である。 図３Ｆは、実施の形態１に係るキャパシタの製造方法における第六工程を示す模式的な断面図である。 図３Ｇは、実施の形態１に係るキャパシタの製造方法における第七工程を示す模式的な断面図である。 図３Ｈは、実施の形態１に係るキャパシタの製造方法における第八工程を示す模式的な断面図である。 図４は、実施の形態２に係るキャパシタの構成の概要を示す模式的な断面図である。 図５は、実施の形態３に係るキャパシタの構成の概要を示す模式的な断面図である。 図６は、実施の形態４に係るキャパシタの構成の概要を示す模式的な断面図である。 図７は、実施の形態１の変形例に係るキャパシタの構成の概要を示す模式的な断面図である。 図８は、実施の形態１に係るキャパシタをＲＣ一体型キャパシタとして用いたスナバ回路の構成を示す回路図である。 図９は、シリコン基板中のキャリアの一つである電子の移動度の温度依存性を示すグラフである。
　以下、本発明の実施の形態について、実施例及び図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ、又は大きさの比は、必ずしも厳密ではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する場合がある。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。
　（実施の形態１）
　［１－１．構成］
　実施の形態１に係るキャパシタの構成について図面を用いて説明する。図１Ａ及び図１Ｂは、それぞれ本実施の形態に係るキャパシタ１０の構成の概要を示す模式的な断面図及び平面図である。図１Ａには、キャパシタ１０の図１ＢのＩＡ－ＩＡ線における断面が示されている。図２は、本実施の形態に係るキャパシタ１０の構造を示す模式的な斜視図である。なお、図２においては、キャパシタ１０のうち、導電部材の一部だけが模式的に示されている。
　図１Ａに示されるように、キャパシタ１０は、支持基板２０と、抵抗性容量部１２とを備える。抵抗性容量部１２は、キャパシタ１０の抵抗成分及び容量成分としての機能を有する部分であり、下方導電体層３０と、上方導電体層５０と、誘電体層４０とを備える。本実施の形態においては、キャパシタ１０は、上部電極２１と、下部電極２２と、保護膜２３とをさらに備える。
　支持基板２０は、キャパシタ１０の基台となる部材である。本実施の形態では、支持基板２０は、下方導電体層３０、誘電体層４０、上方導電体層５０などを支持する。支持基板２０は、導電部材であり、下方導電体層３０及び上方導電体層５０の少なくとも一方より抵抗値が小さい。ここで、支持基板２０の抵抗値とは、支持基板２０と下方導電体層３０との接点と、支持基板２０と下部電極２２との間の抵抗値を意味する。支持基板２０を形成する材料は特に限定されないが、例えば不純物濃度が高いシリコン基板などである。シリコン基板における不純物濃度は、例えば１０１８［ｃｍ－３］以上１０２０［ｃｍ－３］以下程度であればよい。これにより、支持基板２０の抵抗率を１ｍΩ・ｃｍ程度とすることができるため、例えば支持基板２０の厚さを１ｍｍ程度以下とすることで、支持基板２０の抵抗値を０．１ｍΩ程度以下とすることができる。また、本実施の形態では、支持基板２０は、単層構造を有するが、支持基板２０の構造はこれに限定されない。支持基板２０は、例えば、複数の異なる材料からなる層を積層した積層構造を有してもよい。支持基板２０の形状は、特に、限定されない。本実施の形態では、図１Ａ及び図１Ｂに示されるように支持基板２０の形状は一辺の長さが４ｍｍ以上５ｍｍ以下程度の矩形であるが、これに限定されない。支持基板２０の形状は、例えば、円盤状などであってもよい。
　下方導電体層３０は、誘電体層４０を介して上方導電体層５０と対向し、電荷を蓄積する電極である。下方導電体層３０は、支持基板２０の一方の主面の上方に配置され、支持基板２０と電気的に接続される。下方導電体層３０における上方導電体層５０と対向する面の面積は、支持基板２０の主面の面積の２倍以上である。下方導電体層３０は、膜状の形状を有する第一下方膜３１及び第二下方膜３３と、第一下方膜３１と第二下方膜３３とを接続する下方接続部の一態様である第一下方接続部３２とを有する。
　本実施の形態では、図１Ａ及び図２に示されるように、第一下方膜３１は、支持基板２０の一方の主面の上方に配置され、当該主面と第一下方膜３１の膜面とが対向する。第二下方膜３３は、第一下方膜３１の上方に第一下方膜３１と対向して配置される。また、図１Ｂ及び図２に示されるように、下方導電体層３０は、第一下方膜３１と第二下方膜３３とを接続する四つの第一下方接続部３２を有する。なお、図２においては、キャパシタ１０のうち、支持基板２０、下方導電体層３０の各部及び上方導電体層５０の各部だけが模式的に示されている。
　本実施の形態では、第一下方膜３１は、図１Ａに示されるように、支持基板２０の一方の主面上に直接積層されるが、第一下方膜３１は、他の導電部材を介して支持基板２０の上方に配置されてもよい。第一下方膜３１は、支持基板２０の一方の主面の端縁部以外のほぼ全面に配置される。第二下方膜３３は、第一下方膜３１の上方に配置され、第二下方膜３３の膜面と第一下方膜３１の膜面とが対向する。第二下方膜３３は、第一下方膜３１とほぼ同じ外形を有する。第二下方膜３３の中央には、誘電体層４０及び上方導電体層５０が貫通する開口部が形成されている。
　第一下方接続部３２は、図１Ａに示されるように、上方導電体層５０及び誘電体層４０を貫通するビアホール導体である。より具体的には、第一下方接続部３２は、後述する第一上方膜５１、第一誘電体膜４１及び第二誘電体膜４３を貫通する。図１Ｂ及び図２に示される例では、第一下方接続部３２の形状は、四角柱状であるが、第一下方接続部３２の形状は、特に限定されず、例えば円柱状などでもよい。
　本実施の形態では、下方導電体層３０を形成する材料は、下方導電体層３０の抵抗値が支持基板２０の抵抗値より大きくなるように決定される。なお、下方導電体層３０の抵抗値とは、キャパシタ１０の抵抗値のうち、下方導電体層３０が寄与する部分の値を意味する。具体的には、下方導電体層３０の抵抗値は、第一下方膜３１の支持基板２０側の面（つまり、図１Ａにおける下方側の面）から第二下方膜３３の上部電極２１側の面（つまり、図１Ａにおける上方側の面）までの抵抗値としてもよい。下方導電体層３０は、例えば、半導体材料を主成分として含む。これにより、下方導電体層３０を、例えば銅などの金属材料で形成した場合と比較して、高抵抗化できる。本実施の形態では、下方導電体層３０を形成する半導体材料は、ポリシリコンである。これにより、下方導電体層３０の抵抗値の温度依存性を低減できる。ポリシリコンの抵抗率は、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）などの不純物を添加することによって調整される。これにより、下方導電体層３０の抵抗率を１５Ω・ｃｍ程度とすることができる。したがって、例えば下方導電体層３０の第一下方膜３１及び第二下方膜３３の膜厚を１μｍ程度とし、第一下方接続部３２の支持基板２０の主面に平行な方向における寸法を５μｍ程度とすることで、下方導電体層３０の抵抗値を数Ω程度とすることができる。また、上方導電体層５０は真性のポリシリコンで形成されてもよい。下方導電体層３０を形成する材料は、これらに限定されず、例えば、アモルファスシリコンなどであってもよい。なお、上方導電体層５０の抵抗値が支持基板２０の抵抗値より大きい場合には、下方導電体層３０の抵抗値は、支持基板２０の抵抗値より小さくてもよい。
　上方導電体層５０は、誘電体層４０を介して下方導電体層３０と対向し、電荷を蓄積する電極である。上方導電体層５０は、支持基板２０の一方の主面の上方に配置され、支持基板２０と電気的に絶縁される。上方導電体層５０における下方導電体層３０と対向する面の面積は、支持基板２０の主面の面積の２倍以上である。上方導電体層５０は、膜状の形状を有する第一上方膜５１及び第二上方膜５３と、第一上方膜５１と第二上方膜５３とを接続する上方接続部の一態様である第一上方接続部５２とを有する。
　本実施の形態では、図１Ａ及び図２に示されるように、第一上方膜５１は、下方導電体層３０の第一下方膜３１の上方に配置される。第一上方膜５１は、第一下方膜３１とほぼ同じ外形を有する。第一上方膜５１には、誘電体層４０及び下方導電体層３０の第一下方接続部３２が貫通する四つの開口部が形成されている。第二上方膜５３は、第一上方膜５１の上方に配置され、第二上方膜５３の膜面と第一上方膜５１の膜面とが対向する。第二上方膜５３は、第一上方膜５１とほぼ同じ外形を有する。
　第一上方接続部５２は、図１Ａに示されるように、下方導電体層３０及び誘電体層４０を貫通するビアホール導体である。具体的には、第一上方接続部５２は、第二下方膜３３及び後述する第二誘電体膜４３及び第三誘電体膜４５を貫通する。図１Ｂ及び図２に示される例では、第一上方接続部５２の形状は、四角柱状であるが、第一上方接続部５２の形状は、特に限定されず、例えば円柱状などでもよい。
　上方導電体層５０を形成する材料は、上方導電体層５０の抵抗値が支持基板２０の抵抗値より大きくなるように決定される。なお、上方導電体層５０の抵抗値とは、キャパシタ１０の抵抗値のうち、上方導電体層５０が寄与する部分の値を意味する。具体的には、上方導電体層５０の抵抗値は、第一上方膜５１の支持基板２０側の面（つまり、図１Ａにおける下方側の面）から第二上方膜５３の上部電極２１側の面（つまり、図１Ａにおける上方側の面）までの抵抗値としてもよい。上方導電体層５０は、例えば半導体材料を主成分として含む。これにより、上方導電体層５０を、例えば銅などの金属材料で形成した場合と比較して、高抵抗化できる。本実施の形態では、上方導電体層５０を形成する半導体材料は、ポリシリコンである。これにより、上方導電体層５０の抵抗値の温度依存性を低減できる。ポリシリコンの抵抗率は、リン、ボロン、ヒ素などの不純物を添加することによって調整される。これにより、上方導電体層５０の抵抗率を１５Ω／ｃｍ程度とすることができる。したがって、例えば上方導電体層５０の第一上方膜５１及び第二上方膜５３の膜厚をそれぞれ１μｍ程度とし、第一上方接続部５２の支持基板２０の主面に平行な方向における寸法を３００μｍ程度とすることで、上方導電体層５０の抵抗値を数Ω程度とすることができる。また、上方導電体層５０は真性のポリシリコンで形成されてもよい。上方導電体層５０を形成する材料は、これらに限定されず、例えば、アモルファスシリコンなどであってもよい。なお、下方導電体層３０の抵抗値が支持基板２０の抵抗値より大きい場合には、上方導電体層５０の抵抗値は、支持基板２０の抵抗値より小さくてもよい。
　誘電体層４０は、下方導電体層３０及び上方導電体層５０の間に配置される絶縁層である。誘電体層４０は、下方導電体層３０と上方導電体層５０との短絡を防ぎ、かつ、下方導電体層３０と上方導電体層５０との間に蓄積される電荷量を増大させる。誘電体層４０は、下方導電体層３０及び上方導電体層５０の少なくとも一方の表面積の５０％以上を覆う。
　誘電体層４０は、図１Ａに示されるように、膜状の形状を有する第一誘電体膜４１、第二誘電体膜４３及び第三誘電体膜４５を有する。また、誘電体層４０は、第一誘電体膜４１と第二誘電体膜４３とを接続する第一誘電体接続部４２と、第二誘電体膜４３と第三誘電体膜４５とを接続する第二誘電体接続部４４とを有する。
　第一誘電体膜４１は、第一下方膜３１と第一上方膜５１との間に配置される。第二誘電体膜４３は、第一上方膜５１と第二下方膜３３との間に配置される。第三誘電体膜４５は、第二下方膜３３と第二上方膜５３との間に配置される。
　第一誘電体接続部４２は、第一上方膜５１と第一下方接続部３２との間に配置され、第二誘電体接続部４４は、第二下方膜３３と第一上方接続部５２との間に配置される。
　図１Ａに示されるように、第一誘電体接続部４２は、第一上方膜５１を貫通し、第一下方接続部３２は、第一誘電体接続部４２を貫通する。第二誘電体接続部４４は、第二下方膜３３を貫通し、第一上方接続部５２は、第二誘電体接続部４４を貫通する。
　誘電体層４０を形成する材料は、誘電体であれば特に限定されない。本実施の形態では、誘電体層４０は、二つのシリコン酸化膜と、それらの層の間に配置されたシリコン窒化膜とからなる。誘電体層４０の各部の厚さは、必要とされる耐電圧特性と、材質とに応じて適宜設定され得る。本実施の形態では、第一誘電体膜４１、第二誘電体膜４３及び第三誘電体膜４５の膜厚は、０．５μｍ以上である。また、上方導電体層５０の第一上方接続部５２と下方導電体層３０の第二下方膜３３との間の距離は、第二誘電体膜４３及び第三誘電体膜４５の各々の膜厚以上であり、下方導電体層３０の第一下方接続部３２と第一上方膜５１との間の距離は、第一誘電体膜４１及び第二誘電体膜４３の各々の膜厚以上である。これにより、第一誘電体接続部４２及び第二誘電体接続部４４の支持基板２０の主面に平行な方向における厚さを、第一誘電体膜４１、第二誘電体膜４３及び第三誘電体膜４５の膜厚以上とすることができる。
　上部電極２１は、支持基板２０の上方に配置される電極である。本実施の形態では、上部電極２１は、上方導電体層５０の第二上方膜５３上に配置される。上部電極２１を形成する材料は支持基板２０、下方導電体層３０及び上方導電体層５０より抵抗値が小さい導電材料であれば特に限定されない。本実施の形態では上部電極２１はアルミニウム（Ａｌ）で形成される。
　下部電極２２は、支持基板２０に接続される電極である。本実施の形態では、下部電極２２は、支持基板２０の裏面に配置される。下部電極２２を形成する材料は支持基板２０、下方導電体層３０及び上方導電体層５０より抵抗値が小さい導電材料であれば特に限定されない。本実施の形態では下部電極２２はアルミニウムで形成される。
　保護膜２３は、キャパシタ１０の上部電極２１、下方導電体層３０及び上方導電体層５０の端部を覆う絶縁部材である。本実施の形態では、図１Ｂに示されるように、保護膜２３は、支持基板２０の平面視において、上部電極２１の端縁部の全周を覆う。また、図１Ａに示されるように、保護膜２３は、上部電極２１の端縁部から支持基板２０の上方側の主面までを覆う。これにより、キャパシタ１０の下方導電体層３０及び上方導電体層５０がキャパシタ１０の外部に露出されることを抑制できる。本実施の形態では、保護膜２３は、窒化シリコンで形成されるが、保護膜２３を形成する材料は、絶縁材料であれば特に限定されない。保護膜２３は、例えば、ポリイミドで形成されてもよい。
　［１－２．作用及び効果］
　次に、本実施の形態に係るキャパシタ１０の作用及び効果について説明する。
　上述したように、キャパシタ１０は、支持基板２０と、支持基板２０の一方の主面の上方に配置され、支持基板２０と電気的に接続される下方導電体層３０と、支持基板２０の一方の主面の上方に配置され、支持基板２０と電気的に絶縁される上方導電体層５０とを備える。キャパシタ１０は、下方導電体層３０及び上方導電体層５０の間に配置される誘電体層４０をさらに備える。下方導電体層３０及び上方導電体層５０の少なくとも一方は、支持基板２０より抵抗値が大きい。
　これにより、キャパシタ１０の抵抗成分に関して、下方導電体層３０及び上方導電体層５０の少なくとも一方の抵抗値が支配的となる。このため、下方導電体層３０及び上方導電体層５０の少なくとも一方としてポリシリコンなどの抵抗値の温度依存性の低い材料を用い、支持基板２０として不純物濃度が高いシリコン基板などの抵抗率の低い材料を用いることにより、抵抗成分の温度依存性が低いキャパシタ１０を実現できる。
　また、キャパシタ１０において、支持基板２０の一方の主面の上方に、第一下方膜３１、第一誘電体膜４１、第一上方膜５１、第二誘電体膜４３、第二下方膜３３、第三誘電体膜４５及び第二上方膜５３が順に積層される。第一誘電体接続部４２は、第一上方膜５１と第一下方接続部３２との間に配置され、第二誘電体接続部４４は、第二下方膜３３と第一上方接続部５２との間に配置される。
　このように、キャパシタ１０において、下方導電体層３０の第一下方膜３１及び第二下方膜３３と、上方導電体層５０の第一上方膜５１及び第二上方膜５３とを、誘電体層４０の第一誘電体膜４１、第二誘電体膜４３及び第三誘電体膜４５を介して、交互に積層することにより、支持基板２０を大型化することなく、キャパシタ１０の容量を増大できる。
　また、特許文献１に記載されたキャパシタのように、基板に設けられた高いアスペクト比を有する溝内に誘電体膜を形成する場合には、溝の側面に沿って形成される誘電体膜の膜厚を均一にすることが難しい。さらに、基板に溝を設ける場合には、基板に積層される各層と基板との熱膨張係数の差に起因して発生する基板の反りが比較的大きくなるため、基板に積層された誘電体層にクラックが発生し得る。このように、誘電体層にクラックが発生した場合には、所望の耐電圧特性が得られなくなる。
　一方、本実施の形態に係るキャパシタ１０では、支持基板２０の平坦な主面に対向する誘電体膜を形成することにより、均一な膜厚の誘電体膜を容易に形成できる。また、支持基板２０に溝を設ける必要がないため、支持基板２０の反り、及び、誘電体膜におけるクラックの発生を抑制できる。したがって、所望の耐電圧特性を有するキャパシタを実現できる。
　また、第一誘電体接続部４２は、第一上方膜５１を貫通し、第一下方接続部３２は、第一誘電体接続部４２を貫通する。これにより、第一下方接続部３２と第一上方膜５１との短絡を防ぎつつ、第一下方接続部３２に第一上方膜５１を貫通させることができる。また、第二誘電体接続部４４は、第二下方膜３３を貫通し、第一上方接続部５２は、第二誘電体接続部４４を貫通する。これにより、第一上方接続部５２と第二下方膜３３との短絡を防ぎつつ、第一上方接続部５２に第二下方膜３３を貫通させることができる。
　また、キャパシタ１０において、上方導電体層５０の第一上方接続部５２と下方導電体層３０の第二下方膜３３との間の距離は、第二誘電体膜４３及び第三誘電体膜４５の各々の膜厚以上であり、下方導電体層３０の第一下方接続部３２と第一上方膜５１との間の距離は、第一誘電体膜４１及び第二誘電体膜４３の各々の膜厚以上である。これにより、第一誘電体接続部４２及び第二誘電体接続部４４の支持基板２０の主面に平行な方向における厚さを、第一誘電体膜４１、第二誘電体膜４３及び第三誘電体膜４５の膜厚以上とすることができる。
　また、キャパシタ１０において、第一誘電体膜４１、第二誘電体膜４３及び第三誘電体膜４５の膜厚は、０．５μｍ以上である。
　これにより、誘電体層４０を上述したシリコン酸化膜とシリコン窒化膜とで形成する場合、キャパシタ１０において約５００Ｖ以上の耐電圧特性を得ることができる。したがって、キャパシタ１０を、５００Ｖ程度の耐電圧特性が要求される車載用のスナバ回路において利用できる。
　また、キャパシタ１０において、下方導電体層３０における上方導電体層５０と対向する面の面積は、支持基板２０の主面の面積の２倍以上である。これにより、支持基板２０を大型化することなく、キャパシタ１０の容量を増大できる。
　また、キャパシタ１０において、下方導電体層３０及び上方導電体層５０の少なくとも一方は、表面積の５０％以上が誘電体層４０で覆われる。このように、下方導電体層３０及び上方導電体層５０の表面積の少なくとも５０％以上が誘電体層４０で覆われている場合、下方導電体層と上方導電体層と誘電体層を介して対向させることにより、下方導電体層３０及び上方導電体層５０の表面をキャパシタ１０の大容量化のために有効利用できる。
　また、キャパシタ１０において、下方導電体層３０及び上方導電体層５０の少なくとも一方は、半導体材料を主成分として含む。これにより、下方導電体層３０及び上方導電体層５０の少なくとも一方を、例えば銅などの金属材料で形成した場合と比較して、高抵抗化できる。また、本実施の形態では、当該半導体材料は、ポリシリコンである。これにより、下方導電体層３０及び上方導電体層５０の少なくとも一方の抵抗値の温度依存性を低減できる。したがって、キャパシタ１０の抵抗値の温度依存性を低減できる。
　［１－３．製造方法］
　次に、本実施の形態に係るキャパシタ１０の製造方法について図面を用いて説明する。図３Ａ～図３Ｈは、本実施の形態に係るキャパシタ１０の製造方法における各工程を示す模式的な断面図である。
　まず、図３Ａに示されるように、シリコン基板からなる支持基板２０の両方の主面に下方導電体層３０の第一下方膜３１、誘電体層４０の第一誘電体膜４１及び上方導電体層５０の第一上方膜５１を順に形成する。詳細には、第一下方膜３１としてポリシリコンからなる導電体膜をＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、又は、第一下方膜３１の熱酸化によりシリコン酸化膜を形成する。形成されたシリコン酸化膜上にＣＶＤ法によりシリコン窒化膜を形成し、形成されたシリコン窒化膜上に、ＣＶＤ法によりシリコン酸化膜を形成する。このようにシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が順に積層された積層膜からなる第一誘電体膜４１を形成する。続いて、第一誘電体膜４１上に、第一上方膜５１としてポリシリコンからなる導電体膜をＬＰＣＶＤ法により形成する。
　次に、図３Ｂに示されるように、第一上方膜５１をパターニングすることによって、貫通孔が設けられた開口部５１ｈを形成する。具体的には、第一上方膜５１にフォトリソグラフィによって、第一上方膜５１の開口部５１ｈに対応する部分を除く領域を覆うフォトレジストを形成し、ドライエッチングによって開口部５１ｈを形成した後、フォトレジストを除去する。なお、開口部５１ｈは、支持基板２０の一方の主面の上方に形成された第一上方膜５１だけに形成される。
　次に、図３Ｃに示されるように、第一上方膜５１の開口部５１ｈ内の第一誘電体接続部４２と、第一上方膜５１上の第二誘電体膜４３とを形成する。第一誘電体接続部４２及び第二誘電体膜４３は、上述の第一誘電体膜４１と同様にＣＶＤ法によって一体的に形成される。
　次に、図３Ｄに示されるように、第二誘電体膜４３、第一誘電体接続部４２及び第一誘電体膜４１を貫通する第一下方接続部３２と、第二誘電体膜４３上の第二下方膜３３とを形成する。第一下方接続部３２及び第二下方膜３３の形成に先だって、第二誘電体膜４３、第一誘電体接続部４２及び第一誘電体膜４１を貫通する貫通孔が設けられた開口部を、上述した開口部５１ｈと同様に形成する。続いて、第一下方接続部３２及び第二下方膜３３をＬＰＣＶＤ法によって一体的に形成する。
　次に、図３Ｅに示されるように、第二下方膜３３をパターニングすることによって、貫通孔が設けられた開口部３３ｈを形成する。開口部３３ｈは、上述した開口部５１ｈと同様に形成される。
　次に、図３Ｆに示されるように、第二下方膜３３の開口部３３ｈ内の第二誘電体接続部４４と、第二下方膜３３上の第三誘電体膜４５とを形成する。第二誘電体接続部４４及び第三誘電体膜４５は、上述の第一誘電体膜４１と同様にＣＶＤ法によって一体的に形成される。
　次に、図３Ｇに示されるように、第三誘電体膜４５、第二誘電体接続部４４及び第二誘電体膜４３を貫通する第一上方接続部５２と、第三誘電体膜４５上の第二上方膜５３と、第二上方膜５３上の上部電極２１とを形成する。第一上方接続部５２及び第二上方膜５３の形成に先だって、第三誘電体膜４５、第二誘電体接続部４４及び第二誘電体膜４３を貫通する貫通孔が設けられた開口部を、上述した開口部５１ｈと同様に形成する。続いて、第一上方接続部５２及び第二上方膜５３をＬＰＣＶＤ法によって一体的に形成する。続いて、第二上方膜５３上に上部電極２１をＣＶＤ法などにより形成する。
　次に、図３Ｈに示されるように、保護膜２３及び下部電極２２を形成する。保護膜２３及び下部電極２２の形成に先だって、支持基板２０上に形成された上記各層を貫通する複数の溝部が形成される。これらの溝部は、キャパシタ１０の端縁に対応する位置にそれぞれ設けられる。つまり、これらの溝部は、上記各層を複数のキャパシタ１０にそれぞれ対応する複数の領域に区画する。これらの溝部を形成した後で、これらの溝部と、上部電極２１上とにＣＶＤ法などによって保護膜２３が形成される。保護膜２３の上部電極２１の上方に対応する部分の中央には、上部電極２１を露出させるための開口部が、上述した開口部５１ｈなどと同様に形成される。
　続いて、図３Ｇに示される支持基板２０の下方の各層をウェハグラインドにより除去することで、支持基板２０の下方側の主面を露出させる。ウェハグラインドによって露出された支持基板２０の下方側の主面に、下部電極２２がＣＶＤ法などによって形成される。続いて、上述した溝部に沿ってダイシングすることによって、複数のキャパシタ１０を形成できる。
　（実施の形態２）
　次に、実施の形態２に係るキャパシタについて説明する。本実施の形態に係るキャパシタは、主に積層される層数において実施の形態１に係るキャパシタ１０と異なる。本実施の形態に係るキャパシタにおいては、実施の形態１に係るキャパシタ１０より多くの層が積層される。以下、本実施の形態に係るキャパシタの構成について、実施の形態１に係るキャパシタ１０との相違点を中心に説明する。
　図４は、本実施の形態に係るキャパシタ１１０の構成の概要を示す模式的な断面図である。キャパシタ１１０は、実施の形態１に係るキャパシタ１０と同様に、支持基板２０と、抵抗性容量部１１２と、保護膜２３と、上部電極２１と、下部電極２２とを備える。抵抗性容量部１１２は、下方導電体層１３０と、上方導電体層１５０と、誘電体層１４０とを備える。
　下方導電体層１３０は、第一下方膜３１、第一下方接続部３２及び第二下方膜３３に加えて、第二下方接続部３４及び第三下方膜３５を備える。第三下方膜３５は、膜状の形状を有し、第二下方膜３３の上方に配置される。第三下方膜３５の膜面は、第二下方膜３３の膜面と対向する。第二下方接続部３４は、第二下方膜３３と第三下方膜３５とを接続する。
　上方導電体層１５０は、第一上方膜５１、第一上方接続部５２及び第二上方膜５３に加えて、第二上方接続部５４及び第三上方膜５５を備える。第三上方膜５５は、膜状の形状を有し、第二上方膜５３の上方に配置される。第三上方膜５５の膜面は、第二上方膜５３の膜面と対向する。第二上方接続部５４は、第二上方膜５３と第三上方膜５５とを接続する。
　誘電体層１４０は、第一誘電体膜４１、第一誘電体接続部４２、第二誘電体膜４３、第二誘電体接続部４４及び第三誘電体膜４５に加えて、第三誘電体接続部４６、第四誘電体膜４７、第四誘電体接続部４８及び第五誘電体膜４９を備える。第四誘電体膜４７は、膜状の形状を有し、第二上方膜５３と第三下方膜３５との間に配置される。第五誘電体膜４９は、膜状の形状を有し、第三下方膜３５と第三上方膜５５との間に配置される。第三誘電体接続部４６は、第二上方膜５３と第二下方接続部３４との間に配置され、第四誘電体接続部４８は、第三下方膜３５と第二上方接続部５４との間に配置される。
　本実施の形態に係るキャパシタ１１０においても、実施の形態１に係るキャパシタ１０と同様の効果が奏される。また、キャパシタ１１０においては、実施の形態１に係るキャパシタ１０より積層される層数が多いため、より一層大容量化が可能となる。
　また、本実施の形態では、図４に示されるように、第一下方接続部３２は、第一上方膜５１の外部に配置され、第二下方接続部３４は、第二上方膜５３の外部に配置される。これにより、第一下方接続部３２に第一上方膜５１を貫通させることなく、第一下方接続部３２によって第一下方膜３１と第二下方膜３３とを接続できる。また、第二下方接続部３４に第二上方膜５３を貫通させることなく、第二下方接続部３４によって第二下方膜３３と第三下方膜３５とを接続できる。したがって、第一下方接続部３２と第一上方膜５１との間、及び、第二下方接続部３４と第二上方膜５３との間における短絡のリスクを軽減できる。
　（実施の形態３）
　次に、実施の形態３に係るキャパシタについて説明する。本実施の形態に係るキャパシタは、各層を接続する接続部の構造において、実施の形態１に係るキャパシタ１０と異なる。以下、本実施の形態に係るキャパシタの構成について、実施の形態１に係るキャパシタ１０との相違点を中心に説明する。
　図５は、本実施の形態に係るキャパシタ２１０の構成の概要を示す模式的な断面図である。キャパシタ２１０は、実施の形態１に係るキャパシタ１０と同様に、支持基板２０と、抵抗性容量部２１２と、保護膜２３と、上部電極２１と、下部電極２２とを備える。抵抗性容量部２１２は、下方導電体層２３０と、上方導電体層２５０と、誘電体層２４０とを備える。
　下方導電体層２３０は、第一下方膜３１及び第二下方膜３３と、第一下方接続部３２とを有する。上方導電体層２５０は、第一上方膜５１及び第二上方膜５３と、第一上方接続部５２とを有する。誘電体層２４０は、第一誘電体膜４１、第二誘電体膜４３、第三誘電体膜４５、第一誘電体接続部４２及び第二誘電体接続部４４を有する。
　本実施の形態に係るキャパシタ２１０においては、実施の形態２に係るキャパシタ１１０と同様に、第一下方接続部３２は、第一上方膜５１の外部に配置される。本実施の形態では、さらに、第一上方接続部５２は、第二下方膜３３の外部に配置される。これにより、第一上方接続部５２に第二下方膜３３を貫通させることなく、第一上方接続部５２によって第一上方膜５１と第二上方膜５３とを接続できる。したがって、本実施の形態に係るキャパシタ２１０においては、第一下方接続部３２と第一上方膜５１との間だけでなく、第一上方接続部５２と第二下方膜３３との間においても、短絡のリスクを軽減できる。
　（実施の形態４）
　次に、実施の形態４に係るキャパシタについて説明する。上記各実施の形態においては、それぞれ複数の膜で構成された上方導電体層、誘電体層及び下方導電体層を積層する構成により、キャパシタの容量を増大させたが、本実施の形態では、トレンチ構造によりキャパシタの容量を増大させる。以下、本実施の形態に係るキャパシタについて、上記各実施の形態に係るキャパシタとの相違点を中心に図面を用いて説明する。
　図６は、本実施の形態に係るキャパシタ３１０の構成の概要を示す模式的な断面図である。図６に示されるように、本実施の形態に係るキャパシタ３１０は、支持基板３２０と、抵抗性容量部３１２と、保護膜２３と、上部電極２１と、下部電極２２とを備える。抵抗性容量部３１２は、下方導電体層３３０と、上方導電体層３５０と、誘電体層３４０とを備える。
　本実施の形態に係る支持基板３２０は、トレンチ構造を有する点において上記各実施の形態に係る支持基板と相違する。具体的には、図６に示されるように、支持基板３２０の抵抗性容量部３１２が形成される側の主面に少なくとも一つの凹部が形成されている。ここで、凹部の形状は、支持基板３２０の主面の表面積を増大させることができる形状であれば特に限定されず、例えば、溝状であってもよいし、穴状であってもよい。抵抗性容量部３１２を構成する各層は、支持基板３２０の溝に沿って積層される。このように、支持基板３２０の主面の表面積を拡大することで、当該主面に沿って形成される抵抗性容量部３１２の容量を増大させることができる。
　下方導電体層３３０は、支持基板３２０の一方の主面の上方に配置され、支持基板３２０と電気的に接続される。本実施の形態に係る下方導電体層３３０は、単一の導電体膜で構成される。下方導電体層３３０は、支持基板３２０の凹部が形成された主面の上方に配置される。より詳しくは、下方導電体層３３０は、支持基板３２０の主面上に、凹部の内壁面に沿って形成される。これにより、支持基板３２０の凹部の表面が、下方導電体層３３０に覆われる。
　下方導電体層３３０は、例えば、半導体からなる支持基板３２０に不純物を注入することによって形成される。
　誘電体層３４０は、下方導電体層３３０及び上方導電体層３５０の間に配置される絶縁層である。本実施の形態では、誘電体層３４０は、下方導電体層３３０上に、下方導電体層３３０の表面に沿って形成される。また、誘電体層３４０は、第一誘電体膜３４１及び第二誘電体膜３４２を含む。第一誘電体膜３４１は、例えば、下方導電体層３３０の表面を酸化することによって形成される。下方導電体層３３０が、不純物を注入されたシリコンで形成される場合には、第一誘電体膜３４１は、シリコン酸化膜で形成される。第二誘電体膜３４２は、第一誘電体膜３４１上に、第一誘電体膜３４１の表面に沿って形成される。第二誘電体膜３４２を形成する材料は、絶縁材料であれば特に限定されない。第二誘電体膜３４２は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などで形成される。
　上方導電体層３５０は、支持基板３２０の一方の主面の上方に配置され、支持基板３２０と電気的に絶縁される。本実施の形態では、上方導電体層３５０は、単一の導電体膜で構成される。上方導電体層３５０は、支持基板３２０の凹部が形成された主面の上方に配置される。より詳しくは、上方導電体層３５０は、誘電体層３４０上に、誘電体層３４０の表面に沿って形成される。このように、上方導電体層３５０は、誘電体層３４０を介して、下方導電体層３３０と対向して配置される。上方導電体層３５０は、例えば半導体材料を主成分として含む。
　本実施の形態においても、上記各実施の形態と同様に、下方導電体層３３０及び上方導電体層３５０の少なくとも一方は、支持基板３２０より抵抗値が大きい。これにより、下方導電体層３３０及び上方導電体層３５０において、抵抗値の温度依存性の低い材料を用いることにより、抵抗成分の温度依存性が低いキャパシタ３１０を実現できる。
　（その他の実施の形態）
　以上、本発明に係るキャパシタについて、各実施の形態を挙げて説明したが、本発明は、上記各実施の形態に限定されるものではない。上記各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記各実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るキャパシタを内蔵した各種機器も本発明に含まれる。
　例えば、上記各実施の形態においては、下部電極２２は、支持基板２０の下方の主面に配置されたが、下部電極の構成はこれに限定されない。以下、下部電極の他の構成例について図面を用いて説明する。図７は、実施の形態１の変形例に係るキャパシタ１０ａの構成の概要を示す模式的な断面図である。図７に示されるキャパシタ１０ａは、下部電極２２ａの構成において、実施の形態１に係るキャパシタ１０と相違し、その他の構成において一致する。図７に示されるように、キャパシタ１０ａの下部電極２２ａは、支持基板２０の側面から保護膜２３の上面まで延びる。このような下部電極２２ａを有することにより、キャパシタ１０ａの各電極をキャパシタ１０ａの同一面に配置できる。これにより、キャパシタ１０ａを実装基板にフリップチップ実装することが可能となる。なお、ここでは、実施の形態１に係るキャパシタ１０の変形例を示したが、実施の形態２及び実施の形態３に係る各キャパシタにおいても同様の変形が可能である。
　また、上記各実施の形態においては、下方導電体層及び上方導電体層と支持基板との関係を抵抗値によって規定したが、抵抗率によって規定してもよい。すなわち、上記各実施の形態において、下方導電体層及び上方導電体層の少なくとも一方は、支持基板より抵抗率が大きくてもよい。これにより、上記各実施の形態に係るキャパシタと同様の効果を奏することができる。
　また、上記各実施の形態においては、下方導電体層及び上方導電体層の抵抗値は、それらの層を構成する材料の特性によって調整されたが、それらの層の抵抗値は、それらの層の構造によって調整されてもよい。例えば、下方導電体層及び上方導電体層の第一下方接続部及び第一上方接続部の径を小さくすることで抵抗値を増大させてもよい。また、各接続部の個数を削減することによって抵抗値を増大させてもよい。
　また、上記各実施の形態における下方導電体層、上方導電体層及び誘電体層を交互に積層することによるキャパシタの大容量化は、上記各実施の形態に係るキャパシタ以外の構成においても適用可能である。例えば、上記各実施の形態において、下方導電体層及び上方導電体層は、支持基板より抵抗値又は抵抗率が小さくてもよい。
　また、上記各実施の形態に係るキャパシタは、抵抗値の温度依存性が小さいＲＣ一体型キャパシタとして、スナバ回路に適用できる。ここでスナバ回路の構成例について、図面を用いて説明する。図８は、実施の形態１に係るキャパシタ１０をＲＣ一体型キャパシタとして用いたスナバ回路４００の構成を示す回路図である。図８に示されるように、スナバ回路４００は、ＲＣ一体型キャパシタとしてのキャパシタ１０と、キャパシタ１０に並列接続されるダイオード４８０とを備える。これにより、抵抗成分の温度依存性が小さいスナバ回路４００を実現できる。なお、ここでは、スナバ回路４００において、実施の形態１に係るキャパシタ１０を用いたが、他の実施の形態及びそれらの変形例に係るキャパシタを用いてもよい。また、スナバ回路４００は、ダイオード４８０に代えて、ＦＥＴ（Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子を用いてもよい。例えばＦＥＴを用いる場合、ＦＥＴのソース、ドレイン間にキャパシタ１０などが並列接続される。
　本発明に係るキャパシタは、例えば、高い耐熱特性及び耐電圧特性が要求される車載用のスナバ回路において利用できる。
　１０、１０ａ、１１０、２１０、３１０　　キャパシタ
　１２、１１２、２１２、３１２　　抵抗性容量部
　２０、３２０　　支持基板
　２１　　上部電極
　２２、２２ａ　　下部電極
　２３　　保護膜
　３０、１３０、２３０、３３０　　下方導電体層
　３１　　第一下方膜
　３２　　第一下方接続部（下方接続部）
　３３　　第二下方膜
　３４　　第二下方接続部
　３５　　第三下方膜
　４０、１４０、２４０、３４０　　誘電体層
　４１、３４１　　第一誘電体膜
　４２　　第一誘電体接続部
　４３、３４２　　第二誘電体膜
　４４　　第二誘電体接続部
　４５　　第三誘電体膜
　４６　　第三誘電体接続部
　４７　　第四誘電体膜
　４８　　第四誘電体接続部
　４９　　第五誘電体膜
　５０、１５０、２５０、３５０　　上方導電体層
　５１　　第一上方膜
　５２　　第一上方接続部（上方接続部）
　５３　　第二上方膜
　５４　　第二上方接続部
　５５　　第三上方膜
４００　　スナバ回路
４８０　　ダイオード

Claims (11)

  1. 　支持基板と、
    　前記支持基板の一方の主面の上方に配置され、前記支持基板と電気的に接続される下方導電体層と、
    　前記支持基板の前記一方の主面の上方に配置され、前記支持基板と電気的に絶縁される上方導電体層と、
    　前記下方導電体層及び前記上方導電体層の間に配置される誘電体層とを備え、
    　前記下方導電体層及び前記上方導電体層の少なくとも一方は、前記支持基板より抵抗値が大きい
    　キャパシタ。
  2. 　前記下方導電体層は、膜状の形状を有する第一下方膜及び第二下方膜と、前記第一下方膜と前記第二下方膜とを接続する下方接続部とを有し、
    　前記上方導電体層は、膜状の形状を有する第一上方膜及び第二上方膜と、前記第一上方膜と前記第二上方膜とを接続する上方接続部とを有し、
    　前記誘電体層は、膜状の形状を有する第一誘電体膜、第二誘電体膜及び第三誘電体膜と、前記第一誘電体膜と第二誘電体膜とを接続する第一誘電体接続部と、前記第二誘電体膜と第三誘電体膜とを接続する第二誘電体接続部とを有し、
    　前記支持基板の前記一方の主面の上方に、前記第一下方膜、前記第一誘電体膜、前記第一上方膜、前記第二誘電体膜、前記第二下方膜、前記第三誘電体膜及び前記第二上方膜が順に積層され、
    　前記第一誘電体接続部は、前記第一上方膜と前記下方接続部との間に配置され、
    　前記第二誘電体接続部は、前記第二下方膜と前記上方接続部との間に配置される
    　請求項１に記載のキャパシタ。
  3. 　前記第一誘電体接続部は、前記第一上方膜を貫通し、
    　前記下方接続部は、前記第一誘電体接続部を貫通する
    　請求項２に記載のキャパシタ。
  4. 　前記下方接続部は、前記第一上方膜の外部に配置される
    　請求項２に記載のキャパシタ。
  5. 　前記下方接続部と前記第一上方膜との間の距離は、前記第一誘電体膜の膜厚以上である
    　請求項２～４のいずれか１項に記載のキャパシタ。
  6. 　前記第一誘電体膜、前記第二誘電体膜及び前記第三誘電体膜の膜厚は、０．５μｍ以上である
    　請求項２～５のいずれか１項に記載のキャパシタ。
  7. 　前記下方導電体層における、前記上方導電体層と対向する面の面積は、前記支持基板の主面の面積の２倍以上である
    　請求項１～６のいずれか１項に記載のキャパシタ。
  8. 　前記下方導電体層及び前記上方導電体層の少なくとも一方は、表面積の５０％以上が前記誘電体層で覆われる
    　請求項１～７のいずれか１項に記載のキャパシタ。
  9. 　前記下方導電体層及び前記上方導電体層の少なくとも一方は、半導体材料を主成分として含む
    　請求項１～８のいずれか１項に記載のキャパシタ。
  10. 　前記半導体材料は、ポリシリコンである
    　請求項９に記載のキャパシタ。
  11. 　請求項１～１０のいずれか１項に記載のキャパシタと、
    　前記キャパシタに並列接続されるダイオード又はスイッチング素子とを備える
    　スナバ回路。
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