JP2002176106A - 半導体基板上に形成される高精度高周波数キャパシタ - Google Patents

半導体基板上に形成される高精度高周波数キャパシタ

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Abstract

(57)【要約】 （修正有） 【課題】 高周波数用高精度キャパシタを提供するこ
と。 【解決手段】 高精度高周波数キャパシタは半導体基
板１０２の表側に形成された誘電層１０４を有し、第一
の電極１０６が誘電層上に形成される。半導体基板は高
度にドープされ、それゆえ抵抗率が低い。第二の電極１
０８は第一の電極１０６より絶縁され、また表側表面上
に形成される。一つの実施例では、第二の電極１０８は
金属を満たしたビア１１６によって裏面の導電層１２０
と電気的に接続される。他の実施例ではビアは省略さ
れ、第二の電極は基板と電気的に接続されているか、誘
電層上に形成されるかのどちらかであり、一対の連続し
て接続されたキャパシタを作り出す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体技術に関し、
特に半導体基板上の高周波数キャパシタの構成に関す
る。
【０００２】
【従来の技術】本発明はKasem等によって２０００年４
月７日に"Vertical Structure And Process For Semico
nductor Wafer-Level Chip Scale Packages"のタイトル
で出願された出願番号０９／５４５，２８７に関連し、
ここで言及したことで本出願の一部とされたい。
【０００３】より高い周波数が通信技術に於いて益々用
いられている。例えば４５０ＭＨｚより３ＧＨｚの範囲
に於ける周波数はセルラー通信に用いられ、また１０Ｇ
Ｈｚより１８ＧＨｚの範囲の周波数は衛星ビデオ及びデ
ータ伝送に用いられる。
【０００４】これらのアプリケーションは小さく高精度
なキャパシタを要求する。複数層の磁気キャパシタがこ
れらの目的で採用されてきたが、これらはその精度及び
性能が欠如している傾向にあった。薄膜キャパシタがそ
れらの精度及び性能を改善してきたが、それらは高価で
あった。
【０００５】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みて成されたものであり、その目的は、低コストで生
産可能な高精度な高周波数キャパシタを提供することに
ある。
【０００６】
【課題を解決するための手段】本発明により、高精度高
周波数キャパシタは第一及び第二主面（principal surf
ace）を有する高度ドープされた半導体基板上に形成さ
れる。キャパシタは基板の第一の主面上に誘電層を含
み、誘電層上に主電極層を含む。導電層は、基板の第二
主面上に形成される。ビア含有の導電性物質は、基板を
通じて広がっている。第二の電極層は基板の第一の主面
上に形成され、ビアの開口に近接する。第二の電極はビ
ア中の導電性物質によって導電層と電気的に接続され
る。よって電圧の相違が電極に適用される場合、主電極
層及び基板が誘電層によって分離されたキャパシタの
「プレート（plate）」として働く。
【０００７】代替実施例に於いてビアは省略され、第一
の電極層より電気的に絶縁された第二の電極層が、基板
の第一の主面を覆って形成される。１つのバージョンで
は、第二の電極は誘電層によって基板より分離され、事
実上一対の連続して接続されたキャパシタを作り出し、
基板がキャパシタの間にて共通のターミナルを表す。別
のバージョンでは第二の電極が基板と電気的に接触を持
ち、単一のキャパシタを生成する。各々の電極層は複数
のフィンガーを有してもよく、前記フィンガーは櫛歯状
に組み合わされている。しばしば酸化物である誘電層
は、フィンガーが突出している電極層の「パーム(pal
m)」部分下部と比較してフィンガー下部でより薄くても
よい。
【０００８】本発明のキャパシタは先行技術のキャパシ
タと比較して多くの利点を示す。それらは、非常に低く
効果的な一連の抵抗値（ＥＳＲ）でウエハレベルで製造
される。それらは操作可能な範囲の中に於いて非常に厳
密な許容差（例えば２％より小さい）で機能してもよ
く、非常に高い周波数（例えば５ＧＨｚ迄、またそれよ
り高い）で動作してもよい。それらは品質（Ｑ）要素を
有し、例えばそれは１ＭＨｚに於いて１０００より多
い。
【０００９】
【発明の実施の形態】本発明の原理は他の実施例を参照
することで説明され、唯一実例である。
【００１０】図１は本発明による第一の実施例の断面図
である。キャパシタ１０がＮ＋シリコン基板１０２上に
形成される。基板１０２は、例えば３×１０１９ｃｍ
−３から４×１０１９ｃｍ−３までの濃度までドープさ
れてもよく、約２ｍΩ−ｃｍ及び高くて約３ｍΩ−ｃｍ
の抵抗率を有してもよい。誘電層１０４は基板１０２の
前方表面上に形成される。誘電層１０４はＳｉＯ２で形
成され、化学蒸着法（ＣＶＤ）によって熱的に成長し被
膜されてもよい。或いは、層１０４は窒化物若しくは酸
化物と窒化物の組合せのようなその他の誘電体によって
形成されてもよい。熱成長酸化物は信頼性及び再現性を
有し、低下を除けば４ＭＶ／ｃｍまでの電界に耐え得
る。０．１μｍより厚い熱成長酸化物の厚さの３σ変数
は、１．５％よりも小さい。
【００１１】主電極１０６及び第二電極１０８は誘電層
１０４上にある。電極１０６及び１０８は単一若しくは
複数層構造であってもよく、ドープされたポリシリコ
ン、耐火金属、耐火金属珪化物、アルミニウムベースの
合金、銅、若しくは前述の物質の組合せよりなり得る。
もしそれらが金属より形成されるならば、電極１０６は
スパッタリング若しくは蒸着によって基板１０２上に被
膜し、メッキ層で重合された金属（例えばＴａ／Ｃｕ）
の「シード(seed)」若しくは「バリア(barrier)」層を
含んでもよい。電極１０６及び１０８は絶縁パシベーシ
ョン層１１０によって覆われる。開口がパシベーション
層１１０に形成され、はんだボール１１２及び１１４が
電極１０６及び１０８と電気的に接続することを許可す
るべく開口を埋める。
【００１２】第二電極１０８の下部に、ビア若しくはス
ルーホール１１６がＮ＋基板１０２を通して形成され
る。導電性物質１１８はアルミニウム若しくは銅のよう
なものであり、ビア１１６を満たす。導電性物質１１８
は基板１０２の後ろ面に形成された導電層１２０と接触
する。導電層１２０は、スパッタリング若しくは蒸着に
よって基板１０２上に被膜されメッキ層で重合された金
属シード層を含んでもよい。
【００１３】キャパシタ１０はこのように主電極１０６
によって表された第一の「プレート」を有しそれはビア
はんだボール１１２と接触し、Ｎ＋基板１０２によって
表された第二の「プレート」を含み、それはビアはんだ
ボール１１４、第二電極１０８、導電性物質１１８、及
び導電層１２０と接触する。「プレート」は誘電層１０
４によって隔離されている。
【００１４】誘電層１０４の厚さは５０Åより２μｍま
での幅であってもよい。誘電層１０４が薄ければ薄いほ
ど静電容量が高くなる。一方誘電層１０４が薄ければ薄
いほど、誘電層１０４の損傷を伴うことなくキャパシタ
１０がさらされてもよい最大の電圧が低くなる。例えば
誘電層１０４が０．１μｍの厚さを有する酸化物である
場合、キャパシタ１０は、おおよそ３５０ｐＦ／ｍｍ２
の静電容量を有するだろう。
【００１５】シリコン基板１０２は、２００μｍ若しく
はそれより小さな厚さを有してもよい。１×１０１９ｃ
ｍ−３よりも高い濃度までドープされた基板１０２は、
低レベルで効果的な一連の抵抗（ＥＳＲ）を保ち、基板
に於ける空乏層の形成を避ける。例えば２×１０１９ｃ
ｍ−３の濃度までドープされたシリコン基板のためのＥ
ＳＲは、僅か２．４ｍΩｍｍ２であった。
【００１６】加えてキャパシタのＱ要素が１ＭＨｚで１
０００よりも高いことが望ましい。Ｑ要素は次の式、
【００１７】
【数１】 で定められ、ここでＸＣはインピーダンスであり、ＲＳ
は特定周波数に於けるキャパシタの連続する抵抗率であ
る。
【００１８】図２は上述したようにキャパシタ１０のた
めの周波数の関数としてＸＣ及びＲ Ｓをプロットしたも
ので、ここで酸化物誘電層１０４の厚さは０．１μｍで
ありＮ＋シリコン基板は２×１０１９ｃｍ−３までドー
プされている。示したようにキャパシタのＱ要素は約２
ＧＨｚの周波数まで１００よりも高く、１００ＭＨｚに
於いては１０００よりも高い。
【００１９】キャパシタ１０が複数のプロセスで製造さ
れ得るので、図３−１２は用いられ得る１つの処理過程
を表す。
【００２０】図３に示されているように、プロセスはＮ
＋シリコン基板１０２と共に開始する。好適には基板１
０２はウエハの１つのダイであり、プロセスの完了時に
その他のダイより離れていてもよい。基板１０２はエピ
タキシャル層を含んでいても含んでいなくてもよい。
【００２１】誘電層１０４は、基板１０２の正面（上
面）表面に酸化（ＳｉＯ２）層を熱成長させることによ
って形成される。例えば０．２μｍの厚さの酸化層は、
湿った空気条件下で基板を６分間１１００℃まで熱する
ことによって成長し得る。
【００２２】図４を参照すると、Ｔａ／Ｃｕのバリア層
２０２は酸化層１０４の全体表面を覆ってスパッタリン
グされる。層２０２は例えば０．５〜１．０μｍの厚さ
であってもよい。フォトレジスト層２０４が主たる電極
が配置されるべき場所を定めるために図４に示されるよ
うに被膜され、またパターン付けられる。
【００２３】銅層２０６がＴａ／Ｃｕ層２０２の露出部
分上にメッキされ、フォトレジスト層２０４は取り除か
れ図５のような構造が残る。
【００２４】基板１０２の表面側はその時テープで固定
されるか若しくは支持されており、基板１０２は背面側
から薄くされる。基板１０２はその背面側を研磨するこ
とによって薄くされてもよい。或いは、例えばウエット
(wet)エッチング及びバキュームプラズマエッチングの
ような薄膜化技術が薄い基板１０２に用いられてもよ
い。その他の可能性としては、Tru-Si Technologies, I
nc. of Sunnyvale, Californiaより入手可能な、大気
ダウンストリームプラズマ（ＡＤＰ）プラズマエッチン
グシステムがあげられる。基板１０２は初期的に６２５
μｍの厚さの幅であってもよいが、例えば２００μｍよ
り薄くされ得る。
【００２５】薄膜化プロセスが完了した後、テープ若し
くはその他の支持部品は取り除かれる。Ｔａ／Ｃｕの層
２０８が、基板１０２の全体的背面側表面を覆ってスパ
ッタリング若しくは蒸着される。また銅層２１０はＴａ
／Ｃｕ層２０８上にメッキされ図６のような構造が残
る。銅層は例えば２−３μｍの厚さであってもよい。
【００２６】図７に示されているように、フォトレジス
ト層２１２はシリコン基板１０２の正面側を覆って被膜
される。フォトレジスト層２１２は開口２１４を生成す
るべくパターン化されエッチングされる。例えば従来の
ウェットエッチングプロセスが用いられてもよい。シリ
コン基板１０２はビア２１６を生成するべく開口２１４
を介してエッチングされ、それによってバリア層２０８
の表面が露出する。図２Ｅに示しているように、ビア２
１６は斜めの面に沿ってシリコンがエッチングすること
よりコニカルな形状を示す。開口２１４の形状によっ
て、ビア２１６がどのような形状でもよい。
【００２７】図８に示されるようにフォトレジスト層２
１２はその時取り除かれ、Ｔａ／Ｃｕのシード層２１８
が構造の正面側表面上全体にスパッタリングされる。Ｔ
ａ／Ｃｕ層２０８は、例えば０．５−１．０μｍであっ
てもよい。
【００２８】図９に示されるようにフォトレジスト層２
１２は被膜されまたパターン化され、露出したビア２１
６の近くにＴａ／Ｃｕ層２１８の一部を残す。
【００２９】図１０に示されるように、銅層２２２がＴ
ａ／Ｃｕ層２１８の露出部分上にメッキされ、ビア２１
６を満たし基板１０２の表面上に溢れる。
【００３０】図１１に示されるようにフォトレジスト層
２１２は取り除かれ、Ｔａ／Ｃｕ層２１８はエッチング
され、所定の位置に銅層２２２が残る。
【００３１】図１２に示すように、パシベーション層２
２４はスクリーンプリントによって構造の表面上に形成
されパターン化されており、銅層２０６及び２２２の一
部を露出させる開口を備える。はんだバンプ(bump)２２
６及び２２８は銅層２０６及び２２２の露出部分上に形
成されている。結果として、図１に示されるキャパシタ
１０が得られ、フリップチップマウント法を用いてプリ
ント回路モード（ＰＣＢ）若しくはその他の構造上にマ
ウントされてもよい。随意に第二のパシベーション層２
３０が構造の後ろ側に形成されてもよい。
【００３２】キャパシタ１０は、好適には単一のウエハ
上にその他の同一のキャパシタと共に形成される。キャ
パシタの製造に従うならば、キャパシタ１０を含むダイ
は、描かれた線に沿ってウエハを切断することでウエハ
中のその他のダイと切り離される。
【００３３】図１３は本発明の代替実施例を表す断面図
である。キャパシタ３０は実際に連続して接続された一
対のキャパシタである。誘電層３０２が、Ｎ＋シリコン
基板１０２上に形成される。基板１０２は例えば２×１
０１９ｃｍ−３のドーピング濃度を有し、層３０２は
０．１μｍの厚さの熱成長酸化物であってもよい。金属
層は、第一の電極３０４及び第二の電極３０６を形成す
るべく通常の写真石版術のプロセスを用いて、誘電層３
０２上に被膜されまたパターン化される。パシベーショ
ン層３０８が、構造の上部表面に被膜される。開口はパ
シベーション層３０８中に形成され、はんだボール３１
０及び３１２は上述したように形成される。
【００３４】キャパシタ３０は、例えばキャパシタ１０
（図１）よりも簡素でまた安価に製造できるが、静電容
量はより低く一連の抵抗率はより大きい。例えばユニッ
トエリアあたりの効果的な静電容量は、垂直構造のそれ
よりも４倍小さい。一連の抵抗率はデバイスの横方向の
寸法の二乗で増加する。
【００３５】図１４に示されたキャパシタ４０のユニッ
トエリアあたりの静電容量は、電極３０４及び３０６下
部のトレンチ４０６の構成によって著しく増加する。誘
電層４０２はトレンチ４０６中に延在し、通常のトレン
チゲートＭＯＳＦＥＴの規則でその壁（wall）を並べ
る。トレンチ４０６は導電性物質４０４で満たされ、例
えばポリシリコンのようなそれは電極３０４及び３０６
と電気的に接続される。最終的な結果として、「プレー
ト」及びキャパシタ誘電層間のインタフェースの効果領
域の増加をもたらす。
【００３６】図１５は、電極５０４がＮ＋基板１０２と
電気的に接続されていることを除いて、図１３に示され
たキャパシタ３０と類似しているようなキャパシタ５０
の断面図である。電極５０２は所定の厚さを有する誘電
層５０６によって基板１０２より隔離されている。キャ
パシタ５０は、図１に示されたキャパシタ１０のそれと
同様のユニットエリアあたりの静電容量値を有してい
る。しかし電極５０２及び５０４の横方向の配置は、装
置の横方向の関数(function)である、より大きな効果的
連続抵抗率（ＥＳＲ）を導く。
【００３７】図１６は、第二の電極６０４のフィンガー
６０４ａ−ｄを用いて櫛歯状に組み合わされているフィ
ンガー６０２ａ−６０２ｃを第一の電極６０２が有する
ようなキャパシタ６０の平面図である。図１７は図１６
（図１６と図１７のスケールは同一ではないことに注意
して頂きたい）に於いて示された線７−７での断面図で
ある。６０６の活動化領域に於いて、フィンガーが櫛歯
状に組み合わされている場所で、薄い誘電層６１８が基
板上に形成される。比較的厚い誘電層６１４は、Ｎ＋基
板１０２より電極６０２の残っている“パーム”部分を
分離させ、比較的厚い誘電層６１６は基板１０２と電極
６０４のパーム部分とを分離させる。
【００３８】キャパシタ６０の抵抗率は、フィンガーの
数及び方向によって決定される。図１６で示されている
ように、電極６０４は誘電層によってＮ＋基板より分離
することが可能であり、一対のキャパシタを作り出し、
またそれは（図１５に於ける電極５０４の規則で）Ｎ＋
基板と直接電気的接続をしても良く、また単一のキャパ
シタを生成する。多くの実施例に於いて、フィンガーレ
イアウトのピッチ“Ｐ”は３００μｍよりも小さくても
よい。例えば、電極６０４が基板と電気的に接続され、
向かい合って組み合わさったフィンガーのピッチが２５
０μｍ（フィンガーの幅が２００μｍ、間隔が５０μ
ｍ）であり、また薄い誘電体層６１８が０．１μｍの厚
さの酸化物層であることを特徴とするようなキャパシタ
６０が、１５０ｐＦ／ｍｍ２の静電容量及び１２ｍΩｍ
ｍ２のＥＳＲを有する。
【００３９】高精度キャパシタで用いられる薄い誘電層
が、電気的放電（ＥＳＤ）より受けるダメージを許容可
能であるこれら装置を作成する。例えばＥＳＤはその製
造過程の間の操作により生じ得る。ＥＳＤに対する保護
の１つの方法は、図１８の回路図に示されるようなキャ
パシタと平行な一対の互いに反転した定電圧ダイオード
Ｄ１及びＤ２の接続である。ＥＳＤ電圧のスパイクが発
生する場合、ダイオードの１つが前方方向に導通し、そ
の他のダイオードは所定の電圧でブレークダウンし逆方
向に導通し、その結果キャパシタ周辺の電流経路を提供
する。電流が保護された経路に沿って流れるような電圧
は、その他のダイオードが正方向に導通している電圧
（典型的には約０．５Ｖ）に１つのダイオードの反対の
ブレークダウン電圧を加えたものと等しい。（ここで用
いた言葉「互いに反転した」は、ダイオードが互いに対
向したそのアノード若しくはカソードのいずれかと直列
に接続され、直列経路のどのような電流も正方向のダイ
オードの一つ、及び逆方向のその他のダイオードを通じ
て流れる事を意味している。）本発明の一側面による
と、保護ダイオードは自身の基板内で形成されてもよ
く、図１９のＥＳＤ保護キャパシタ構造に示されてい
る。Ｎ＋領域９０２、Ｐ領域９０４、及びＮ＋領域９０
６は電極１０６の下部の基板１０２内に形成される。領
域はダイオードの１つを表すＮ＋領域９０２及びＰ領域
９０４の間の第一ＰＮジャンクション、及びその他のダ
イオードを表すＰ領域９０４及びＮ＋領域９０６間の第
二ＰＮジャンクションが存在するように形成される。領
域９０２、９０４、及び９０６のドーピング濃度は、所
望の電圧で逆方向でＰＮジャンクションがブレークダウ
ンするべくセットされる。ブレークダウン電圧は、ＰＮ
ジャンクションのより軽度にドープされた側のドーピン
グ濃度、及び本技術分野に於いて良く知られたその他の
要素に依存している。例えばSze, Physics of Semicond
uctor Devices, 2nd Ed., John Wiley & Sons (1981),
pp. 99-108を参照して頂きたい。またここで言及したこ
とにより本出願の一部とされたい。
【００４０】第二のＮ＋領域９０６は、Ｎ＋基板は勿論
のことＰ領域９０４へと延在し、ダイオードペアの対称
的なブレークダウン特性を提供するべく用いられる。幾
つかの実施例に於いては、Ｎ＋領域９０６は省略されて
もよい。
【００４１】キャパシタの高いＲＦ性能能力を保持する
べく、定電圧ダイオードのインピーダンスは１０００若
しくはそれより多いファクターで、キャパシタより高い
レベルにセットされてもよい。
【００４２】基板中にダイオードを形成するためのプロ
セスは本技術分野中に於いてよく知られており、１つの
そのような方法を以下に述べる。
【００４３】１．最初に、２．５μｍの厚さのＮ型エピ
タキシャル（ｅｐｉ）層が基板の上部表面に形成され
る。ｅｐｉ層のドーピング濃度は１×１０１６ｃｍ−３
であり、基板の下にある部分のそれと比較すると遙かに
小さい。
【００４４】２．キャパシタが配置される活動化領域を
定める開口を備えた第一のフォトレジストマスクがｅｐ
ｉ層を覆って形成され、またリンが８×１０１６ｃｍ
−２の量、８０ｋｅＶのエネルギーでマスク中に開口を
介して埋め込まれ、Ｎ＋基板（１０１９ｃｍ−３）の残
りとおよそ同一レベルまでｅｐｉ層のドーピング濃度を
設定する。第一のマスクはその時取り除かれる。
【００４５】３．第一のマスクを介した活動化エリアへ
のリンの埋め込みの後、別のマスクが、Ｐ領域が配置さ
れてもよいように定められた開口を備え、基板を覆って
形成される。ホウ素が、例えば２×１０１３ｃｍ−２及
び８０ｋｅＶのエネルギーでＰ領域９０４を形成するべ
く、マスク中で開口を介して埋め込まれる。
【００４６】４．基板は１１５０℃で３０分間焼きなま
され、ｅｐｉ層を通じてリンやホウ素の埋め込み物を打
ち込む。
【００４７】５．酸化物誘電層１０４が上述されたよう
に熱的に成長される。
【００４８】６．酸化層が成長した後、Ｎ＋領域９０２
及び９０６を定める開口を作り出すために第三のフォト
レジストマスクが酸化層上に形成されパターン化され
る。
【００４９】７．酸化層は第三のフォトレジストマスク
中に開口を介して部分的にエッチングされ、厚い酸化フ
ィルムを介してドーパントを埋め込む必要性を避ける。
【００５０】８．リンがその時、第三のマスク、及び例
えばＮ＋領域９０２及び９０６を形成するべく３×１０
１５ｃｍ−２及び６０ｋｅＶのエネルギーで薄くされた
酸化層に於ける開口を通して埋め込まれる。
【００５１】９．第三のフォトレジストマスクは取り除
かれ、ブランケットホウ素埋め込み物が表面ドーピング
をしてｐ−ウェル(well)を形成するべく酸化層を通して
働く。このことは、例えば３×１０１２ｃｍ−２、６０
ｋｅＶのエネルギーでなされる。ホウ素ドーパントは、
酸化環境で９５０℃で３０分間焼きなまされることによ
って活性化されてもよい。
【００５２】１０．第四のフォトレジストマスクは、Ｎ
＋領域９０４に対して接触が設けられるエリアを覆っ
て、開口と共に形成されパターン化される。酸化層はＮ
＋領域９０２を露出させるべく開口を介してエッチング
される。第四のマスクはその時取り除かれる。
【００５３】これに続いて、上述されたプロセスは電極
１０６及び１０８の形成と連続する。
【００５４】数値シミュレーションが図１９に示された
ＥＳＤ保護構造の性能を測るためになされた。構造の寸
法は次の値、 Ｐ領域９０４の幅（Ｗ１）： ５μｍ Ｎ＋領域９００の幅（Ｗ２）： ３μｍ 構造体の長さ： １００μｍ となる。
【００５５】図２０は電極１１４（累積バイアス）に関
連しポジティブにバイアスされた電極１０６を備えた構
造のIV特性を示し、図２１は電極１１４（空乏バイア
ス）に関連したネガティブにバイアスされた電極１０６
を備えるIV特性を表す。示されるように、ダイオードの
ペアは１６〜１９Ｖの幅の中で何れかの方向にブレーク
ダウンする。図２２は混合されたキャパシタ及びＥＳＤ
構造の効果的な静電容量値が、０．１〜１０ＧＨｚの周
波数幅を通して約０．１５ｐＦに一定に保たれることを
表している。
【００５６】本発明を、図面に示す一実施例に基づいて
説明したが、これは単なる例示的なものに過ぎず、当業
者は、本発明の範囲内で実施形態を様々に改変すること
が可能である。
【００５７】
【発明の効果】以上述べたように、本発明のキャパシタ
は、先行技術のキャパシタと比較して非常に厳密な許容
差で機能し、非常に高い周波数で動作しうる。また低コ
ストで生産可能である。
【図面の簡単な説明】
【図１】基板を介したビアを含む本発明によるキャパシ
タの断面図である。
【図２】周波数の関数としてインピーダンスの仮想部分
と現実の部分の比率を表す、本発明によるキャパシタの
Ｑ値を示すグラフである。
【図３】図１のキャパシタを製造するために用いられる
処理過程を表す図である。
【図４】図１のキャパシタを製造するために用いられる
処理過程を表す図である。
【図５】図１のキャパシタを製造するために用いられる
処理過程を表す図である。
【図６】図１のキャパシタを製造するために用いられる
処理過程を表す図である。
【図７】図１のキャパシタを製造するために用いられる
処理過程を表す図である。
【図８】図１のキャパシタを製造するために用いられる
処理過程を表す図である。
【図９】図１のキャパシタを製造するために用いられる
処理過程を表す図である。
【図１０】図１のキャパシタを製造するために用いられ
る処理過程を表す図である。
【図１１】図１のキャパシタを製造するために用いられ
る処理過程を表す図である。
【図１２】図１のキャパシタを製造するために用いられ
る処理過程を表す図である。
【図１３】基板の同一表面上に２つの電極を含む本発明
によるキャパシタの断面図である。
【図１４】各々の電極の下部に形成されたトレンチを備
えたキャパシタの断面図である。
【図１５】電極の１つが基板と電気的に接続されている
ことを除き図１３に示されたキャパシタと同一のキャパ
シタの断面図である。
【図１６】電極が、違いに櫛歯状に噛み合ったフィンガ
ーを有することを特徴とするキャパシタの平面図であ
る。
【図１７】フィンガーの下部で誘電層がより薄いことを
表す、図１６に示されたキャパシタの断面図である。
【図１８】一対の互いに反転したダイオードを有するＥ
ＳＤプロテクトキャパシタの回路図である。
【図１９】本発明によるＥＳＤプロテクトキャパシタの
断面図である。
【図２０】図１９に示された種類のＥＳＤ保護キャパシ
タのシミュレートされたブレークダウン特性を表すグラ
フである。
【図２１】図１９に示された種類のＥＳＤ保護キャパシ
タのシミュレートされたブレークダウン特性を表すグラ
フである。
【図２２】ＥＳＤ保護キャパシタのシミュレートされた
効果的静電容量を表すグラフである。
【符号の説明】
１０２ シリコン基板 １０４ 誘電層 １０６ 主電極 １０８ 第二電極 １１０ パシベーション層 １１２ はんだボール １１４ はんだボール １１６ ビア １１８ 導電性物質 １２０ 導電層 ２０２ バリア層 ２０４ フォトレジスト層 ２０６ 銅層 ２０８ Ｔａ／Ｃｕ層 ２１０ 銅層 ２１２ フォトレジスト層 ２１４ 開口 ２１６ ビア ２１８ Ｔａ／Ｃｕ層 ２２２ 銅層 ２２４ パシベーション層 ２２６ はんだバンプ ２２８ はんだバンプ ２３０ パシベーション層 ３０２ 誘電層 ３０４ 第一電極 ３０６ 第二電極 ３０８ パシベーション層 ３１０ はんだボール ３１２ はんだボール ４０２ 誘電層 ４０４ 導電性物質 ４０６ トレンチ ５０２ 電極 ５０４ 電極 ５０６ 誘電層 ６０２ 第一電極 ６０２ａ、６０２ｂ、６０２ｃ フィンガー ６０４ 第二電極 ６０４ａ、６０４ｂ、６０４ｃ、６０４ｄ フィンガー ６０６ 活動化領域 ６１６ 誘電層 ６１８ 誘電層 ９０２ Ｎ＋領域 ９０４ Ｐ領域 ９０６ Ｎ＋領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１月１７日（２００２．１．１
７）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１８】
【図１６】
【図１９】
【図２０】
【図２１】
【図２２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャセック・コレック アメリカ合衆国カリフォルニア州95120・ サンノゼ・アルマデンロード 6859 (72)発明者 ワイ・モハメッド・カセム アメリカ合衆国カリフォルニア州95054・ サンタクララ・レジナコート 2321 (72)発明者 ハリアント・ウォング アメリカ合衆国カリフォルニア州95054・ サンタクララ・＃105・ミルクリークレー ン 580 (72)発明者 ジャック・ファン デン ホイベル アメリカ合衆国カリフォルニア州95030・ ロスガトス・キャノンドライブ 19580 Ｆターム(参考） 5E082 AB03 BB05 BC38 FG03 FG22 FG27 FG42 KK01 PP09 PP10 5F038 AC10 EZ15 EZ20

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 高周波用の高精度キャパシタであっ
    て、 第一及び第二の主面を有する高度にドープされた半導体
    基板と、 前記基板の前記第一主面上に形成された誘電層と、 前記誘電層上に形成された主電極層と、 前記基板の前記第二の主面上に形成された導電層と、 前記基板を貫通する導電性物質を含むビアと、 前記基板の前記第一の主面上に形成された第二電極層と
    を有し、 前記ビア中の導電性物質によって前記導電層と第二電極
    層とが電気的に接続されていることを特徴とするキャパ
    シタ。
  2. 【請求項２】 前記半導体基板の前記ドーピング濃度
    が１×１０１９ｃｍ −３より大きいことを特徴とする請
    求項１に記載のキャパシタ。
  3. 【請求項３】 前記半導体基板の前記厚さが２００ミ
    クロンより小さいことを特徴とする請求項１に記載のキ
    ャパシタ。
  4. 【請求項４】 前記誘電層が酸化物を有することを特
    徴とする請求項１に記載のキャパシタ。
  5. 【請求項５】 前記誘電層の前記厚さが０．００５ミ
    クロンより大きいかそれに等しいことを特徴とする請求
    項１に記載のキャパシタ。
  6. 【請求項６】 更に、 前記第一及び第二電極を重合したパシベーション層と、 前記第一の電極上の前記パシベーション層中に形成され
    た第一開口と、 前記第二の電極上の前記パシベーション層中に形成され
    た第二開口とを有することを特徴とする請求項１に記載
    のキャパシタ。
  7. 【請求項７】 前記主電極層に電気的に接続されてい
    る前記第一開口中の第一金属ボールと、前記第二電極層
    に電気的に接続されている前記第二開口中の第二金属ボ
    ールとを有することを特徴とする請求項６に記載のキャ
    パシタ。
  8. 【請求項８】 請求項１に記載のキャパシタに一対の
    逆方向の極性を有するダイオードを組み合わせてなり、
    前記逆方向極性ダイオードが前記キャパシタと並列に接
    続され、かつ前記基板中に形成されていることを特徴と
    するＥＳＤ保護キャパシタ構造。
  9. 【請求項９】 前記基板が第一の導電形式の物質によ
    ってドープされ、また一対のダイオードが、 前記主電極層と電気的に接続した前記第一の導電形式の
    第一の領域と、 前記第一の領域に近接し、前記第一の領域と共に第一の
    ＰＮジャンクションを形成する第二の導電形式の第二領
    域とを有することを特徴とする請求項８に記載のＥＳＤ
    保護キャパシタ構造。
  10. 【請求項１０】 前記第二領域に隣接し、前記第二領
    域と共に第二のＰＮジャンクションを形成する第一の導
    電形式の第三の領域を有することを特徴とする請求項９
    に記載のＥＳＤ保護キャパシタ構造。
  11. 【請求項１１】 高周波用の高精度キャパシタであっ
    て、 第一及び第二の主面を有する高度にドープされた半導体
    基板と、 前記基板の前記第一の主面上に形成された第一の誘電層
    部分と、 前記第一の誘電層部分上に形成され前記基板より電気的
    に絶縁されている第一の電極層と、 前記基板の前記第一主面上に形成された第二の誘電層部
    分と、 前記第二の誘電層部分上に形成され、前記基板及び前記
    第一の電極層と電気的に絶縁された第二の電極層とを有
    するキャパシタ。
  12. 【請求項１２】 前記半導体基板のドーピング濃度が
    １×１０１９ｃｍ− ３よりも大きいことを特徴とする請
    求項１１に記載のキャパシタ。
  13. 【請求項１３】 前記誘電層部分が酸化物を含むこと
    を特徴とする請求項１１に記載のキャパシタ。
  14. 【請求項１４】 前記誘電層部分の前記厚さが０．０
    ０５ミクロンより大きいか若しくは等しいことを特徴と
    する請求項１１に記載のキャパシタ。
  15. 【請求項１５】 更に、前記第一及び第二の電極に重
    合したパシベーション層と、 前記第一の電極上の前記パシベーション層に形成された
    第一の開口と、 前記第二の電極上の前記パシベーション層に形成された
    第二の開口とを有することを特徴とする請求項１１に記
    載のキャパシタ。
  16. 【請求項１６】 前記主電極層に電気的に接続された
    前記第一の開口中の第一金属ボールと、 前記第二の電極層に電気的に接続されている前記第二の
    開口中の第二の金属ボールとを含むことを特徴とする請
    求項１５に記載のキャパシタ。
  17. 【請求項１７】 前記第一の誘電層部分の下部の基板
    中にトレンチを含み、 前記第一の誘電層部分が前記トレンチの前記ウォール
    （wall）に沿って延在し、 前記トレンチが導電性物質を含み、前記導電性物質は前
    記第一の電極と電気的に接続されていることを特徴とす
    る請求項１１に記載のキャパシタ。
  18. 【請求項１８】 前記誘電層部分が酸化物を有するこ
    とを特徴とする請求項１７に記載のキャパシタ。
  19. 【請求項１９】 前記導電物質がポリシリコンを含む
    ことを特徴とする請求項１７に記載のキャパシタ。
  20. 【請求項２０】 更に、 前記第一及び第二の電極に重合したパシベーション層
    と、 前記第一の電極上の前記パシベーション層に形成された
    第一の開口と、 前記第二の電極上の前記パシベーション層に形成された
    第二の開口とを有することを特徴とする請求項１７に記
    載のキャパシタ。
  21. 【請求項２１】 前記主電極層に電気的に接続された
    前記第一の開口中の第一金属ボールと、 前記第二の電極層に電気的に接続されている前記第二の
    開口中の第二の金属ボールとを含むことを特徴とする請
    求項２０に記載のキャパシタ。
  22. 【請求項２２】 前記第一の電極層が第一の複数のフ
    ィンガーを有し、前記第二の電極層が第二の複数の前記
    フィンガーを有し、前記第一及び第二の複数のフィンガ
    ーが櫛歯状に組み合わされていることを特徴とする請求
    項１１に記載のキャパシタ。
  23. 【請求項２３】 前記第一の複数のフィンガーが前記
    第一の電極層部分の第一のパーム部分より延在し、前記
    第一の誘電層部分が前記第一のパーム部分の下部と比較
    して前記第一の複数のフィンガーの下部でより薄くさせ
    られることを特徴とする請求項２２に記載のキャパシ
    タ。
  24. 【請求項２４】 前記第二の複数のフィンガーが前記
    第二の電極層部分の第二のパーム部分より延在し、前記
    第二の誘電層部分が前記第二のパーム部分の下部と比較
    して前記第二の複数のフィンガーの下部でより薄くさせ
    られることを特徴とする請求項２３に記載のキャパシ
    タ。
  25. 【請求項２５】 高周波用の高精度キャパシタであっ
    て、 第一及び第二の主面を有する高度にドープされた半導体
    基板と、 前記基板の前記第一の主面上に形成された誘電層と、 前記誘電層上に形成され、前記基板と電気的に絶縁され
    ている第一の電極層と、 前記基板の前記第一主面上に形成され、前記基板と電気
    的に接続されている第二の電極層とを有するキャパシ
    タ。
  26. 【請求項２６】 更に、 前記第一及び第二の電極に重合したパシベーション層
    と、 前記第一の電極上の前記パシベーション層に形成された
    第一の開口と、 前記第二の電極上の前記パシベーション層に形成された
    第二の開口とを有することを特徴とする請求項２５に記
    載のキャパシタ。
  27. 【請求項２７】 前記主電極層に電気的に接続された
    前記第一の開口中の第一金属ボールと、 前記第二の電極層に電気的に接続されている前記第二の
    開口中の第二の金属ボールとを含むことを特徴とする請
    求項２６に記載のキャパシタ。
  28. 【請求項２８】 前記第一の電極層が第一の複数のフ
    ィンガーを有し、前記第二の電極層が第二の複数の前記
    フィンガーを有し、前記第一及び第二の複数のフィンガ
    ーが櫛歯状に組み合わされていることを特徴とする請求
    項２５に記載のキャパシタ。
  29. 【請求項２９】 前記第一の複数のフィンガーが前記
    第一の電極層部分の第一のパーム部分より延在し、前記
    第一の誘電層部分が前記第一のパーム部分の下部と比較
    して前記第一の複数のフィンガーの下部でより薄くさせ
    られることを特徴とする請求項２８に記載のキャパシ
    タ。
  30. 【請求項３０】 第一及び第二の主面を有する半導体
    基板中のキャパシタを製造するための方法であって、 前記基板の前記第一の主面上に誘電層を形成する過程
    と、 前記基板上の前記第二の主面上に導電層を形成する過程
    と、 前記第一の主面より前記導電層まで前記基板を通じてビ
    アを切り取る過程と、 前記ビア中に導電性物質を被膜させる過程と、 前記基板の前記第一表面上に電極層を形成する過程と、 及び第一及び第二の部分を形成するべく前記電極層をパ
    ターン化し、前記第一の部分が前記誘電層によって前記
    基板より絶縁され、前記第二の部分が前記ビア中の前記
    導電性物質で電気的に接続されているようなキャパシタ
    の製造方法。
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