TW535251B - Precision high-frequency capacitor formed on semiconductor substrate - Google Patents

Precision high-frequency capacitor formed on semiconductor substrate Download PDF

Info

Publication number
TW535251B
TW535251B TW090122394A TW90122394A TW535251B TW 535251 B TW535251 B TW 535251B TW 090122394 A TW090122394 A TW 090122394A TW 90122394 A TW90122394 A TW 90122394A TW 535251 B TW535251 B TW 535251B
Authority
TW
Taiwan
Prior art keywords
layer
electrode
capacitor
semiconductor substrate
item
Prior art date
Application number
TW090122394A
Other languages
English (en)
Inventor
Haim Goldberger
Sik Lui
Jacek Korec
Y Mohammed Kasem
Harianto Wong
Original Assignee
Vishay Intertechnology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vishay Intertechnology Inc filed Critical Vishay Intertechnology Inc
Application granted granted Critical
Publication of TW535251B publication Critical patent/TW535251B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

535251 五、發明說明（1) 本發明係有關於卡森等人（Kasem et al·)所提出的 美國專利申請案09/545287，其申請於二千元四月七日、 發明名稱為”半導體晶圓階段晶片尺度包裝的垂直結構及 製程（Vertical Structure And Process For Semiconductor Wafer—level Chip Scale Packages) n，其係合併於文中以作為整體性參考。 本發明係有關於半導體技術，且特別是有關於在一個 半導體基板上形成一個高頻電容器的技術。 在通信技術中，對於較高頻率的使用係逐漸增加。舉 例來說，範圍450MHz至3GHz的頻率係經常使用於手機 (cellular)通信，至於範圍1〇(}112至18(}112的頻率則經常 使用於衛星視訊及資料（satelHte vide〇 and 傳 輸0 這些應 的，多層陶 卻容易喪失 了精確度及 因此， 度的高頻電 根據本 一個重度摻 面。這個電 介電層，並 後，一個導 用均需要 瓷電容乃 精確度及 南效能的 如何在合 容器，乃 發明，一 雜的半導 容器在半 且在這個 電層形成 微小、 廣為使 高效能 問題， 理成本 成為業 種具有 體基板 導體基 介電層 於這個 精確的 用’但 。另外 其價格 的前提 界需求 精確度 上，其 板的第 上形成 半導體 電容器。為達到這個目 是，使用多層陶瓷電容 ’薄膜笔谷器雖然改善 卻十分昴貴。 下，製造一種具有精確 的高頻電容器 具有第一及第 一主要表面上 有一個主要電 基板的第二主 係形成於 二主要表 具有一個 極層。隨 要表面
第7頁 五、發明說明（2) 上。另外， 第一電極層 相鄰於穿孔 導電材料而 電壓差時， 電極板，其 在另一 極層（其與 第一主要表 電層而與半 器’其中， 一個版本中 產生單 電 (finger 笔層（通常 分（這些指 相較於 多優點。t 的專效串連 電容器可以 個操作範圍 5GHz或更高 常高的品質 於 1 〇〇〇。' 包含導電材料的穿孔係穿過半導體基板。且 係形成於半導體基板的第一主要表面上方、並 3从：開口：第二電極層係經由這個穿孔内的 ^,連接至導電層。如是，當電極間施加一 及半導體基板便可以作為電容器的 曰1以；丨層層加以分隔。 :實施例中’這個穿孔係予以省略、且第二電 第一電極層電性隔離）係形成於半導體基板的 2::在—個版本中，第二電極層係藉由介 導體基板隔離，藉以產生等效地一對串連電容 半,體基板係表示電容器之間的共同端。在另 h第:％極層係與半導體基板電性接觸，藉以 容。每個電極層均可以包括複數個指狀物 :5些指狀物係彼此又合。在指狀物下方的介 是氧化物）可以較在電極層，，掌狀（Pa 1 m )"部 狀物即是由此突出）下方的介電層為薄。 習知電容器，根據本發明# 器係呈現以許 先’本發明電容器可以在晶圓階段、以扑常低 電阻（ESR)的條件進行製造。另外，本發明 非常高的容忍度（例如：^2%) 内、’ f I以在非常高的頻率下（例如：高達 操f作。再者，本發明電容器可以具有非 因數（Q act〇r )，舉例來說，在1MHz時遠大
發明說明（3) 〔圖式的簡單說明〕 為達到最佳理解.，本發明係 行 其中，類似元件俜且右舶πL Γ ® 主要係用來示：::：的參考編號。#者，這些圖式 第一 ^ 文八尺度並不必然與實際相符。 美板Μ $ ^艮據本發明電容器（其具有一個穿過半導體 丞扳的穿孔）的剖面圖。 巧 圖Α·Λ顯示根據本發明電容器的品質因數⑶ )’亦即·阻抗虛數部分盥卩且浐择勃邱八的μ 其係一頻率函數。 1刀興阻抗戶'數部刀的比例， 程步：。圖Α至第-圖J係介紹用以製造第-圖電容器的製 導體：i ΐ:系根據本發明電容器（其具有兩個電極層於半 導體基板的相同表面）的剖面圖。 ^曰於牛 面圖弟四圖係在每個電極層下方形成有渠溝的電容器的剖 第五圖係類似第三圖雷 接至半導體基板以外），電二γ極層係電性連 )4:;係電…其電極層係具有彼此又合的指狀物 第七圖係第六圖電容器的剖面圖，其+ 方的介電層係較薄。 在‘狀物下 極體 有二對相對（。Ppositely~direCted)二 圖。、私电防護（ESD〜Protected )電容器的電路 五、發明說明（4) t Μ + 係根據本發明的靜電放電防1 ί E S D Pr〇t'Cted)電容器的剖面圖。電防邊（ESD — 第十圖A及第+
— protected)電容哭沾;第九圖靜電放電防護（ESD ehueetaUt. ° 模擬崩潰特性（breakdown cnarajteristlcs )的圖式。 弟十圖係顯示靜電放電防镬（ESD , j X ^ 容器的模擬等效電容的圖式：防屢（ESD-—)電 〔本發明詳細說明〕 J發明的原理將配合下列 用於5;;而不用於限定本發明的專利範』 禆來：於圖f'根據本發明第一實施例的剖面圖。電容器10 彳Α狹μ * &基板1 02上。舉例來說，矽基板 1 2雜浪度可以在3〜4x 1〇19/立方公分且可以具有 二公分及至高到3歐姆—公分的電阻。一個介電層 化#矽基板1〇2的前表面上。介電層104係由二氧 ，夕尸1〇2 )形成’其可以熱處理法生長得到或利用化學 :::積法（CVD)沈積得到。或者，介電層1〇4亦可以由 他 '電質形成’諸如：氮化物或是氧化物及氮化物的組 合。一個熱處理法生長得到氧化物係可 且 可以承受高達4Μ伏特/公分的電場而不會破環 jdeteri0rati0n)。另外，熱處理法生長得到氧化物在 度5大%於0.1微米時，其3σ可變性（variabiiity)係小 在介電層104上面係一個主要電極1〇6及一個第二電極 535251 五、發明說明（5) 108。電極106及1〇8可以是單一或多層結構，且可以由摻 雜的複晶矽、耐火‘屬、耐火金屬矽化物、以鋁為基礎的 合金、銅或上述材料的組合製造得到。若這些電極是由金 屬形成，則電極1 06可以利用濺渡或氣相沈積法，在矽基 板1 0 2上沈積形成有一個金屬（例如：钽/銅）的”種子 (seed ) π或’’障礙（barrier )，’層，其覆蓋以一個鍍金層 (plated layer)。再者，電極1〇6及1〇8係覆蓋以一個絕 緣純化層（insulating passivation layer) 110。開口 係形成於絕緣鈍化層11 〇中，且焊球（s 〇 1 d e r b a π ) 11 2 及1 1 4係沈積於開口，藉以允許電極丨〇6及電極丨〇 8之間的 電性接觸。 在第二電極108下方，一透孔（via)或穿孔 (through hole ) 116係形成且穿透矽基板1〇2。導電材料 1 1 8 $諸如鋁或銅）係填滿這個透孔丨丨6。這個導電材 118係接觸形成在矽基板1〇2背面的一個導電層12〇。這 導電層亦可以利用濺渡或氣相沈積法，在矽基板1 〇 2表 形成一個金屬種子層，i舜莫 . 面 metallayer) 其復盍以一個鑛金屬層（pl叫 =是’電容器10具有由主要電極1〇6表示的第_·， 板（P ate )，，，其透過焊球112接电亟 且極108、導電材料118及導電層120接觸。t 且，ΓΓ/極板（Plate)"係、由介電層1H間隔 介電層104的厚度可以介於5〇埃（入）至2微米的範圍
第11頁 535251
内。介電層104的厚度愈薄， ☆ 但另一方面，介電層1〇4的厚产二10的電容值愈高。 而不損害介電層1〇4的最大電今電容器10可以曝露 介電層104係一個具有厚度〇. i微a 'W。舉例來說，若 可以具有約為350pfF/mm2的電容值的軋化物，則電容器1〇 矽基板102的厚度可以是2〇〇 (ESR)維持在低階水準且可 串連電阻 層layer)。舉例來；在=;:=空乏
1 019 /立方公分的矽基板而言，复等串.φ ，辰又在2 X 為2.4心龍2。 …寺效串連電阻（ESR)約 最好能夠在 ) 係由下列等 另外，電容器的品質因數（Q fact〇r ) 1MHz頻率時高於1 00 0。品質因數（q fact〇r 式定義： Q =Xc /Rs 其中’ Xc係阻抗’ Rs係電容器在特定頻率時的串 阻。 € 第一圖A係電容10的阻抗Xc及串連電阻rs作為頻率函 數的圖示，如上所述，其中，氧化物介電層1〇4的厚度為 0· 1微米且N+摻雜的矽基板102具有2 X 1(P /立方公分&的''、％ 度。如圖中所示，電容器的品質因數（q fact〇r )在高Ί 約2MHz頻率時係高於100，且在100MHz頻率時係大於。達 1 0 0 0 。
雖然電容器1 0可以用複數種製程製造得到，第二圖A
第12頁 535251 五、發明說明（7) 至第二，J係介紹可以使用的一種製程步驟。 如第i二圖A中所呆，這個製程係啟始於N+摻雜的矽基 板1 〇 2。較佳者，矽基板1 〇 2係晶圓中的一個晶片（d i e )，其於製程結束後便與其他的晶圓塊（dice )分開。 iter石夕)基板1〇2可以或可以不包括一個蠢晶層（epitaxial 介電層104係利用熱處理法在矽基板1〇2的前（上）表 =形，一個二氧化矽（Si〇2)層。舉例來說，〇·2微米厚 戌ilnl化層可以在潮濕空氣中，經由加熱矽基板1 02至攝 氐1100、維持6分鐘以生長得到。 係沪考第二圖β，一個鈕，銅（Ta/Cu)的障礙層202 渡在氧化層1〇4的整個表面上方。舉例來說 =可以是0.5M.0微米厚度。接著，如第二圖6中所示曰， 極的層204亚定義光阻層2°4的圖案’藉以定義主要電 接著，在Ta//Cu層2〇2的曝露部分上方電鍍一個銅層 構。，並且，去除光阻層204以留下第二圖C中所示的結 ^後，石夕基板102的正面係捆紮（taped)或以其他方 (supported)，且石夕基板1〇2係由後面進行削 2 (=1η)。石夕基板102可以研磨其背面以進行削薄步 :。$者’其他削薄技術’諸如：濕㈣及真空電漿鞋 二亦可以使用，#以削薄石夕基板1〇2。另一種可能性係 …員流電漿（ADP)㈣聚蝕刻系統，其提供於加州桑
第13頁 535251
五、發明說明（8) 尼文的Tru — Si技術股份公司（Tru—Si Technologies， Inc· 〇f Sunnyvale ’ Cal i f ornia )。舉例來說，石夕基板 1 0 2 (其原始厚度係在6 2 5微米的範圍内）可以削薄至小於 2 0 0微米。 待完成削薄製程後，捆紮或其他支撐便可以去除。隨 後，一個钽/銅（Ta/Cu)層208係濺渡或氣相沈積於石夕思 基板102的整個背面表面，且一個銅層21〇係電鍍在鈕/鋼 (Ta /Cu )層208表面，留下第二圖d中所示的結構。舉例 來說，銅層210的厚度可以是2至3微米。 如第二圖E中所示，一個先阻層2丨2係沈積在矽基板 102的正面表面。隨後，定義光阻層212的圖案並蝕刻光阻 層2 1 2以產生一個開口 2 1 4。在這個步驟中，舉例來說，可 以使用一個濕蝕刻製程。矽基板丨〇 2係蝕刻穿透開口 2丨4以 形成透孔216，藉以曝露障礙層2〇8的表面。如第二圖E中 所示，透孔2 1 6係圓錐形狀，因為矽係沿著傾斜平面蝕 刻。根f開口 2 1 4的形狀，透孔21 6可能是任何形成。 如第二圖F中所示，隨後，去除光阻層21 2，且一個鈕 /銅（Ta/Cu)種子層218係濺渡於這個結構的整個正面 表面。舉例來說，钽/銅（Ta/Cu )層218的厚度可以是 1 . 0微米。 如弟二圖G中所示，隨後沈積光阻層22〇並定義光阻層 220的圖案，藉以留下透孔216邊緣的钽/銅（Ta /Cu )層 的一部分曝露出來。 如第二圖Η中所示，一個銅層2 22係電渡在鈕/銅（Ta
第14頁 535251 五、發明說明（9) 填滿透孔21 6並溢流至;ε夕基 /Cu)層218的曝露部分上方 板1 0 2的表面上。 如第二圖I中所示，去除光阻層22〇並蝕刻鈕/銅（Ta /Cu )層218，藉以留下該銅層222於定位。 如第二圖J中所示，一個鈍化層224係利用絲網印刷法 (screen printing)形成並定義圖案於得到結構的表面 上方，以開口曝露銅層20 6及222的部分。焊塊（s〇lder bump) 226及228係形成於銅層2〇6及222的曝露部分上方。 得到的結果即是第一圖中所示的電容器丨〇，其可以利用翻 轉晶片没置技術（flip—chip mounting technique)， 設置於印刷電路板（PCB)或其他結構上。或者，第二鈍 化層2 3 0可以形成在得到結構的背面上。 電谷器1 0最好是沿著相同晶圓（wa f er )上的其他類 似電容器形成。如此，在製造電容器之後，包含電容器工〇 的晶片（die )便可以藉由沿著刻線（scribe Une )鋸開 晶圓’進而與晶圓中的其他晶圓塊（d丨c e )分開。 第三圖係另一個實施例的剖面圖。電容器3 0實際上係 一對串連的電容器。一個介電層3〇2係形成於N+摻雜的矽 基板102上。舉例來說，矽基板1〇2的摻雜濃度可以是2χ 1019 /立方公分，且層3 02可以是利用熱處理法生長的氧化 物，其厚度為〇 · 1微米。一個金屬層係沈積在介電層3 〇 2 上、並^利用微影製程加以定義圖案，藉以形成第一電極 3 04及第二電極30 6。一個鈍化層3〇8係沈積於得到結構的 頂面。開口係形成於鈍化層3 〇 8中，且焊球3丨〇及3丨2係接
第15頁 535251 五、發明說明（10) ---- 著形成’如上所述。 上雖然2較於第一圖的電容器10，電容器30係較為簡單 且車乂不昴貝於製造，但其電容值卻較小且其串連電容值係 車又；^ °舉例來說，每單位面積的等效電容值係四倍小於垂 直結構電容器的電容值。串連電阻值則會隨著裝置橫向大 小（dimension)的平方增加。 如第四圖中所示，由於電極3 0 4及3 0 6下方形成的渠溝 406 ’電谷器4〇每單位面積的電容值係顯著增加。在這個 例子中’介電層4〇2係延伸至渠溝4 06並輪廓（line )其側 壁（wal 1 ) ’如正常渠構閘極金氧半場效電晶體（trench — gated M0SFET )的方式。渠溝4〇6係填滿導電材料4〇4 (諸如··複晶石夕），其電性接觸於電極3〇4及3〇6。這個淨 結構係為增加電容器的”電極板（plate )，，及介電層間介 面的寺效面積。 f五圖係電容器50的剖面圖，其類似於第三圖中所示 的電谷1§30，除了電極5〇4係電性接觸於N +摻雜的矽基板 102以^外。電極5〇2係利用介電層5〇6與矽基板1〇2分開，其 ，有疋義的厚度。電容器5 〇每單位面積的電容值係類似於 第=圖中所示的電容器。然而，電極50 2及50 4的橫向排列 會導致較大的等效串連電阻（ESR )，其裝置橫向大小的 第六圖係電容器60的俯視圖，其中，第-電極60 2呈 有指狀物60 2a至602c，其又合於第二電極6〇4的指狀物 6 04a至604d。第七圖係由第六圖所示剖面區段7 — 7觀察的
第16頁 535251 五、發明說明（11) 剖面圖（注意··第六圖及第七圖的尺度並不相同）。 個薄介電層 個相當厚的介電層614 個主動區域60 6中（扣狀物叉合的區域） 618係形成在矽基板618的上方 係將電極602的其餘，，掌狀（palra ) ”部分與N+摻雜的矽基 板102分隔，且一個相當厚的介電層616係將電極6"的”1掌 狀（palm)’1部分與n +摻雜的矽基板分隔。 的電容值係由指狀物的數目及大小決定。如 ::圖中所^，電極604可以利用介電層與N+摻雜的石夕 基板刀隔，藉以產生一對電容器，或者 f電一？物基板（在第；ΐ中；:=::ί ray^i6^i：PltCh) :兄私合㈣（其中’電極6〇4係直接電性接觸 】來 板、叉合指狀物高度係250微米（指狀物 、夕基 隔50微米）、薄介電層618係/乎 '度20 0微米且間 的電容值及12m:= 在精密電容器中使用的薄介C阻（esr)。 易受到影響，並因為靜電放電（EU曰^吏，些，置非常容 來說，靜電放電（ESD )可w |k成損害。舉例 驟中。其中，保護裝置免於德曰^生在組裝製程的處理步 對彼此相對的稽納二極體2笔放電的一種方法係連接〜 聯於電容器，如第八圖中所一ener dl〇de ) D1及D2，其並 空、* r ·ι 、。士 厅7^的電路圖。當發4糙午， 犬波（sP1ke)時，二極體中的一 田1生静電放電 個會在預定電壓後崩潰並以 .曰免於正向、且另〜 反向導通，藉以在電容器旁邊 535251 五、發明說明（12) 提供-個電流路徑。電流會流入保護路徑 個二極體的崩潰電壓加上另一個 於- (通常是約0·5伏特）。（如文中^體/H導通的電壓 ^ J, 甲厅使用’彼此相對"用 一的思義係‘兩個二極體彼此串連，且1 其陰極亦彼此面對，如是，在电i ％極彼此面對及 1 如疋 在串連路徑中的任何雷泣仫
正向流過一個二極I# # U g A、& /；，L 體亚以反向流經另一個二極體）。 根據本發明的_ yfm /〇 ^ 中，如m㈤“個特徵’保^二極體可以形成在基板 中 在弟九圖的靜電抗電防護（ESD —p]f(Dtecte(n恭# 器排列所示。在電極1(^下古沾访苴』， ）包合 电從1 ϋ 6下方的矽基板1 〇 2中係形成一個N + 摻雜的區域90 2、一個ρ挟吨沾卩 個ρ払_的&域904及一個Ν+摻雜的區 域9 0 6。形成的這此區祕筏伯γ产 二L域係使传在Ν摻雜區域9 02及Ρ摻雜 區域904之間的第一 ΡΝ；&τ¥»本- ΑΑη ^ Μ接面表不兩個二極體之一、且在ρ掺 雜區域904則”參雜區域9〇6之間的第二ρΝ接面表示另一個 極體ϋ域9 02、9 04及90 6的掺雜濃度係設定，藉以使 :，面可以在一個預定電壓下，反向崩潰。崩潰電壓係與 Ρ/接面的較淡摻雜面的摻雜濃度及其他因素有關，其係為 热白此技藝者所熟知。舉例來說，這個部分可以參照j〇hn Wiley&S〇ns (1981)著作的"半導體裳置的尺寸及物理 (SlZe，physics of semiconductor Device ) ” 第二版 (第9々9至1G8頁），其—同合併於文中以作為參考。 第二討摻雜區域90 6 (其延伸至p摻雜區域9〇4及N+摻 雜基板）係用以提供這對二極體的對稱崩潰特性。在部分 實施例中，N+摻雜區域9〇6亦可以省略。、 為維持電容器的射頻（RF )效能，稽納二極體
五、發明說明（】3) ___ (Zener diode)的阻抗係設定 ^ 高的階層。在矽基板，中形成二極阿;电容器100〇倍或更 者所熟知。以下係列舉一種可^‘程係為熟習此技藝 為面形成-細型的蟲晶層，i厚声 rv，基底在其下方部雜分1=度〜 定義電二方:1成動第區:^^ 1%J °J ^ ^ ^^ ^ *8〇Kev * ^ ^^^ ο π * 刀）醃後，去除第一遮罩。 •待兔原子透過第一遮罩植入主 形成另-個料，其具#-則口=基板上方 置的地方。在這個步驟中，舉疋3 #雜區域9°4放 的開口，以2 X 1 Π13 /亚士牛例采况，可以透過這個遮罩 紘、 〇 /平方公分及能量80KeV植入羽 猎以形成P摻雜區域904。 里《Mev植入硼原子， 磷原子攝及ϋ〇早度空退火石夕基板30分鐘，藉以驅使（drive ) 5 ?千及硼原子穿透磊晶層。 6 1 士所述’’用熱處理法生長氧化物介電層1 〇4。 906的開口。、阻遮罩的圖案以產生定義^摻雜區域902及 三jv且遮罩的開口/分姓刻氧化層，藉以避免 虱化膜植入摻雜物的需要。 第19頁 535251
8.隨後，=由第三遮罩的開口及削薄的氧 :…濃度3X1015/平方公分及能量6〇KeV植入磷；^ 猎以形成N+摻雜區域9〇2及9〇6。 入％原子 9插隨：’去除第三光阻料，且 ί入步驟’藉以設定p井（p，"的表面摻二 1列： 呪，這個步驟可以在濃度3χ 1〇12 / J來 :條件下完成。W摻雜物可以：用在= 攝氏9 50度退火30分鐘以進行活化。 孔化％境中、以 iO.隨後’形成第四光阻遮罩，並定義第 =一個開口，其位於與N+摻雜區域m進行接觸遮的罩:域圖 上^隨後，氧化層係透過這個開口進行 的^域 N推雜區域902。隨後，第四遮罩係予以去除。精曝路 可以繼續形成電極106及108。 防乂L 成以計算第九圖所示的靜電放電 ，，mD-protected P摻雜區域904的寬度（W1 ) ·· 5微米 ^+摻雜區域9〇2的寬度（^2):3微米 結構長度：1 0 0微米 第十圖A係表示這個結構的電流電壓（丨v :第：η目對於電極114係正向偏壓（，，積集偏壓"’)、 且弟十圖Β係表示這個結構的電流電壓（Ι ν )特性，豆 中，電極10 6相對於電極114係反向偏壓（”空乏偏斤/、 如文中所示，這對二極體會在16至19伏特的範圍中\气
第20頁 535251 五、發明說明（15) (不管是什麼方向）。第十一圖係顯示組合電容器的等效 電容值，其靜電放電| (ESD)結構在0.1至10GHz的頻率範 圍内係基本上維持於一個約0 . 1 5 p F的常數。 本發明的上述實施例係僅用於介紹，而非用以限定本 發明的範圍。顯然，熟習此技藝者在瞭解上述說明後，當 可以進行變動而得到其他實施例。
第21頁 535251 圖式簡單說明 10 、 30 、 40 、 50 、 60 :電容器 1 0 2、6 1 8 :矽基板 104、3 02、402、50 6、616 :介電層 106、502、504、604 ：電極 108、306、604 :第二電極 110 ·絕緣純化層（insulating passivation layer) 112、114、310、312 :焊球（s〇ider ball) 11 6、2 1 6 :透孔 11 8 :導電材料
2 0 2 :障礙.層 204、220 :沈積光阻層 2 0 6 :銅層 208 :鈕 / 銅（Ta /Cu )層 2 1 0、2 2 2 :銅層 2 1 2 :光阻層 214 :開口 218 :叙/銅（Ta /Cu )種子層 2 20 ·•去除光阻層 2 24 :鈍化層
226、228 :焊塊（s〇lder buinp ) 2 3 0 ·第二鈍化層 304、6 02 :第一電極 3 0 8 ·鋪*化層 404 :導電材料
第22頁 535251 圖式簡單說明 4 0 6 :渠溝 指狀物 6 02a〜6 02c、604a〜6(Ud 606 :主動區域 6 1 8 :薄介電層 9 0 2、9 0 6 : N +摻雜區域 904 : P摻雜區域
第23頁

Claims (1)

  1. 1 · 一種精密高頻電容器，包括： 重度摻雜的半導體基板，其具有第一及第二主要表 面； 一介電層，形成於該半導體基板的第一主要表面上； 一主要電極層，形成於該介電層上； 一導電層，形成於該半導體基板的第二主要表面上； —透孔’延伸穿透該半導體基板，該透孔包含一導電材 料； y第,電極層，形成於該半導體基板的第一主要表面上 θί第二電極係藉由該透孔中的導電材料以電性連接於 層0 2 ·如申請專利範圍第1項所述的電容器， 基板的摻雜濃度係大於丨x i/立方公分 其中，該半導體 其中，該介電層 其中，該介電層 更包括一鈍化 3 ·如申睛專利範圍第1項所述的電容哭 基板的厚度係小於20。微求。電^ 4係包如括申請^專利範圍第1項所述的電容器 5的厚如/Λ專利範目第1項所述的電容器 0与度係大於或等於〇·0〇5微米。 ^如申請專利範圍第1項所述的電容哭 層，覆蓋該第一及第二電極，^ °° 斤 電極上方的該鈍化層中，：及—弟一開口，形成於該弟 電極上方的該鈍化層中。及一第二開口 ’形成於該第 7·如申請專利範圍第6項所计、μ 其所述的電容器，更包括一第一
    屬球於該第一開口中一# 一 第一金屬球係電性連接# f二金屬球於該第二開口中，該 性連接該第二電極層。q要電極層，該第二金屬球係電 種靜電放電防護雷灾 t的電容器，纟且人，、，°。，包括如申請專利範圍第1 8. 項所述的電容器，細人、，包祜如申請專利範圍第1 此面對的二極；係並；面對的二極體，該等彼 中。 ；Μ電谷器且形成於該半導體基板 9 ·如申請專利範圍第8 Jg # 中’該半導體基底係摻：：述!!靜電放電防護電容器，其 二極體係包括·· /雊u 一弟一導電性的材料，且該對 該第一導電性之一 層；以及 &域，其電性接觸於該主要電極 第二導電性之一第_ 一區域形成—第一= 一區域，相鄰於第一區域且與該第 1 λ 布 r in接面。 •如申請專利範m笛〇 更包括該第一+㈤弟9項所述的靜電放電防護電容器， ^電性之一洁一 與該第二區料/ 弟三區域，相鄰於該第二區域且 11. 一 i二ί形成一第二ΡΝ接面。 -重：：：高頻電容器，包括： 面；X乡的半導體基板，其具有第-及第二主要表 一第一介電層部分， 面上； 九成於該半導體基板的第一主要表 弟一電極； / 基板電性隔絕^ ’形成於該第介電層部分上且與該半導體
    第25頁 2003.02.25.026 535251 曰 Sje -^S_i〇122394_户年上月 六、申請專利範圍 -— 第~介電層部分，形成於該半導 面上；以及 體基板的第一主要表 —第二電極層，形成於該第二介電岸 J層係與該半導體基板及該第 ；：=上’該第二電 。如申請專利範圍第i!項所述的=隔絕。 ‘體基板的摻雜濃度係大於1 X 1 〇i9 /立:，其中，該半 2 ·如申睛專利範圍第1 1項所述的電 刀 電層部分係包括一氧化物。 哥“，其巾，該介 其中，該介 更包括一鈍 ’形成於該第 ，形成於該第 更包括一第 lj·如申請專利範圍第j丄項所述的電容哭 1層部分的厚度係大於或等於0· 0 0 5微米1Γ •如申睛專利範圍第1 1項所述的電容哭 :層，覆蓋該第一及第二電#，一第—開；= 一電極上方的該鈍化層中，以及一第二開口 —電極上方的該鈍化層中。 =·屬!^請專利範圍第15項所述的電容器，更包括-第 至屬球於該第一開口中及一第二金屬球=匕括弟— 該第一入®丄^ 弟一灸/蜀竦於该第二開口中， 金屬球係電性連接該主要電極層，該第-全屬戏在 ^性連接該第二電極層。 /弟一金屬球係 ^·，如申請專利範圍第11項所述的電容器，更包括一渠 第—=成於該第一介電層部分下方的該半導體基板中，該 "電層部分係沿著該渠溝的侧壁延伸，該渠溝包含一 1 $ “材料’該導電材料係電性接觸該第一電極。 •如申請專利範圍第丨7項所述的電容器，其中，該介電 層4分係包括一氧化物。 第26頁 2003. 02. 25. 027 535251 —__案號 90122394 年·> 月 修正 _____ 六、申請專利範圍 19·如申請專利範圍第1 7項所述的電容器，其中，該導電 材料係包括複晶矽。 2 0·如申請專利範圍第1 7項所述的電容器，更包括一鈍化 層，覆蓋該第一及第二電極，一第一開口 ，形成於該第一 電極上方的該鈍化層中，以及一第二開口，形成於該第二 電極上方的該純化層中。
    21·如申請專利範圍第2 0項所述的電容器，更包括一第一 金屬球於該第一開口中及一第二金屬球於該第二開口中， 該第一金屬球係電性連接該主要電極層，該第二金屬球係 電性連接該第二電極層。 2 2 ·如申請專利範圍第11項所述的電容器，其中，該第一 電極層係包括一第一複數之指狀物且該第二電極層係包括 了第二複數之指狀物，其中，該第一及第二複數之指狀物 係彼此叉合。 2 f ·如申請專利範圍第2 2項所述的電容器，其中，該第一 複數之指狀物係由該第一電極層部分之一第一掌狀部分延 伸’且在該第一複數之指狀物下方的該第一介電層部分係 車父在該第一掌狀部分下方的該第一介電層部分為薄。 2—4·如申請專利範圍第23項所述的電容器，其中，該第二 複數之指狀物係由該第二電極層部分之一第二掌狀部分延 伸’且在該第二複數之指狀物下方的該第二介電層部 較在該第二掌狀部分下方的該第二介電層部分為薄。’、 2 5· 一種精密高頻電容器，包括： 一重度摻雜的半導體基板，其具有第一及第二主要表
    1
    修正 —2電層’形成於該半導體基板的第一主要表面上； 第一電極層’形成於該介電層上，且與該半導體基板 電性隔絕；以及 上—第二電極層，形成於該半導體基板的第一主要表面 2 6，該第二電極係電性連接於該半導體基板。 声·，如:請專利範圍第25項所述的電容器，更包括一鈍化 4 j覆蓋該第一及第二電極，〆第一開口，形成於該第一 =極上方的該鈍化層中，以及〆第二開口，形成於該第二 電極上方的該鈍化層中。 21 ·如申請專利範圍第26項所述的電容器，更包括一第一 金屬球於該第一開口中及一第二金屬球於該第二開口中， 该第一金屬球係電性連接該主要電極層，該第二金屬球係 電性連接該第二電極層。 28·如申請專利範圍第25項所述的電容器，其中，该第一 電極層係包括一第一複數之指狀物且該第二電極層係包括 一第二複數之指狀物，其中，該第一及第二複數之指狀物 係彼此叉合。 2 9·如申請專利範圍第2 8項所述 複數之指狀物係由該第一電極廣 伸，且在該第一複數之指狀物下 較在該第一掌狀部分下方的該第 30. —種在一半導體基板中製造 體基板具有第一及第二主要表面 的電容器，其中，該第一 鄯分之一第一掌狀部分延 方的該第一介電層部分係 /介電層部分為薄。 /電容器的方法’該半導 ，其步驟包括：
    535251 _案號90122394_户年二月二厶曰__ 六、申請專利範圍 形成一介電層於該半導體基板之第一主要表面上； 形成一導電層於該半導體基板之第二主要表面上； 切割一透孔，由該第一主要表面穿透該半導體基板至該 導電層； 沈積一導電材料至該透孔； 形成一電極層於該半導體基板的第一表面；以及 定義該電極層的圖案，藉以形成第一及第二部分，該第 一部分係利用該介電層而與該半導體基板隔絕，該第二部 分係電性接觸於該透孔中的導電材料。
    第29頁 2003.02.25.030
TW090122394A 2000-09-14 2001-09-10 Precision high-frequency capacitor formed on semiconductor substrate TW535251B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/661,483 US6538300B1 (en) 2000-09-14 2000-09-14 Precision high-frequency capacitor formed on semiconductor substrate

Publications (1)

Publication Number Publication Date
TW535251B true TW535251B (en) 2003-06-01

Family

ID=24653791

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090122394A TW535251B (en) 2000-09-14 2001-09-10 Precision high-frequency capacitor formed on semiconductor substrate

Country Status (7)

Country Link
US (3) US6538300B1 (zh)
EP (3) EP1895568B1 (zh)
JP (2) JP3943879B2 (zh)
CN (1) CN1182566C (zh)
DE (1) DE60143510D1 (zh)
SG (1) SG103315A1 (zh)
TW (1) TW535251B (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538300B1 (en) * 2000-09-14 2003-03-25 Vishay Intertechnology, Inc. Precision high-frequency capacitor formed on semiconductor substrate
US7151036B1 (en) * 2002-07-29 2006-12-19 Vishay-Siliconix Precision high-frequency capacitor formed on semiconductor substrate
US6605551B2 (en) * 2000-12-08 2003-08-12 Intel Corporation Electrocoating process to form a dielectric layer in an organic substrate to reduce loop inductance
US20030151132A1 (en) * 2002-02-14 2003-08-14 Crippen Warren Stuart Microelectronic die providing improved heat dissipation, and method of packaging same
US20060246621A1 (en) * 2002-02-14 2006-11-02 Intel Corporation Microelectronic die including thermally conductive structure in a substrate thereof and method of forming same
US6934136B2 (en) * 2002-04-24 2005-08-23 Texas Instrument Incorporated ESD protection of noise decoupling capacitors
US6815256B2 (en) * 2002-12-23 2004-11-09 Intel Corporation Silicon building blocks in integrated circuit packaging
US9530857B2 (en) * 2003-06-20 2016-12-27 Tessera Advanced Technologies, Inc. Electronic device, assembly and methods of manufacturing an electronic device including a vertical trench capacitor and a vertical interconnect
DE102004006484A1 (de) * 2004-02-10 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnungen mit ESD-festem Kondensator und Herstellungsverfahren
US7262139B2 (en) * 2004-06-02 2007-08-28 Avx Israel, Ltd. Method suitable for batch ion etching of copper
US7253522B2 (en) * 2004-06-02 2007-08-07 Avx Israel, Ltd. Integrated capacitor for RF applications with Ta adhesion layer
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
US7426102B2 (en) * 2006-05-01 2008-09-16 Vishay Intertechnology, Inc. High precision capacitor with standoff
US20070267719A1 (en) * 2006-05-18 2007-11-22 Jin Shown Shie Structure and manufacturing method of high precision chip capacitor fabricated on silicon substrate
US7589392B2 (en) * 2006-06-16 2009-09-15 Semiconductor Components Industries, L.L.C. Filter having integrated floating capacitor and transient voltage suppression structure and method of manufacture
US7579670B2 (en) * 2006-07-03 2009-08-25 Semiconductor Components Industries, L.L.C. Integrated filter having ground plane structure
JP5301108B2 (ja) * 2007-04-20 2013-09-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
JP5298559B2 (ja) * 2007-06-29 2013-09-25 富士通株式会社 半導体装置及びその製造方法
US8492872B2 (en) * 2007-10-05 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip inductors with through-silicon-via fence for Q improvement
US20090095338A1 (en) * 2007-10-11 2009-04-16 James Chyl Lai Solar power source
EP2422358A1 (en) * 2009-04-20 2012-02-29 Nxp B.V. Method for fabricating an integrated-passives device with a mim capacitor and a high-accuracy resistor on top
JP5234521B2 (ja) * 2009-08-21 2013-07-10 Ｔｄｋ株式会社 電子部品及びその製造方法
DE102009038709B4 (de) * 2009-08-25 2017-05-11 Infineon Technologies Austria Ag Halbleiterbauelement mit dielektrischem Schichtstapel
CN104769691A (zh) * 2012-11-02 2015-07-08 罗姆股份有限公司 片状电容器、电路组件以及电子设备
US9860985B1 (en) 2012-12-17 2018-01-02 Lockheed Martin Corporation System and method for improving isolation in high-density laminated printed circuit boards
CN205508776U (zh) 2013-02-28 2016-08-24 株式会社村田制作所 半导体装置
JP5796692B2 (ja) 2013-02-28 2015-10-21 株式会社村田製作所 Ｅｓｄ保護デバイス
CN105051887B (zh) 2013-02-28 2018-04-17 株式会社村田制作所 半导体装置
CN205104477U (zh) 2013-04-05 2016-03-23 株式会社村田制作所 Esd保护器件
WO2014181565A1 (ja) * 2013-05-07 2014-11-13 株式会社村田製作所 半導体装置およびｅｓｄ保護デバイス
JP5575309B1 (ja) * 2013-08-05 2014-08-20 有限会社 ナプラ 集積回路装置
KR101677738B1 (ko) * 2014-07-02 2016-11-21 조인셋 주식회사 Esd 내성을 가지는 폴리머 커패시터
US10217810B2 (en) * 2015-12-07 2019-02-26 Microchip Technology Incorporated Capacitor formed on heavily doped substrate
WO2018034067A1 (ja) * 2016-08-19 2018-02-22 株式会社村田製作所 キャパシタ付半導体装置
US10056461B2 (en) 2016-09-30 2018-08-21 Alpha And Omega Semiconductor Incorporated Composite masking self-aligned trench MOSFET
US10199492B2 (en) 2016-11-30 2019-02-05 Alpha And Omega Semiconductor Incorporated Folded channel trench MOSFET
WO2019138803A1 (ja) * 2018-01-10 2019-07-18 株式会社村田製作所 キャパシタ及びスナバ回路
KR102068806B1 (ko) * 2018-01-31 2020-01-22 삼성전기주식회사 커패시터 및 그 제조방법
US11674916B2 (en) * 2018-11-12 2023-06-13 Sciosense B.V. Gas sensor
US11715594B2 (en) * 2021-05-27 2023-08-01 International Business Machines Corporation Vertically-stacked interdigitated metal-insulator-metal capacitor for sub-20 nm pitch
CN114038805A (zh) * 2021-11-24 2022-02-11 苏州科阳半导体有限公司 一种半导体芯片的封装结构及封装方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3471756A (en) * 1968-03-11 1969-10-07 Us Army Metal oxide-silicon diode containing coating of vanadium pentoxide-v2o5 deposited on n-type material with nickel electrodes
US4246502A (en) * 1978-08-16 1981-01-20 Mitel Corporation Means for coupling incompatible signals to an integrated circuit and for deriving operating supply therefrom
GB2060253A (en) * 1979-10-01 1981-04-29 Trw Inc MIS Capacitors
US4432035A (en) * 1982-06-11 1984-02-14 International Business Machines Corp. Method of making high dielectric constant insulators and capacitors using same
JPS594175A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 電界効果半導体装置
JPS61263251A (ja) * 1985-05-17 1986-11-21 Nec Corp 半導体装置
JPS63239939A (ja) * 1987-03-27 1988-10-05 Toshiba Corp 半導体基体内への不純物導入方法及び装置
JP2736061B2 (ja) * 1987-09-17 1998-04-02 株式会社東芝 半導体装置の製造方法
US4937660A (en) * 1988-12-21 1990-06-26 At&T Bell Laboratories Silicon-based mounting structure for semiconductor optical devices
JPH02270311A (ja) * 1989-04-11 1990-11-05 Mitsui Petrochem Ind Ltd 薄膜コンデンサ
EP0412514A1 (en) * 1989-08-08 1991-02-13 Nec Corporation Capacitance device
JP2740038B2 (ja) * 1990-06-18 1998-04-15 株式会社東芝 Ｍｏｓ（ｍｉｓ）型コンデンサー
US5202279A (en) * 1990-12-05 1993-04-13 Texas Instruments Incorporated Poly sidewall process to reduce gated diode leakage
US5208726A (en) * 1992-04-03 1993-05-04 Teledyne Monolithic Microwave Metal-insulator-metal (MIM) capacitor-around-via structure for a monolithic microwave integrated circuit (MMIC) and method of manufacturing same
JP2884917B2 (ja) * 1992-06-08 1999-04-19 日本電気株式会社 薄膜キャパシタおよび集積回路
US5414284A (en) * 1994-01-19 1995-05-09 Baxter; Ronald D. ESD Protection of ISFET sensors
US5841182A (en) * 1994-10-19 1998-11-24 Harris Corporation Capacitor structure in a bonded wafer and method of fabrication
DE19603248B4 (de) * 1995-02-03 2011-09-22 Schaeffler Technologies Gmbh & Co. Kg Drehschwingungsdämpfer
JPH08236698A (ja) * 1995-02-27 1996-09-13 Nec Eng Ltd 半導体装置
JPH0964275A (ja) * 1995-08-23 1997-03-07 Mitsubishi Electric Corp 高周波集積回路装置
US5706163A (en) * 1995-11-28 1998-01-06 California Micro Devices Corporation ESD-protected thin film capacitor structures
US5627094A (en) * 1995-12-04 1997-05-06 Chartered Semiconductor Manufacturing Pte, Ltd. Stacked container capacitor using chemical mechanical polishing
KR100228038B1 (ko) * 1996-02-22 1999-11-01 니시무로 타이죠 박막캐패시터
KR100207466B1 (ko) * 1996-02-28 1999-07-15 윤종용 반도체 장치의 커패시터 제조방법
JP2795259B2 (ja) * 1996-04-17 1998-09-10 日本電気株式会社 半導体装置およびその製造方法
US5811868A (en) * 1996-12-20 1998-09-22 International Business Machines Corp. Integrated high-performance decoupling capacitor
WO1998043298A1 (fr) * 1997-03-24 1998-10-01 Seiko Epson Corporation Dispositif capacitif a semi-conducteurs et dispositif a semi-conducteurs realise en utilisant de dispositif capacitif
JPH10335368A (ja) * 1997-05-30 1998-12-18 Sanyo Electric Co Ltd ワイヤボンディング構造及び半導体装置
JPH10336022A (ja) * 1997-06-03 1998-12-18 Hitachi Ltd 差動チャージポンプ回路
KR100292689B1 (ko) * 1998-06-03 2001-07-12 김영환 캐패시터및그형성방법
JP2000150810A (ja) * 1998-11-17 2000-05-30 Toshiba Microelectronics Corp 半導体装置及びその製造方法
US6538300B1 (en) * 2000-09-14 2003-03-25 Vishay Intertechnology, Inc. Precision high-frequency capacitor formed on semiconductor substrate

Also Published As

Publication number Publication date
US20030030125A1 (en) 2003-02-13
EP1189263B1 (en) 2010-11-24
JP2002176106A (ja) 2002-06-21
CN1346138A (zh) 2002-04-24
EP1895569A1 (en) 2008-03-05
JP5016284B2 (ja) 2012-09-05
EP1189263A2 (en) 2002-03-20
US20030057517A1 (en) 2003-03-27
US6538300B1 (en) 2003-03-25
EP1895569B1 (en) 2013-06-12
SG103315A1 (en) 2004-04-29
EP1895568B1 (en) 2014-07-16
US6621143B2 (en) 2003-09-16
DE60143510D1 (de) 2011-01-05
CN1182566C (zh) 2004-12-29
EP1895568A1 (en) 2008-03-05
JP2007005828A (ja) 2007-01-11
US6621142B2 (en) 2003-09-16
EP1189263A3 (en) 2005-04-27
JP3943879B2 (ja) 2007-07-11

Similar Documents

Publication Publication Date Title
TW535251B (en) Precision high-frequency capacitor formed on semiconductor substrate
US6121659A (en) Buried patterned conductor planes for semiconductor-on-insulator integrated circuit
US8004063B2 (en) Precision high-frequency capacitor formed on semiconductor substrate
TW201117323A (en) Semiconductor devices with improved local matching and end resistance of RX based resistors
TW201123445A (en) Lateral power MOSFET structure and method of manufacture
US20200168698A1 (en) Tunable on-chip nanosheet resistor
JP2004179506A (ja) Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
TW548852B (en) Semiconductor device
JP2006229226A (ja) 集積回路を有する半導体装置
US20080224214A1 (en) Semiconductor device and fabrication method
TWI270974B (en) Semiconductor device for variable condenser and amplifier
JP7117367B2 (ja) 保護素子及び半導体装置
JPS5864048A (ja) 半導体集積回路装置
JP5056046B2 (ja) 半導体装置
CN104425250A (zh) 一种igbt的制造方法
US11637173B2 (en) Structure including polycrystalline resistor with dopant-including polycrystalline region thereunder
CN101800165B (zh) 一种沟道式电容器的制作方法
TW586225B (en) High-Q inductor device with a shielding pattern embedded in a substrate
TW410462B (en) RC semiconductor integrated circuit having MIS surge protector
TW434781B (en) Capacitor used in semiconductor chips

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent