JP3943879B2 - 半導体基板上に形成される高精度高周波数キャパシタ - Google Patents

半導体基板上に形成される高精度高周波数キャパシタ Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体技術に関し、特に半導体基板上の高周波数キャパシタの構成に関する。
【０００２】
【従来の技術】
本発明はKasem等によって２０００年４月７日に"Vertical Structure And Process For Semiconductor Wafer-Level Chip Scale Packages"のタイトルで出願された出願番号０９／５４５，２８７に関連し、ここで言及したことで本出願の一部とされたい。
【０００３】
より高い周波数が通信技術に於いて益々用いられている。例えば４５０ＭＨｚより３ＧＨｚの範囲に於ける周波数はセルラー通信に用いられ、また１０ＧＨｚより１８ＧＨｚの範囲の周波数は衛星ビデオ及びデータ伝送に用いられる。
【０００４】
これらのアプリケーションは小さく高精度なキャパシタを要求する。複数層の磁気キャパシタがこれらの目的で採用されてきたが、これらはその精度及び性能が欠如している傾向にあった。薄膜キャパシタがそれらの精度及び性能を改善してきたが、それらは高価であった。
【０００５】
【発明が解決しようとする課題】
本発明は上記の事情に鑑みて成されたものであり、その目的は、低コストで生産可能な高精度な高周波数キャパシタを提供することにある。
【０００６】
【課題を解決するための手段】
本発明により、高精度高周波数キャパシタは第一及び第二主面（principal surface）を有する高度ドープされた半導体基板上に形成される。キャパシタは基板の第一の主面上に誘電層を含み、誘電層上に主電極層を含む。導電層は、基板の第二主面上に形成される。ビア含有の導電性物質は、基板を通じて広がっている。第二の電極層は基板の第一の主面上に形成され、ビアの開口に近接する。第二の電極はビア中の導電性物質によって導電層と電気的に接続される。よって電圧の相違が電極に適用される場合、主電極層及び基板が誘電層によって分離されたキャパシタの「プレート（plate）」として働く。
【０００７】
代替実施例に於いてビアは省略され、第一の電極層より電気的に絶縁された第二の電極層が、基板の第一の主面を覆って形成される。１つのバージョンでは、第二の電極は誘電層によって基板より分離され、事実上一対の連続して接続されたキャパシタを作り出し、基板がキャパシタの間にて共通のターミナルを表す。別のバージョンでは第二の電極が基板と電気的に接触を持ち、単一のキャパシタを生成する。各々の電極層は複数のフィンガーを有してもよく、前記フィンガーは櫛歯状に組み合わされている。しばしば酸化物である誘電層は、フィンガーが突出している電極層の「パーム(palm)」部分下部と比較してフィンガー下部でより薄くてもよい。
【０００８】
本発明のキャパシタは先行技術のキャパシタと比較して多くの利点を示す。それらは、非常に低く効果的な一連の抵抗値（ＥＳＲ）でウエハレベルで製造される。それらは操作可能な範囲の中に於いて非常に厳密な許容差（例えば２％より小さい）で機能してもよく、非常に高い周波数（例えば５ＧＨｚ迄、またそれより高い）で動作してもよい。それらは品質（Ｑ）要素を有し、例えばそれは１ＭＨｚに於いて１０００より多い。
【０００９】
【発明の実施の形態】
本発明の原理は他の実施例を参照することで説明され、唯一実例である。
【００１０】
図１は本発明による第一の実施例の断面図である。キャパシタ１０がＮ＋シリコン基板１０２上に形成される。基板１０２は、例えば３×１０１９ｃｍ−３から４×１０１９ｃｍ−３までの濃度までドープされてもよく、約２ｍΩ−ｃｍ及び高くて約３ｍΩ−ｃｍの抵抗率を有してもよい。誘電層１０４は基板１０２の前方表面上に形成される。誘電層１０４はＳｉＯ２で形成され、化学蒸着法（ＣＶＤ）によって熱的に成長し被膜されてもよい。或いは、層１０４は窒化物若しくは酸化物と窒化物の組合せのようなその他の誘電体によって形成されてもよい。熱成長酸化物は信頼性及び再現性を有し、低下を除けば４ＭＶ／ｃｍまでの電界に耐え得る。０．１μｍより厚い熱成長酸化物の厚さの３σ変数は、１．５％よりも小さい。
【００１１】
主電極１０６及び第二電極１０８は誘電層１０４上にある。電極１０６及び１０８は単一若しくは複数層構造であってもよく、ドープされたポリシリコン、耐火金属、耐火金属珪化物、アルミニウムベースの合金、銅、若しくは前述の物質の組合せよりなり得る。もしそれらが金属より形成されるならば、電極１０６はスパッタリング若しくは蒸着によって基板１０２上に被膜し、メッキ層で重合された金属（例えばＴａ／Ｃｕ）の「シード(seed)」若しくは「バリア(barrier)」層を含んでもよい。電極１０６及び１０８は絶縁パシベーション層１１０によって覆われる。開口がパシベーション層１１０に形成され、はんだボール１１２及び１１４が電極１０６及び１０８と電気的に接続することを許可するべく開口を埋める。
【００１２】
第二電極１０８の下部に、ビア若しくはスルーホール１１６がＮ＋基板１０２を通して形成される。導電性物質１１８はアルミニウム若しくは銅のようなものであり、ビア１１６を満たす。導電性物質１１８は基板１０２の後ろ面に形成された導電層１２０と接触する。導電層１２０は、スパッタリング若しくは蒸着によって基板１０２上に被膜されメッキ層で重合された金属シード層を含んでもよい。
【００１３】
キャパシタ１０はこのように主電極１０６によって表された第一の「プレート」を有しそれはビアはんだボール１１２と接触し、Ｎ＋基板１０２によって表された第二の「プレート」を含み、それはビアはんだボール１１４、第二電極１０８、導電性物質１１８、及び導電層１２０と接触する。「プレート」は誘電層１０４によって隔離されている。
【００１４】
誘電層１０４の厚さは５０Åより２μｍまでの幅であってもよい。誘電層１０４が薄ければ薄いほど静電容量が高くなる。一方誘電層１０４が薄ければ薄いほど、誘電層１０４の損傷を伴うことなくキャパシタ１０がさらされてもよい最大の電圧が低くなる。例えば誘電層１０４が０．１μｍの厚さを有する酸化物である場合、キャパシタ１０は、おおよそ３５０ｐＦ／ｍｍ２の静電容量を有するだろう。
【００１５】
シリコン基板１０２は、２００μｍ若しくはそれより小さな厚さを有してもよい。１×１０１９ｃｍ−３よりも高い濃度までドープされた基板１０２は、低レベルで効果的な一連の抵抗（ＥＳＲ）を保ち、基板に於ける空乏層の形成を避ける。例えば２×１０１９ｃｍ−３の濃度までドープされたシリコン基板のためのＥＳＲは、僅か２．４ｍΩｍｍ２であった。
【００１６】
加えてキャパシタのＱ要素が１ＭＨｚで１０００よりも高いことが望ましい。Ｑ要素は次の式、
【００１７】
【数１】
Figure 0003943879
で定められ、ここでＸＣはインピーダンスであり、ＲＳは特定周波数に於けるキャパシタの連続する抵抗率である。
【００１８】
図２は上述したようにキャパシタ１０のための周波数の関数としてＸＣ及びＲＳをプロットしたもので、ここで酸化物誘電層１０４の厚さは０．１μｍでありＮ＋シリコン基板は２×１０１９ｃｍ−３までドープされている。示したようにキャパシタのＱ要素は約２ＧＨｚの周波数まで１００よりも高く、１００ＭＨｚに於いては１０００よりも高い。
【００１９】
キャパシタ１０が複数のプロセスで製造され得るので、図３−１２は用いられ得る１つの処理過程を表す。
【００２０】
図３に示されているように、プロセスはＮ＋シリコン基板１０２と共に開始する。好適には基板１０２はウエハの１つのダイであり、プロセスの完了時にその他のダイより離れていてもよい。基板１０２はエピタキシャル層を含んでいても含んでいなくてもよい。
【００２１】
誘電層１０４は、基板１０２の正面（上面）表面に酸化（ＳｉＯ２）層を熱成長させることによって形成される。例えば０．２μｍの厚さの酸化層は、湿った空気条件下で基板を６分間１１００℃まで熱することによって成長し得る。
【００２２】
図４を参照すると、Ｔａ／Ｃｕのバリア層２０２は酸化層１０４の全体表面を覆ってスパッタリングされる。層２０２は例えば０．５〜１．０μｍの厚さであってもよい。フォトレジスト層２０４が主たる電極が配置されるべき場所を定めるために図４に示されるように被膜され、またパターン付けられる。
【００２３】
銅層２０６がＴａ／Ｃｕ層２０２の露出部分上にメッキされ、フォトレジスト層２０４は取り除かれ図５のような構造が残る。
【００２４】
基板１０２の表面側はその時テープで固定されるか若しくは支持されており、基板１０２は背面側から薄くされる。基板１０２はその背面側を研磨することによって薄くされてもよい。或いは、例えばウエット(wet)エッチング及びバキュームプラズマエッチングのような薄膜化技術が薄い基板１０２に用いられてもよい。その他の可能性としては、Tru-Si Technologies, Inc. of Sunnyvale, Californiaより入手可能な、大気ダウンストリームプラズマ（ＡＤＰ）プラズマエッチングシステムがあげられる。基板１０２は初期的に６２５μｍの厚さの幅であってもよいが、例えば２００μｍより薄くされ得る。
【００２５】
薄膜化プロセスが完了した後、テープ若しくはその他の支持部品は取り除かれる。Ｔａ／Ｃｕの層２０８が、基板１０２の全体的背面側表面を覆ってスパッタリング若しくは蒸着される。また銅層２１０はＴａ／Ｃｕ層２０８上にメッキされ図６のような構造が残る。銅層は例えば２−３μｍの厚さであってもよい。
【００２６】
図７に示されているように、フォトレジスト層２１２はシリコン基板１０２の正面側を覆って被膜される。フォトレジスト層２１２は開口２１４を生成するべくパターン化されエッチングされる。例えば従来のウェットエッチングプロセスが用いられてもよい。シリコン基板１０２はビア２１６を生成するべく開口２１４を介してエッチングされ、それによってバリア層２０８の表面が露出する。図２Ｅに示しているように、ビア２１６は斜めの面に沿ってシリコンがエッチングすることよりコニカルな形状を示す。開口２１４の形状によって、ビア２１６がどのような形状でもよい。
【００２７】
図８に示されるようにフォトレジスト層２１２はその時取り除かれ、Ｔａ／Ｃｕのシード層２１８が構造の正面側表面上全体にスパッタリングされる。Ｔａ／Ｃｕ層２０８は、例えば０．５−１．０μｍであってもよい。
【００２８】
図９に示されるようにフォトレジスト層２１２は被膜されまたパターン化され、露出したビア２１６の近くにＴａ／Ｃｕ層２１８の一部を残す。
【００２９】
図１０に示されるように、銅層２２２がＴａ／Ｃｕ層２１８の露出部分上にメッキされ、ビア２１６を満たし基板１０２の表面上に溢れる。
【００３０】
図１１に示されるようにフォトレジスト層２１２は取り除かれ、Ｔａ／Ｃｕ層２１８はエッチングされ、所定の位置に銅層２２２が残る。
【００３１】
図１２に示すように、パシベーション層２２４はスクリーンプリントによって構造の表面上に形成されパターン化されており、銅層２０６及び２２２の一部を露出させる開口を備える。はんだバンプ(bump)２２６及び２２８は銅層２０６及び２２２の露出部分上に形成されている。結果として、図１に示されるキャパシタ１０が得られ、フリップチップマウント法を用いてプリント回路モード（ＰＣＢ）若しくはその他の構造上にマウントされてもよい。随意に第二のパシベーション層２３０が構造の後ろ側に形成されてもよい。
【００３２】
キャパシタ１０は、好適には単一のウエハ上にその他の同一のキャパシタと共に形成される。キャパシタの製造に従うならば、キャパシタ１０を含むダイは、描かれた線に沿ってウエハを切断することでウエハ中のその他のダイと切り離される。
【００３３】
図１３は本発明の代替実施例を表す断面図である。キャパシタ３０は実際に連続して接続された一対のキャパシタである。誘電層３０２が、Ｎ＋シリコン基板１０２上に形成される。基板１０２は例えば２×１０１９ｃｍ−３のドーピング濃度を有し、層３０２は０．１μｍの厚さの熱成長酸化物であってもよい。金属層は、第一の電極３０４及び第二の電極３０６を形成するべく通常の写真石版術のプロセスを用いて、誘電層３０２上に被膜されまたパターン化される。パシベーション層３０８が、構造の上部表面に被膜される。開口はパシベーション層３０８中に形成され、はんだボール３１０及び３１２は上述したように形成される。
【００３４】
キャパシタ３０は、例えばキャパシタ１０（図１）よりも簡素でまた安価に製造できるが、静電容量はより低く一連の抵抗率はより大きい。例えばユニットエリアあたりの効果的な静電容量は、垂直構造のそれよりも４倍小さい。一連の抵抗率はデバイスの横方向の寸法の二乗で増加する。
【００３５】
図１４に示されたキャパシタ４０のユニットエリアあたりの静電容量は、電極３０４及び３０６下部のトレンチ４０６の構成によって著しく増加する。誘電層４０２はトレンチ４０６中に延在し、通常のトレンチゲートＭＯＳＦＥＴの規則でその壁（wall）を並べる。トレンチ４０６は導電性物質４０４で満たされ、例えばポリシリコンのようなそれは電極３０４及び３０６と電気的に接続される。最終的な結果として、「プレート」及びキャパシタ誘電層間のインタフェースの効果領域の増加をもたらす。
【００３６】
図１５は、電極５０４がＮ＋基板１０２と電気的に接続されていることを除いて、図１３に示されたキャパシタ３０と類似しているようなキャパシタ５０の断面図である。電極５０２は所定の厚さを有する誘電層５０６によって基板１０２より隔離されている。キャパシタ５０は、図１に示されたキャパシタ１０のそれと同様のユニットエリアあたりの静電容量値を有している。しかし電極５０２及び５０４の横方向の配置は、装置の横方向の関数(function)である、より大きな効果的連続抵抗率（ＥＳＲ）を導く。
【００３７】
図１６は、第二の電極６０４のフィンガー６０４ａ−ｄを用いて櫛歯状に組み合わされているフィンガー６０２ａ−６０２ｃを第一の電極６０２が有するようなキャパシタ６０の平面図である。図１７は図１６（図１６と図１７のスケールは同一ではないことに注意して頂きたい）に於いて示された線７−７での断面図である。６０６の活動化領域に於いて、フィンガーが櫛歯状に組み合わされている場所で、薄い誘電層６１８が基板上に形成される。比較的厚い誘電層６１４は、Ｎ＋基板１０２より電極６０２の残っている“パーム”部分を分離させ、比較的厚い誘電層６１６は基板１０２と電極６０４のパーム部分とを分離させる。
【００３８】
キャパシタ６０の抵抗率は、フィンガーの数及び方向によって決定される。図１６で示されているように、電極６０４は誘電層によってＮ＋基板より分離することが可能であり、一対のキャパシタを作り出し、またそれは（図１５に於ける電極５０４の規則で）Ｎ＋基板と直接電気的接続をしても良く、また単一のキャパシタを生成する。多くの実施例に於いて、フィンガーレイアウトのピッチ“Ｐ”は３００μｍよりも小さくてもよい。例えば、電極６０４が基板と電気的に接続され、向かい合って組み合わさったフィンガーのピッチが２５０μｍ（フィンガーの幅が２００μｍ、間隔が５０μｍ）であり、また薄い誘電体層６１８が０．１μｍの厚さの酸化物層であることを特徴とするようなキャパシタ６０が、１５０ｐＦ／ｍｍ２の静電容量及び１２ｍΩｍｍ２のＥＳＲを有する。
【００３９】
高精度キャパシタで用いられる薄い誘電層が、電気的放電（ＥＳＤ）より受けるダメージを許容可能であるこれら装置を作成する。例えばＥＳＤはその製造過程の間の操作により生じ得る。ＥＳＤに対する保護の１つの方法は、図１８の回路図に示されるようなキャパシタと平行な一対の互いに反転した定電圧ダイオードＤ１及びＤ２の接続である。ＥＳＤ電圧のスパイクが発生する場合、ダイオードの１つが前方方向に導通し、その他のダイオードは所定の電圧でブレークダウンし逆方向に導通し、その結果キャパシタ周辺の電流経路を提供する。電流が保護された経路に沿って流れるような電圧は、その他のダイオードが正方向に導通している電圧（典型的には約０．５Ｖ）に１つのダイオードの反対のブレークダウン電圧を加えたものと等しい。（ここで用いた言葉「互いに反転した」は、ダイオードが互いに対向したそのアノード若しくはカソードのいずれかと直列に接続され、直列経路のどのような電流も正方向のダイオードの一つ、及び逆方向のその他のダイオードを通じて流れる事を意味している。）
本発明の一側面によると、保護ダイオードは自身の基板内で形成されてもよく、図１９のＥＳＤ保護キャパシタ構造に示されている。Ｎ＋領域９０２、Ｐ領域９０４、及びＮ＋領域９０６は電極１０６の下部の基板１０２内に形成される。領域はダイオードの１つを表すＮ＋領域９０２及びＰ領域９０４の間の第一ＰＮジャンクション、及びその他のダイオードを表すＰ領域９０４及びＮ＋領域９０６間の第二ＰＮジャンクションが存在するように形成される。領域９０２、９０４、及び９０６のドーピング濃度は、所望の電圧で逆方向でＰＮジャンクションがブレークダウンするべくセットされる。ブレークダウン電圧は、ＰＮジャンクションのより軽度にドープされた側のドーピング濃度、及び本技術分野に於いて良く知られたその他の要素に依存している。例えばSze, Physics of Semiconductor Devices, 2nd Ed., John Wiley & Sons (1981), pp. 99-108を参照して頂きたい。またここで言及したことにより本出願の一部とされたい。
【００４０】
第二のＮ＋領域９０６は、Ｎ＋基板は勿論のことＰ領域９０４へと延在し、ダイオードペアの対称的なブレークダウン特性を提供するべく用いられる。幾つかの実施例に於いては、Ｎ＋領域９０６は省略されてもよい。
【００４１】
キャパシタの高いＲＦ性能能力を保持するべく、定電圧ダイオードのインピーダンスは１０００若しくはそれより多いファクターで、キャパシタより高いレベルにセットされてもよい。
【００４２】
基板中にダイオードを形成するためのプロセスは本技術分野中に於いてよく知られており、１つのそのような方法を以下に述べる。
【００４３】
１．最初に、２．５μｍの厚さのＮ型エピタキシャル（ｅｐｉ）層が基板の上部表面に形成される。ｅｐｉ層のドーピング濃度は１×１０１６ｃｍ−３であり、基板の下にある部分のそれと比較すると遙かに小さい。
【００４４】
２．キャパシタが配置される活動化領域を定める開口を備えた第一のフォトレジストマスクがｅｐｉ層を覆って形成され、またリンが８×１０１６ｃｍ−２の量、８０ｋｅＶのエネルギーでマスク中に開口を介して埋め込まれ、Ｎ＋基板（１０１９ｃｍ−３）の残りとおよそ同一レベルまでｅｐｉ層のドーピング濃度を設定する。第一のマスクはその時取り除かれる。
【００４５】
３．第一のマスクを介した活動化エリアへのリンの埋め込みの後、別のマスクが、Ｐ領域が配置されてもよいように定められた開口を備え、基板を覆って形成される。ホウ素が、例えば２×１０１３ｃｍ−２及び８０ｋｅＶのエネルギーでＰ領域９０４を形成するべく、マスク中で開口を介して埋め込まれる。
【００４６】
４．基板は１１５０℃で３０分間焼きなまされ、ｅｐｉ層を通じてリンやホウ素の埋め込み物を打ち込む。
【００４７】
５．酸化物誘電層１０４が上述されたように熱的に成長される。
【００４８】
６．酸化層が成長した後、Ｎ＋領域９０２及び９０６を定める開口を作り出すために第三のフォトレジストマスクが酸化層上に形成されパターン化される。
【００４９】
７．酸化層は第三のフォトレジストマスク中に開口を介して部分的にエッチングされ、厚い酸化フィルムを介してドーパントを埋め込む必要性を避ける。
【００５０】
８．リンがその時、第三のマスク、及び例えばＮ＋領域９０２及び９０６を形成するべく３×１０１５ｃｍ−２及び６０ｋｅＶのエネルギーで薄くされた酸化層に於ける開口を通して埋め込まれる。
【００５１】
９．第三のフォトレジストマスクは取り除かれ、ブランケットホウ素埋め込み物が表面ドーピングをしてｐ−ウェル(well)を形成するべく酸化層を通して働く。このことは、例えば３×１０１２ｃｍ−２、６０ｋｅＶのエネルギーでなされる。ホウ素ドーパントは、酸化環境で９５０℃で３０分間焼きなまされることによって活性化されてもよい。
【００５２】
１０．第四のフォトレジストマスクは、Ｎ＋領域９０４に対して接触が設けられるエリアを覆って、開口と共に形成されパターン化される。酸化層はＮ＋領域９０２を露出させるべく開口を介してエッチングされる。第四のマスクはその時取り除かれる。
【００５３】
これに続いて、上述されたプロセスは電極１０６及び１０８の形成と連続する。
【００５４】
数値シミュレーションが図１９に示されたＥＳＤ保護構造の性能を測るためになされた。構造の寸法は次の値、
Ｐ領域９０４の幅（Ｗ１）： ５μｍ
Ｎ＋領域９００の幅（Ｗ２）： ３μｍ
構造体の長さ： １００μｍ
となる。
【００５５】
図２０は電極１１４（累積バイアス）に関連しポジティブにバイアスされた電極１０６を備えた構造のIV特性を示し、図２１は電極１１４（空乏バイアス）に関連したネガティブにバイアスされた電極１０６を備えるIV特性を表す。示されるように、ダイオードのペアは１６〜１９Ｖの幅の中で何れかの方向にブレークダウンする。図２２は混合されたキャパシタ及びＥＳＤ構造の効果的な静電容量値が、０．１〜１０ＧＨｚの周波数幅を通して約０．１５ｐＦに一定に保たれることを表している。
【００５６】
本発明を、図面に示す一実施例に基づいて説明したが、これは単なる例示的なものに過ぎず、当業者は、本発明の範囲内で実施形態を様々に改変することが可能である。
【００５７】
【発明の効果】
以上述べたように、本発明のキャパシタは、先行技術のキャパシタと比較して非常に厳密な許容差で機能し、非常に高い周波数で動作しうる。また低コストで生産可能である。
【図面の簡単な説明】
【図１】基板を介したビアを含む本発明によるキャパシタの断面図である。
【図２】周波数の関数としてインピーダンスの仮想部分と現実の部分の比率を表す、本発明によるキャパシタのＱ値を示すグラフである。
【図３】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図４】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図５】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図６】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図７】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図８】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図９】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図１０】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図１１】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図１２】図１のキャパシタを製造するために用いられる処理過程を表す図である。
【図１３】基板の同一表面上に２つの電極を含む本発明によるキャパシタの断面図である。
【図１４】各々の電極の下部に形成されたトレンチを備えたキャパシタの断面図である。
【図１５】電極の１つが基板と電気的に接続されていることを除き図１３に示されたキャパシタと同一のキャパシタの断面図である。
【図１６】電極が、違いに櫛歯状に噛み合ったフィンガーを有することを特徴とするキャパシタの平面図である。
【図１７】フィンガーの下部で誘電層がより薄いことを表す、図１６に示されたキャパシタの断面図である。
【図１８】一対の互いに反転したダイオードを有するＥＳＤプロテクトキャパシタの回路図である。
【図１９】本発明によるＥＳＤプロテクトキャパシタの断面図である。
【図２０】図１９に示された種類のＥＳＤ保護キャパシタのシミュレートされたブレークダウン特性を表すグラフである。
【図２１】図１９に示された種類のＥＳＤ保護キャパシタのシミュレートされたブレークダウン特性を表すグラフである。
【図２２】ＥＳＤ保護キャパシタのシミュレートされた効果的静電容量を表すグラフである。
【符号の説明】
１０２ シリコン基板
１０４ 誘電層
１０６ 主電極
１０８ 第二電極
１１０ パシベーション層
１１２ はんだボール
１１４ はんだボール
１１６ ビア
１１８ 導電性物質
１２０ 導電層
２０２ バリア層
２０４ フォトレジスト層
２０６ 銅層
２０８ Ｔａ／Ｃｕ層
２１０ 銅層
２１２ フォトレジスト層
２１４ 開口
２１６ ビア
２１８ Ｔａ／Ｃｕ層
２２２ 銅層
２２４ パシベーション層
２２６ はんだバンプ
２２８ はんだバンプ
２３０ パシベーション層
３０２ 誘電層
３０４ 第一電極
３０６ 第二電極
３０８ パシベーション層
３１０ はんだボール
３１２ はんだボール
４０２ 誘電層
４０４ 導電性物質
４０６ トレンチ
５０２ 電極
５０４ 電極
５０６ 誘電層
６０２ 第一電極
６０２ａ、６０２ｂ、６０２ｃ フィンガー
６０４ 第二電極
６０４ａ、６０４ｂ、６０４ｃ、６０４ｄ フィンガー
６０６ 活動化領域
６１６ 誘電層
６１８ 誘電層
９０２ Ｎ＋領域
９０４ Ｐ領域
９０６ Ｎ＋領域

Claims (10)

  1. キャパシタであって、
    第一及び第二の主面を有し、所定の導電形式の物質をドープされた半導体基板と、
    前記基板の前記第一主面上に形成された誘電層と、
    前記誘電層上に形成された主電極層と、
    前記基板の前記第二の主面上に形成された導電層と、
    前記基板を貫通する導電性物質を含むビアと、
    前記基板の前記第一の主面上に形成された第二電極層とを有し、
    前記誘電体層によって分離された前記半導体基板と前記主電極層とが、前記キャパシタの両プレートを構成し、
    前記ビア中の導電性物質によって前記導電層と第二電極層とが電気的に接続されていることを特徴とするキャパシタ。
  2. 前記半導体基板がシリコン基板であり、前記半導体基板の前記ドーピング濃度が１×１０１９ｃｍ−３より大きいことを特徴とする請求項１に記載のキャパシタ。
  3. 前記半導体基板の前記厚さが２００ミクロンより小さいことを特徴とする請求項１に記載のキャパシタ。
  4. 前記誘電層が酸化物であることを特徴とする請求項１に記載のキャパシタ。
  5. 前記誘電層の前記厚さが０．００５ミクロン以上２ミクロン以下の範囲にあることを特徴とする請求項１に記載のキャパシタ。
  6. 更に、
    前記第一及び第二電極の上を覆う絶縁パシベーション層と、
    前記第一の電極上の前記パシベーション層中に形成された第一開口と、
    前記第二の電極上の前記パシベーション層中に形成された第二開口とを有することを特徴とする請求項１に記載のキャパシタ。
  7. 前記主電極層に電気的に接続されている前記第一開口中の第一はんだボールと、
    前記第二電極層に電気的に接続されている前記第二開口中の第二はんだボールとを有することを特徴とする請求項６に記載のキャパシタ。
  8. 請求項１に記載のキャパシタに、一対の逆方向の極性を有するダイオードを直列に接続してなる逆方向ダイオード対を組み合わせてなるＥＳＤ保護キャパシタ構造であって、
    前記逆方向ダイオード対が前記キャパシタと並列に接続され、かつ前記基板中に形成されていることを特徴とするＥＳＤ保護キャパシタ構造。
  9. 前記基板が第一の導電形式の物質によってドープされ、また一対のダイオードが、
    前記主電極層と電気的に接続し、前記第一の導電形式の物質によって前記基板より高濃度にドープされた前記第一の導電形式の第一の領域と、
    前記第一の領域に近接し、前記第一の領域と共に第一のＰＮジャンクションを形成する第二の導電形式の第二領域とを有することを特徴とする請求項８に記載のＥＳＤ保護キャパシタ構造。
  10. 前記第二領域に隣接し、前記第二領域と共に第二のＰＮジャンクションを形成する、前記第一の導電形式の物質によって前記基板より高濃度にドープされた前記第一の導電形式の第三の領域を有することを特徴とする請求項９に記載のＥＳＤ保護キャパシタ構造。
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