CN105762139A - 半导体熔丝及其制法 - Google Patents

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Abstract

本发明涉及半导体熔丝及其制法，其提出具有外延熔丝连接区的半导体熔丝及其制法。该方法包括：制造包含以熔丝连接区电性连接的阳极区和阴极区的半导体熔丝，该制造包括：在该阳极区和该阴极区之间以外延方式形成该熔丝连接区，其中，该熔丝连接区有助于在该阳极区和该阴极区之间施加编程电流时令该半导体熔丝形成断路。该半导体熔丝包括：以熔丝连接区电性连接的阳极区和阴极区，其中，该熔丝连接区包括外延结构且有助于在该阳极区和该阴极区之间施加编程电流时令该半导体熔丝的形成断路，其中，该外延结构与该半导体熔丝的该阳极区和该阴极区至少部分结晶对准。

Description

半导体熔丝及其制法
技术领域
本发明涉及半导体装置及用于制造半导体装置的方法，更具体地说，涉及半导体熔丝及其制法。
背景技术
半导体熔丝(Semiconductorfuse)技术，有时也被称为“电子熔丝(e-fuse)”技术，允许集成电路制造后硬体编程(post-fabricationhardwareprogramming)。类似于标准家用熔丝，半导体熔丝可以被设计成在施加编程电流(programmingcurrent)之后的永久断路(opencircuit)。通过在集成电路中包括一个或多个半导体熔丝，可提供芯片上修改(on-chipmodifications)、一次性编程(OTP,onetimeprogrammable)记忆体和/或电路调整(tuning)功能。例如，使用适当的感测电路，半导体熔丝可以在短路时表示二进制的“1”，以及在断路时表示二进制的“0”。
集成电路制造过程包括许多制程步骤，例如光微影图案化(photolithographicpatterning)、材料沉积和材料去除步骤。每个步骤需要将晶圆暴露在各种化学和/或机械步骤中，这会有生产成本和时间的问题。因此，需要减少或消除制程步骤的半导体熔丝及其制法。
发明内容
在一个态样中，通过提供一种方法，克服先前技术的缺点，并提供额外的优点。该方法包括：制造包含以熔丝连接区电性连接的阳极区和阴极区的半导体熔丝，该制造包括：在该阳极区和该阴极区之间以外延方式形成该熔丝连接区，其中，该熔丝连接区有助于在该阳极区和该阴极区之间施加编程电流时令该半导体熔丝形成断路。
在另一个态样中，提出一种包含半导体熔丝的结构。该半导体熔丝包括：以熔丝连接区电性连接的阳极区和阴极区，其中，该熔丝连接区包括外延结构并且有助于在该阳极区和该阴极区之间施加编程电流时令该半导体熔丝形成断路，其中，该外延结构与该半导体熔丝的该阳极区和该阴极区至少部分结晶对准。
通过本发明的技术可实现其它的特征和优点。在本文中详细描述本发明的其他实施例和态样且被视为本发明的一部分。
附图说明
特别指出本发明的一个或多个态样并明确要求以权利要求书的例子作为说明书的结论。以下配合附图详细描述本发明的前述主张及其它目的、特征以及优点与，其中：
图1A及图1B根据本发明的一个或多个态样描述用于制造半导体熔丝的制程的实施例；
根据本发明的一个或多个态样，图2A是半导体熔丝沿图2B的线2A-2A所示的正面剖视图；
图2B是根据本发明的一个或多个态样的半导体熔丝的平面图；
图2C是根据本发明的一个或多个态样的具有从基板延伸出多个鳍片的结构的平面图；
图2D根据本发明的一个或多个态样显示在对该多个鳍片执行鳍片切割制程以形成第一鳍状结构和第二鳍状结构之后的图2C的结构；
图2E根据本发明的一个或多个态样说明在从半导体熔丝的阳极区和阴极区的暴露表面以外延方式形成半导体材料之后的图2D的结构；
图2F根据本发明的一个或多个态样说明在半导体熔丝的阳极区和阴极区之间以外延方式形成熔丝连接区之后的图2E的结构；
图2G根据本发明的一个或多个态样显示在半导体熔丝的阳极区内提供阳极接触件和阴极区内提供阴极接触件之后的图2E的结构；
图3A至图3B根据本发明的一个或多个态样说明制造半导体熔丝的另一种制程；
图4A至图4B根据本发明的一个或多个态样说明制造半导体熔丝的另一种制程；
图5A至图5B根据本发明的一个或多个态样说明制造半导体熔丝的另一种制程；以及
图6A至图6B根据本发明的一个或多个态样说明制造半导体熔丝的另一种制程。
符号说明：
100步骤
110步骤
120步骤
130步骤
140步骤
150步骤
200半导体熔丝
201基板
202鳍片、鳍状结构
210阳极区
211第一鳍状结构、第一鳍片
212阳极接触件
213掺杂区
220阴极区
221第二鳍状结构、第二鳍片
222阴极接触件
223掺杂区
230熔丝连接区、熔丝连接部分
231半导体材料
240隔离材料
300半导体熔丝
310阳极区
320阴极区
330熔丝连接区
400半导体熔丝
410阳极区
420阴极区
430熔丝连接区
432熔丝连接链
500半导体熔丝
530熔丝连接区
600半导体熔丝
630熔丝连接区。
具体实施方式
以下参照随附附图中所示的非限制性范例而更详细说明本发明的态样与某些特征、优点以及其细节。省略公知的材料、制造工具、加工技术等描述，以免不必要地模糊本发明的细节。然而，应当理解的是，在指示本发明的态样时，本发明的实施方式和特定范例是仅供说明，而非限制。本领域技术人员从本公开中很容易地了解在本发明概念的精神和/或范畴内的各种替换、修改、添加和/或配置是显而易见的。
本文公开的(至少部分地)是半导体熔丝和制造半导体熔丝的方法。如本文所使用的，半导体熔丝是可以在施加编程电流后形成断路的半导体结构。例如，一个半导体熔丝可包括阳极区、阴极区、和熔丝连接区。此外，在正常操作中的电流可以从阳极区通过熔丝连接区流动到阴极区。此外，编程电流可以利用物理性破坏熔丝连接区使得半导体熔丝形成断路，而令电流不能从阳极区流到阴极区。例如，半导体熔丝(也被称为“电子熔丝(e-fuses)”)可以致能芯片上可编程性、可以用作OTP记忆体、可用于安全性应用、或者可以用于改变电路调整。相比于半导体熔丝，金属熔丝就需要较高的电流和功率来形成断路。
有利的是，在此所公开的技术在此是与各种半导体制造技术相容的，从而允许半导体熔丝使用与制造例如互补金属氧化物半导体(CMOS)装置(诸如金属氧化物半导体场效应晶体管(MOSFET))相同的制程来形成。例如，在CMOS加工中，光微影图案化技术被用来定义百万、数十亿或更多的晶体管，其包括源极(source)区，漏极(drain)区和通道(channel)区。在这种情况下，在制造过程中使用一组遮罩。通过调整在加工中所使用的该组遮罩，本公开允许(至少部分地)使用与用来形成晶体管相同的制程步骤来制造半导体熔丝。例如，可以使用与用于形成源极区或漏极区相同的制程步骤，使用适当的遮罩形成半导体熔丝的一个或多个部分。通过采用形成晶体管所使用的制程步骤，代替添加新的特殊目的的制程步骤，本发明能以很少或没有额外处理成本的方式提供半导体熔丝。
此外，从半导体基板延伸的三维鳍状结构(finstructure)用于形成鳍式场效晶体管(FinFET,finfield-effecttransistors)。在这样的情况下，在半导体制造处理的开始阶段时，大量的鳍状结构形成在晶圆的芯片区域上方，所述鳍状结构在后续的处理步骤中被改质(modify)而形成晶体管。除了块体硅或绝缘体上覆硅技术之外，本发明允许使用这样的鳍式技术来制造半导体熔丝。例如，本发明允许半导体熔丝具有与晶体管相同的关键尺寸，例如鳍状结构的尺寸。
另外，在半导体制造处理中，晶体管在前段(FEOL,frontendofline)制程形成，然后在后段(BEOL,backendofline)制程中互连。本发明允许在FEOL形成半导体熔丝，从而允许熔丝位于主动区并使熔丝断路时所需要的功率和电流减小，进而缩短编程时间。
一般而言，在一个态样中，本文所提供的是一种包括半导体熔丝的结构。半导体熔丝，包括：通过熔丝连接区连接的阳极区和阴极区，其中，所述的熔丝连接区包括外延结构(epitaxialstructure)并通过在该阳极区和该阴极区之间施加编程电流而促使半导体熔丝形成断路，其中，该外延结构是与半导体熔丝的阳极区和阴极区至少部分结晶对准(crystallographicalignment)。
在一个实施例中，熔丝连接区的最小尺寸比半导体熔丝的阳极区的最小尺寸或阴极区的另一最小尺寸还小，所述熔丝连接区的较小的最小尺寸便于在施加编程电流之后促使半导体熔丝形成断路。
在另一个实施例中，半导体熔丝的阳极区能协助让在施加编程电流令半导体熔丝形成断路时所产生的热能散去。在进一步的实施例中，阴极区具有第一表面区域且阳极区具有第二表面区域，其中，所述第二表面区域大于所述第一表面面积。
在一个实例中，半导体熔丝的熔丝连接区包括半导体–金属合金，其中，该半导体–金属合金促使熔丝连接区在施加编程电流时产生电迁移(electro-migration)，从而令半导体熔丝形成断路。
在另一个实例中，所述结构还包括包含阳极区的至少一个第一鳍状结构和包含阴极区的至少一个第二鳍状结构，其中，外延结构与该至少一个第一鳍状结构和该至少一个第二鳍状结构至少部分结晶对准。在这样的情况下，该结构可进一步包括设置该在至少一个第一鳍状结构与该至少一个第二鳍状结构之间的隔离材料(isolationmaterial)，其中，所述熔丝连接区设置成至少部分在隔离材料上方。
以下参考附图，为了方便理解，附图并未按比例绘制，其中，不同附图中所使用的相同的元件符号表示相同或类似的组件。
图1A至图1B根据本发明的一个或多个态样描述用于制造半导体熔丝的实施例。参考图1A所示，在一个实施例中，该方法包括制造半导体熔丝，此半导体熔丝包括由熔丝连接区电性连接的阳极区和阴极区100，包括：在阳极区和阴极区之间以外延方式形成的熔丝连接区，其中，由于在半导体熔丝的阳极区和阴极区之间施加编程电流，熔丝连接区促使半导体熔丝形成断路110。
在另一个实施例中，该方法还包括使半导体熔丝的熔丝连接区与至少一种金属反应以形成半导体–金属合金于其中，其中，该半导体–金属合金由于施加编程电流而促使熔丝连接区产生电迁移，从而令半导体熔丝形成断路120。
在进一步的实施例中，该形成步骤110包括，从阳极区和阴极区的暴露表面以外延方式形成半导体材料，其中，该半导体材料在该形成期间至少部分地融合，以形成半导体熔丝的熔丝连接区。
在一个实例中，该形成步骤110包括使熔丝连接区的尺寸形成为比半导体熔丝的阳极区的最小尺寸及阴极区的另一最小尺寸还要小，该熔丝连接区的较小的最小尺寸由于施加编程电流而促使半导体熔丝形成断路。
在另一个实例中，半导体熔丝的阳极区能协助让在施加编程电流令半导体熔丝形成断路时所产生的热能散去。
在进一步的实例中，该制造步骤100包括制造具有第一表面区域的阴极区和具有第二表面区域的阳极区，其中，所述第二表面区域大于所述第一表面面积。
在一个实施例中，该制造步骤100包括形成熔丝连接区以包括至少一个锥形区域，该熔丝连接区的该至少一个锥形区域由于施加编程电流而促使半导体熔丝形成断路。
在另一个实施例中，熔丝连接区包括多个熔丝连接链，其中，所述多个熔丝连接链中的其中一个熔丝连接链由于施加编程电流而促使半导体熔丝形成断路；而所述多个熔丝连接链的另一熔丝连接链会由于在半导体熔丝的阳极区和阴极区之间施加另一编程电流而促使半导体熔丝形成断路。
如图1B所示，在一实施例中，该制造步骤100包括提供至少一个第一鳍状结构和至少一个第二鳍状结构，该至少一个第一鳍状结构包括阳极区而该至少一个第二鳍状结构包括阴极区130。
在另一个实施例中，该制造步骤100包括在该至少一个第一鳍状结构(包括其阳极区)及该至少一个第二鳍状结构(包括其阴极区)的暴露表面以外延方式形成半导体材料，其中，该半导体材料在该形成期间至少部分地融合，以形成半导体熔丝的熔丝连接区。
在这种情况下，在一个实例中，该至少一个第一鳍状结构可以包括两个鳍状结构，而熔丝连接区可以包括多个熔丝连接链，其中，该多个熔丝连接链中的其中一者是位于该两个鳍状结构其中之一和该至少一个第二鳍片之间，而该多个熔丝连接链中的另一者是位于该两个鳍状结构的另外之一和该至少一个第二鳍片之间。在另一实例中，该至少一个第一鳍状结构或该至少一个第二鳍状结构可以进一步包括一晶体管，此晶体管包括以通道区分离的源极区和漏极区，而该形成步骤110还可以进一步包括从该至少一个第一鳍状结构或该至少一个第二鳍状结构的暴露表面以外延方式形成半导体材料，用以形成该晶体管的源极区和漏极区。
在进一步的实施例中，该提供步骤130包括在该至少一个第一鳍状结构与该至少一个第二鳍状结构之间提供隔离材料140。在这种情况下，该形成可包括从该至少一个第一鳍状结构与该至少一个第二鳍状结构的铺路上表面形成半导体材料，其中，熔丝连接区至少部分地形成在隔离材料上方。
在一个实例中，该提供步骤130包括：提供该至少一个第一鳍状结构实质平行于该至少一个第二鳍状结构，其中，该至少一个第一鳍状结构的顶端与该至少一个第二鳍状结构的另一顶端实质对齐。
根据本发明的一个或多个态样，图2A是半导体熔丝200沿图2B的线2A-2A所示的正面剖视图。在图示实施例中，半导体熔丝200包括以熔丝连接区230电性连接的阳极区210和阴极区220。
在一个实施例中，熔丝连接区230由于在阳极区210和阴极区220之间施加编程电流而促使半导体熔丝200形成断路。例如，熔丝连接区230的最小尺寸比阳极区210或阴极区220的最小尺寸还小。在这样的实例中，因为较小的最小尺寸具有较高的电阻，所以该熔丝连接区230的较小的最小尺寸会促使半导体熔丝200形成断路，导致熔丝连接区230在较小的最小尺寸部分发生故障。
在一个实施例中，熔丝连接区230包括半导体–金属合金，并且通过电迁移的机制可令该半导体熔丝断路。例如，半导体熔丝可包括硅(Si)，而熔丝连接部分230可与金属(例如镍(Ni))反应以形成硅化物，诸如硅化镍(NiSi)。在这样的情况下，该半导体-金属合金由于施加编程电流而促使熔丝连接区230内产生电迁移，从而令半导体熔丝200形成断路。
通过解释的方式，电迁移是由电子和原子之间因动量交换所发生的材料移动。例如，当编程电流施加于阳极区210和阴极区220之间时，最大的电流密度会在半导体熔丝200中具有最小尺寸的部分，也就是熔丝连接区230。另外，该半导体熔丝的狭窄区域提供给载流有较高的阻力(电阻)。当充足的编程电流施加的时间足够长，熔丝连接区230的材料的电迁移现象即可先发生在具有最小关键尺寸的部分。在这种情况下，熔丝连接部将具有最高温度，热量与I2×γ成正比，其中，I是电流，而γ是电阻。另外，熔丝连接区230的导电材料将通过电迁移朝向阴极区220移动，破坏阳极区210和阴极区220之间的电路，从而形成半导体熔丝200的断路。在电迁移导致的断路中，在此断路状态下，相比于短路状态，半导体熔丝提供显著较高的电阻，例如10,000倍以上。有利的是，熔丝连接区230具有窄的最小尺寸，使其成为电迁移点的理想选择，从而控制电迁移位置。
在图2A的实施例中，熔丝连接区230包括两个锥形区域，朝相反的方向形成锥形，以形成具有最小尺寸的部分。通过朝相反方向形成锥形，在熔丝连接区230中所产生的最小尺寸自然会缩减。在这种情况下，当熔丝连接区230有足够的材料通过电迁移朝阳极区220移动时，半导体熔丝200会形成断路，并且在熔丝连接区断开。另外，可以通过适当地选择熔丝连接区230的最小关键尺寸和/或熔丝连接区230的材料特性而选择特定的编程电流准位(programmingcurrentlevel)。在一个实例中选择，焦耳加热可以辅助电迁移过程。在另一个例子中，阳极区210可帮助将由于施加编程电流令半导体熔丝200断路时所产生的热散去。
在图2A的实施例中，熔丝连接区230设置成至少部分在隔离材料240上方。例如，由于如氧化硅(SiO2)和氮化硅(Si3N4)等材料的隔离特性，隔离材料240使电流流过半导体熔丝的熔丝连接区。具体而言，隔离材料通常具有较差的热传导性(例如，比所述熔丝连接区较低的热传导性)，从而限制熔丝连接区内的热。结果，该熔丝连接区的温度会上升，有利于在该熔丝连接区内产生电迁移现象。此外，该隔离材料在半导体熔丝200的作用期间，也可保护该集成电路和/或晶圆的其它部分。此外，因为隔离材料240位于熔丝连接部分230和基板201之间，所以当施加编程电流令半导体熔丝200断路时，隔离材料240可以防止热损坏集成电路的周围部分。
在一个实施例中，阳极区210和/或阴极区220可包括设置在鳍状结构202上方的外延材料。在另一个实施例中，可包括阳极接触件212和/或阴极接触件222。例如，可以在形成集成电路的第一金属化层(如第一金属层(M1))期间形成该阳极接触件和/或阴极接触件。
在进一步的实施例中，阳极区210可包括鳍状结构的掺杂区213而阴极区220可包括鳍状结构的掺杂区223。在这种情况下，该掺杂区域可以是p型掺杂或n型掺杂。在另一个实施例中，栅极结构250(例如多晶硅栅极或金属栅极)可被包括在阳极区210和/或阴极区220上方。在这样的情况下，栅极结构250可以作为整体制造过程的一部分，允许晶体管(如场效应晶体管)与半导体熔丝同时形成。在一个实例中，掺杂区域可以提供低接触电阻给接触件，如阳极接触件和/或阴极接触件。栅极结构250可被包括，例如，以允许此处所描述的制造过程保持与CMOS制造技术相容，或满足最小多晶(poly)密度设计规则需求。
图2B是根据本发明的一个或多个态样的半导体熔丝200的平面图。在所示实施例中，熔丝连接区230包括在三个维度中的至少一个锥形区域，限定在两个垂直尺寸(参见图2A)具有较小最小尺寸的熔丝连接。
图2C至图2G根据本发明的一个或多个态样描述半导体熔丝的制造过程的实施例。如下面所述，在晶圆上方提供许多块状鳍，随后切割以形成鳍状结构。鳍状结构可包括半导体熔丝的阳极区和阴极区。接着，在块状形成过程中，以外延生长方式形成许多熔丝连接区。在一个实施例中，可以此种制程在半导体晶圆的各种区域中形成数千、数百万或更多个半导体熔丝。
图2C是根据本发明的一个或多个态样的具有从基板201延伸出多个鳍片202的结构的平面图。在图2C的实施例中，基板201(在一个实例中)可以是如块状硅晶圆的半导体材料。作为另一实例，基板201可以包括任何含硅基板，包括但不限于硅(Si)、单晶硅、多晶硅、非晶硅(amorphousSi)、悬空硅(SON,Si-on-nothing)、绝缘层上覆硅(SOI,Si-on-insulator)或替换绝缘体上覆硅(SRI,Si-on-replacementinsulator)的基板等，并且可以是n型或p型掺杂。在一个特定实例中，基板201可以是，例如，约600-700微米厚。如图2C所示，鳍片202在基板201之上延伸。举例而言，鳍片202可以通过去除基板201的一个或多个部分而形成，从而产生与基板201材料(例如半导体或结晶材料)相同的一个或多个鳍片202。在另一实例中，可使用各种方案通过图案化基板201而形成鳍片202，其中，包括：直接微影(directlithography)；侧壁图像转移技术(sidewallimagetransfertechnique)；极紫外微影(EUV,extremeultravioletlithography)；电子束技术(e-beamtechnique)；双微影蚀刻(litho-etchlitho-etch)或微影-蚀刻-微影-暂停(litho-etchlitho-freeze)。图案化之后，可通过任何合适的蚀刻制程执行移除的动作，例如，例如非等向性干式蚀刻制程(anisotropicdryetchingprocess)，例如利用六氟化硫(sulfurhexafluoride,SF6)的反应性离子蚀刻(RIE,reactive-ion-etching)。虽然下列的数字是相对的，而且高度可以改变，但作为一个特定的例子，鳍片202可具有约40纳米的高度，以及约1微米、数微米或整个晶圆的直径的长度，而鳍片厚度可为约10纳米或更小。在一个实施例中，在整个晶圆或晶圆上的整个晶粒上方形成许多鳍片。在这种实施例中，鳍片可以在单一初始鳍片形成过程期间以最小关键尺寸形成。
图2D根据本发明的一个或多个态样显示在对鳍片202(见图2C)执行鳍片切割制程以形成第一鳍状结构211和第二鳍状结构221之后的图2C的结构。在一个实施例中，鳍片202(见图2C)可依需要被切割或移除以实现特定的半导体电路设计。例如，可在初始制程中形成许多平行鳍片，而许多晶体管、半导体熔丝和其他装置可以形成在鳍片上。在一个实施例中，可利用光微影图案化和蚀刻来切去部分鳍片，以得到合适尺寸的鳍状结构。
在图2D的实施例中，第一鳍状结构211和第二鳍状结构221以距离x隔开。分离的距离可以被选择或调整成影响所形成的半导体熔丝的熔丝连接部分的方向，以使熔丝连接在适当的编程电流下形成断路。确切的编程电流可通过将许多半导体熔丝形成为具有不同的最小尺寸来确定，并且测试所述半导体熔丝以确定使半导体熔丝形成断路的必要编程电流。
图2E根据本发明的一个或多个态样说明在从半导体熔丝200的阳极区210和阴极区220的暴露表面以外延方式形成半导体材料231之后的图2D的结构在一个实施例中，第一鳍状结构211包括阳极区210而第二鳍状结构221包括阴极区220。
通过说明，外延形成或生长过程是在下层结晶结构上形成外延结晶结构的制程。在外延形成制程中，在所形成的外延结晶结构与下层结晶结构之间的共享界面处，这两个结构具有相同的结晶对称性和方向。这两个结构可以是具有相同晶格结构的相同的材料(同质外延，homoepitaxy)或不同的材料(异质外延，heteroepitaxy)。例如，下列材料(包括但不限于)都共享钻石立方晶体结构(diamondcubiccrystalstructure)或类似的多元素闪锌矿晶体结构(multi-elementzincblendecrystalstructure)，并且在本技术中可以被用作半导体材料231：硅、锗、碳、硅锗、碳化硅、砷化镓和锑化铟。
此外，在外延形成期间的生长速率可以不同，这取决于下层晶体结构的晶体方向。例如，对硅而言，最高生长速率是垂直于<110>平面，次高是垂直于<100>平面，而最低是垂直于<111>平面。由于这些不同的生长速率，角面(angularfacets)可以在外延生长期间形成。例如，从垂直<110>平面外延生长，诸如鳍状结构的侧壁朝水平方向延伸(垂直于<110>面)的速度比它朝任何其他方向延伸的速度还快，从而导致角结构从垂直<110>平面突出生长。在这种情况下，角结构的角平面可以是<111>平面，这是因为沿此平面的生长速率低。
此外，选择性外延形成可以通过遮罩下层半导体结构的某些区域而让其他区域暴露出来而达成。在这种情况下，外延形成只能发生在半导体结构的暴露部分，因为半导体材料只能从可作为晶体生长的晶种的暴露部分形成。例如，在图2E的实施例中，第一鳍状结构211和第二鳍状结构221的各个部分可以选择性地被遮罩以防止外延生长，从而限制只在鳍状结构的特定部分外延生长。
有利的是，可以在CMOS制造过程期间形成半导体熔丝的菱形结构，例如针对p型场效应晶体管(PFET)的源极或漏极处理，允许在制造晶体管的同时形成半导体熔丝。在此过程中，通过使用形成在凹洞中的菱形结构将应力引入PFET的通道区，使得晶体管的效能提高。例如，在用化学物质，如四甲基氢氧化铵(TMAH,tetramethylammoniumhydroxide)进行外延沉积之前蚀刻源极和漏极区。蚀刻后，<111>和<100>平面可以在半导体中露出，允许后续处理中的优先外延生长。例如，在蚀刻凹洞内的最后外延生长会具有菱形形状，可以与邻近的区域融合(merge)。
图2F根据本发明的一个或多个态样说明在半导体熔丝的阳极区和阴极区之间以外延方式形成熔丝连接区230之后的图2E的结构。在一个实施例中，形成熔丝连接区230包括在形成半导体熔丝的熔丝连接区230期间让半导体材料231(见图2E)至少部分融合。在外延形成期间，某些晶面可以生长得比其他晶面快，如上所述。在一个实例中，基板的上表面可以是或包括<100>平面而鳍状结构的侧壁可以是或包括<110>平面。在这种情况下，半导体材料会以有角形状生长，在第一鳍状结构211和第二鳍状结构221之间相遇并融合。通过计算外延形成期间的时间，包括融合两个角状结构(参见图2E)的时间，熔丝连接区230的最小尺寸可以被选择并调整成使得合适的编程电流可以令半导体熔丝形成断路。
图2G根据本发明的一个或多个态样显示在半导体熔丝的阳极区210内提供阳极接触件212和阴极区220内提供阴极接触件222之后的图2E的结构。在一个实施例中，阳极接触件和/或阴极接触件可以在集成电路的第一金属化层(例如第一金属层(M1))的形成期间形成。在另一个实施例中，半导体熔丝的熔丝连接区可以与至少一种金属反应以形成半导体-金属合金。例如，该半导体熔丝可包括硅(Si)，而熔丝连接部分230可与金属(如镍(Ni))反应以形成硅化物(如硅化镍(NiSi))。
图3A至图3B根据本发明的一个或多个态样说明制造半导体熔丝300的另一种制程。在图3A的实施例中，第一鳍状结构211和第二鳍状结构221的顶端以朝x方向相隔距离为x1、朝y方向相隔距离为y1的方式分隔。在图3B的实施例中，半导体熔丝300已使用本文描述的技术制造。如所描述，半导体熔丝300包括熔丝连接区330。通过朝x方向和y方向调整第一鳍状结构211和第二鳍状结构221的分隔距离，熔丝连接区330可以形成具有适当的最小尺寸，使得合适的编程电流得以令半导体熔丝300形成断路。
图4A至图4B根据本发明的一个或多个态样显示制造半导体熔丝400的另一制程。在图4A至图4B的实施例中，半导体熔丝400包括阳极区410和阴极区420，阳极区410包括第一鳍片211而阴极区420包括两个第二鳍片221。在这样的实施例中，阳极区410的表面区域可以比阴极区420的表面区域更大，例如，用以帮助散热。
在图4B的实施例中，熔丝连接区430可从第一鳍片211和多个第二鳍片221的顶端外延形成。在这样的情况下，在半导体熔丝400的制造期间，四个实质菱形的外延结构可以形成并融合。这种组构可导致多个熔丝连接链432形成，其可具有相同或不同的最小尺寸。如果编程电流施加到半导体熔丝400，则多个熔丝连接链432可以依序或同时形成断路，以允许从半导体熔丝400编程然后感测一个以上的位元。
图5A至图5B根据本发明的一个或多个态样显示用于制造半导体熔丝的另一种制程。在图5A至图5B的实施例中，半导体熔丝500包括熔丝连接区530，该熔丝连接区530位在两个第一鳍状结构211与相对的第二鳍状结构221之间。在这样的实例中，可以让熔丝连接区530形成为使得合适的编程电流得以令半导体熔丝500形成断路。
图6A至图6B根据本发明的一个或多个态样显示用于制造半导体熔丝600的另一种制程。在图6A至图6B的实施例中，第一鳍状结构211和第二鳍状结构221实质平行，其顶端朝垂直方向对齐。通过在外延形成期间适当遮罩鳍状结构，熔丝连接区630可以形成为使得外延结构上覆两个第二鳍状结构221。在这样的实例中，阴极区的表面区域可以比阳极区的表面区域大，促使在施加编程电流至半导体熔丝600时所产生的热散去。
本文所用的术语仅用于描述特定具体实施例，并非意在限制本发明。如本文所用者，除非上下文有特别指出，否则单数形式的“一”(a,an)和“该”(the)也用以包括多形式。另外，将理解的是，术语“包括”(comprise)(以及任何形式的包括，例如“comprises”和“comprising”)、“具有”(have)(以及任何形式的具有，例如“has”和“having”)、“包含”(include)(以及任何形式的包含，例如“includes”和“including”)以及“含有”(contain)(以及任何形式的含有，例如“contains”和“containing”)是开放式连接词。因此，“包括”、“具有”、“包含”或“含有”一个或多个步骤或元件的一种方法或装置是拥有那些一个或多个步骤或元件，但并不限于仅拥有那些一个或多个步骤或元件。同样地，“包括”、“具有”、“包含”或“含有”一个或多个特征的一种方法的步骤或一种装置的元件是拥有那些一个或多个特征，但不限于仅拥有那些一个或多个特征。另外，以特定方式组构的一种装置或结构以至少该方式组构，但也可以以未列出的方式来组构。
权利要求书中所有的手段或步骤功能用与元件的对应的结构、材料、动作和等效物(若有的话)意于包含用于结合特别请求的其他请求元件来执行该功能的任何结构、材料或动作。已提出本发明的实施方式来说明和描述，但不以所揭露的形式来述尽或限制本发明。许多修改和改变对本领域中具有通常知识者而言是显而易见的而不会背离本发明的范围和精神。所选择及描述的具体实施例是用来最佳描述本发明的一个或多个态样的原理和实际应用，使其他本领域中具有通常知识者得以理解本发明的一个或多个态样，让有各种修改的各种具体实施例适于所思及的特殊用途。

Claims (20)

1.一种方法，包括：
制造半导体熔丝，该半导体熔丝包括以熔丝连接区电性连接的阳极区和阴极区，且该制造包括：
以外延方式在该半导体熔丝的该阳极区和该阴极区之间形成该熔丝连接区，其中，该熔丝连接区有助于在该阳极区和该阴极区之间施加编程电流时令该半导体熔丝形成断路。
2.根据权利要求1所述的方法，其中，该形成包括：
从该阳极区和该阴极区的暴露表面以外延方式形成半导体材料，其中，该半导体材料在该形成期间至少部分地融合，以形成该半导体熔丝的该熔丝连接区。
3.根据权利要求1所述的方法，其中，该形成包括：
将该熔丝连接区形成为具有比该半导体熔丝的该阳极区的最小尺寸或该半导体熔丝的该阴极区的另一最小尺寸还要小的较小最小尺寸，该熔丝连接区的较小最小尺寸有助于在施加该编程电流时令该半导体熔丝形成断路。
4.根据权利要求1所述的方法，其中，该半导体熔丝的该阳极区有助于将施加该编程电流以令该半导体熔丝形成断路时所产生的热散去。
5.根据权利要求1所述的方法，其中，该制造包括制造该阴极区为具有第一表面区域且制造该阳极区为具有第二表面区域，其中，该第二表面区域大于该第一表面区域。
6.根据权利要求1所述的方法，还包括：
将该半导体熔丝的该熔丝连接区与至少一种金属反应以形成在其内的半导体–金属合金，其中，该半导体–金属合金有助于在施加该编程电流时使该熔丝连接区产生电迁移，从而令该半导体熔丝形成断路。
7.根据权利要求1所述的方法，其中，该制造包括形成该熔丝连接区域以包含至少一个锥形区，该熔丝连接区的该至少一个锥形区有助于在施加该编程电流时令该半导体熔丝形成断路。
8.根据权利要求1所述的方法，其中，该熔丝连接区包括多个熔丝链，其中，该多个熔丝链的其中一个熔丝链有助于在施加该编程电流时令该半导体熔丝形成断路，而该多个熔丝链的另一熔丝链有助于在该半导体熔丝的该阳极区和该阴极区之间施加另一个编程电流时令该半导体熔丝形成断路。
9.根据权利要求1所述的方法，其中，该制造还包括提供至少一个第一鳍状结构和至少一个第二鳍状结构，该至少一个第一鳍状结构包括该阳极区以及该至少一个第二鳍状结构包括该阴极区，其中，该形成包括：
从该至少一个第一鳍状结构和该至少一个第二鳍状结构的暴露表面以外延方式形成半导体材料，其中，该至少一个第一鳍状结构包括该阳极区以及该至少一个第二鳍状结构包括该阴极区，其中，该半导体材料在该形成期间至少部分地融合，以形成该半导体熔丝的该熔丝连接区。
10.根据权利要求9所述的方法，其中，该提供包括在该至少一个第一鳍状结构与该至少一个第二鳍状结构之间提供隔离材料，以及该形成包括：
从该至少一个第一鳍状结构和该至少一个第二鳍状结构的暴露表面形成该半导体材料，其中，该熔丝连接区至少部分地在该隔离材料上方形成。
11.根据权利要求9所述的方法，其中，该提供包括：
提供实质平行于该至少一个第二鳍状结构的该至少一个第一鳍状结构，其中，该至少一个第一鳍状结构的顶端与该至少一个第二鳍状结构的另一顶端实质对齐。
12.根据权利要求9所述的方法，其中，该至少一个第一鳍状结构包括两个鳍状结构，而该熔丝连接区包括多个熔丝连接链，其中，该多个熔丝连接链中的其中一个是位于该两个鳍状结构的其中一者与该至少一个第二鳍片之间，而该多个熔丝连接链的另一者是位于该两个鳍状结构的另一者与该至少一个第二鳍片之间。
13.根据权利要求9所述的方法，其中，该至少一个第一鳍状结构或该至少一个第二鳍状结构还包括晶体管，该晶体管包括以通道区分离的源极区和漏极区，以及该形成还包括：
从该至少一个第一鳍状结构或该至少一个第二鳍状结构的暴露表面以外延方式形成该半导体材料，以形成该晶体管的该源极区和该漏极区。
14.一种结构，包括：
半导体熔丝，该半导体熔丝包括：
以熔丝连接区电性连接的阳极区和阴极区，其中，该熔丝连接区包括外延结构且有助于在该阳极区和该阴极区之间施加编程电流时令该半导体熔丝形成断路，其中，该外延结构是与该半导体熔丝的该阳极区和该阴极区至少部分结晶对准。
15.根据权利要求14所述的结构，其中，该熔丝连接区具有比该半导体熔丝的该阳极区的最小尺寸或该阴极区的另一最小尺寸还小的较小最小尺寸，该熔丝连接区的较小最小尺寸有助于在施加该编程电流时令该半导体熔丝形成断路。
16.根据权利要求14所述的结构，其中，该半导体熔丝的该阳极区有助于将施加该编程电流令该半导体熔丝形成断路时所产生的热散去。
17.根据权利要求14所述的结构，其中，该阴极区具有第一表面区域，而该阳极区具有第二表面区域，其中，该第二表面区域大于该第一表面区域。
18.根据权利要求14所述的方法，其中，该半导体熔丝的该熔丝连接区包括半导体–金属合金，其中，该半导体–金属合金有助于在施加该编程电流时使该熔丝连接区产生电迁移，从而令该半导体熔丝形成断路。
19.根据权利要求14所述的结构，还包括至少一个第一鳍状结构和至少一个第二鳍状结构，该至少一个第一鳍状结构包括该阳极区且该至少一个第二鳍状结构包括该阴极区，其中，该外延结构与该至少一个第一鳍状结构和该至少一个第二鳍状结构至少部分结晶对准。
20.根据权利要求19所述的结构，还包括设置在该至少一个第一鳍状结构与该至少一个第二鳍状结构之间的隔离材料，其中，该熔丝连接区设置为至少部分地在该隔离材料上方。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691497B2 (en) * 2015-09-28 2017-06-27 Globalfoundries Inc. Programmable devices with current-facilitated migration and fabrication methods
US9613899B1 (en) * 2015-11-02 2017-04-04 International Business Machines Corporation Epitaxial semiconductor fuse for FinFET structure
US9735165B1 (en) 2016-07-21 2017-08-15 International Business Machines Corporation Vertically stacked FinFET fuse
US10043746B1 (en) 2017-02-06 2018-08-07 International Business Machines Corporation Fabrication of vertical fuses from vertical fins
US10340221B1 (en) * 2018-02-27 2019-07-02 International Business Machines Corporation Stacked FinFET anti-fuse
US10847458B1 (en) 2019-08-20 2020-11-24 International Business Machines Corporation BEOL electrical fuse and method of forming the same
US20230223337A1 (en) * 2022-01-11 2023-07-13 Globalfoundries U.S. Inc. Middle of the line heater and methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909227A (zh) * 2005-08-03 2007-02-07 国际商业机器公司 可编程半导体器件及其制造和使用方法
US20090206446A1 (en) * 2008-02-14 2009-08-20 Christian Russ Electrical Device and Fabrication Method
CN102856250A (zh) * 2011-06-28 2013-01-02 格罗方德半导体公司 具有鳍片基础熔丝的集成电路及相关制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960760B2 (en) * 2006-12-28 2011-06-14 Texas Instruments Incorporated Electrically programmable fuse
KR20120139361A (ko) * 2011-06-17 2012-12-27 삼성전자주식회사 이-퓨즈 구조체 및 그 동작 방법
US8969999B2 (en) * 2011-10-27 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) based, metal-semiconductor alloy fuse device and method of manufacturing same
US20140264731A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Programmable e-fuse for an integrated circuit product
US9293414B2 (en) * 2013-06-26 2016-03-22 Globalfoundries Inc. Electronic fuse having a substantially uniform thermal profile
US8981492B2 (en) * 2013-06-26 2015-03-17 Globalfoundries Inc. Methods of forming an e-fuse for an integrated circuit product and the resulting integrated circuit product

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909227A (zh) * 2005-08-03 2007-02-07 国际商业机器公司 可编程半导体器件及其制造和使用方法
US20090206446A1 (en) * 2008-02-14 2009-08-20 Christian Russ Electrical Device and Fabrication Method
CN102856250A (zh) * 2011-06-28 2013-01-02 格罗方德半导体公司 具有鳍片基础熔丝的集成电路及相关制造方法

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