TWI770233B - 積體電路結構、設計其佈局的方法及用於單元佈局設計的庫 - Google Patents

積體電路結構、設計其佈局的方法及用於單元佈局設計的庫 Download PDF

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芭芭拉 查裴爾
所羅威 夏克雷
施全
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藍吉斯 庫瑪
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Abstract

敘述多版本庫單元處理及由其所製造的積體電路結構。於一例子，積體電路結構包含複數閘極線，平行沿著基板的第一方向且具有沿著與第一方向正交的第二方向的間距。單元類型的第一版本，在複數閘極線的第一部分上方，單元類型的第一版本包含第一複數互連線，具有沿著第二方向的第二間距，第二間距小於第一間距。

Description

積體電路結構、設計其佈局的方法及用於單元佈局設計的庫
本發明的實施方式於積體電路結構領域，且特別是多版本庫單元處理。
近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得越來越小的特徵致能在半導體晶片的有限的基礎上的功能單元的增加的密度。
例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的記憶體或邏輯裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的驅動並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。在積體電路的製造，多閘極電晶體，例如三閘極電晶體，當裝 置尺寸持續縮小時，成為越來越有優勢。於傳統製程，三閘極電晶體一般製造於塊狀矽基板或絕緣覆矽基板上。於一些例子，塊狀矽基板是較佳的，因為它們成本較低及與存在的高產率塊狀矽板基礎設施的相容性。唯，縮小多閘極電晶體並非沒有問題。當這些微電子電路的基礎建立方塊的尺度縮小且於給定區域中製造的的基礎建立方塊的眾多數量增加，用於製造這些建立方塊的半導體製程的限制成為壓倒性的問題。
傳統及現有技術水準的製造製程的變異性會限制它們更往前進展的可能性，例如，10nm或次10nm範圍。因此，在未來技術節點需要的功能組件的製造會需要導入新方法或整合新技術於目前的製造製程或取代目前的製造製程。會導入新佈局以適配或致能此未來技術節點。
1:第一方向
2:第二方向
100:佈局
102:位元單元
104:多晶線
106:M1線
200:佈局
202:位元單元
204:閘極線
205:重疊線
206:互連線
302A:閘極線
302B:閘極線
304A:M1線
304B:M1線
306A:M2跡線
306B:M2跡線
308A:VCC
308B:VCC
310A:VSS
310B:VSS
350:位置
400:單元
402:閘極線
404:M1線
450:單元
452:閘極線
454:M1線
500:單元
502:閘極線
504:M1線
550:單元
552:閘極線
554:M1線
600A:單元
600B:單元
E:偶
O:奇
p:電源線
a:範例接腳
b:範例接腳
c:範例接腳
o:範例接腳
602A:基板
602B:基板
604A:閘極線
604B:閘極線
606A:互連
606B:互連
700A:單元
700B:單元
700C:單元
700D:單元
702A:閘極線
702B:閘極線
702C:閘極線
702D:閘極線
704A:M1線
704B:M1線
704C:M1線
704D:M1線
800:方塊級多晶柵
802:閘極線
804:方向
806:邊界
808:邊界
900:佈局
1000:佈局
1100:佈局
1200:佈局
1202:N擴散
1204:P擴散
1206:溝槽接觸物
1208:閘極接觸物
1210:接觸通孔
1300:佈局
1302:N擴散
1304:P擴散
1306:溝槽接觸物
1308:閘極通孔
1310:接觸通孔
1400:佈局
1402:M0線
1404:通孔0結構
1500:佈局
1502:M0線
1504:通孔0結構
1600:半導體結構或裝置
1602:基板
1604:主動區
1604A:源極及汲極區
1604B:源極及汲極區
1605:子鰭部區
1606:隔離區
1608:閘極線
1614:閘極接觸物
1616:閘極接觸通孔
1650:閘極電極
1652:閘極介電質層
1654:介電質帽層
1660:金屬互連
1670:層間介電質堆疊或層
1699:閘極電極
a-a':軸
1700:計算裝置
1702:主機板
1704:處理器
1706:通訊晶片
1800:中介物
1802:第一基板
1804:第二基板
1806:球柵陣列
1808:金屬互連
1810:通孔
1812:矽穿孔
1814:嵌入裝置
圖1描述對於記憶體單元的傳統單元佈局的第一視圖。
圖2描述對於具有相對於下伏的閘極線而言增加金屬1間距密度的記憶體單元的單元佈局的第一視圖，根據本發明的實施方式。
圖3A描述顯示增加的接腳打入的平面圖，對於在佈局中的複數金屬2(M3)線，此佈局具有相對於下伏的閘極線而言增加的密度的金屬1(M1)，根據本發明的實施方式。
圖3B描述顯示傳統接腳打入的平面圖，對於在佈局中的複數金屬2(M2)線，此佈局具有相對於下伏的閘極線而言相同的密度的金屬1(M1)。
圖4描述平面圖(a)為具有偶多晶間距(poly pitch)的反向器單元，其相對於(b)為具有奇多晶間距的NAND單元，根據本發明的實施方式。
圖5描述平面圖(a)為具有偶多間距的反向器單元，其相對於(b)為具有奇多間距的NAND單元，根據本發明的另一實施方式。
圖6描述對於相同標準單元的二不同佈局的截面圖，根據本發明的實施方式。
圖7描述四不同單元配置的平面圖，表示偶(E)或奇(O)指定，根據本發明的實施方式。
圖8描述方塊級多晶柵(poly grid)的平面圖，根據本發明的實施方式。
圖9描述範例可接受(通過)的佈局，基於具有不同版本的標準單元，根據本發明的實施方式。
圖10描述範例不可接受(失敗)的佈局，基於具有不同版本的標準單元，根據本發明的實施方式。
圖11描述另一範例可接受(通過)的佈局，基於具有不同版本的標準單元，根據本發明的實施方式。
圖12描述對於記憶體單元的傳統單元佈局的第二視圖。
圖13描述對於具有較閘極線間距緊密的M1 間距的記憶體單元的單元佈局的第二視圖，根據本發明的實施方式。
圖14描述對於記憶體單元的傳統單元佈局的第三視圖。
圖15描述對於具有較閘極線間距緊密的M1間距的記憶體單元的單元佈局的第三視圖，根據本發明的實施方式。
圖16A描述非平面半導體裝置的截面圖，根據本發明的實施方式。
圖16B描述沿著圖16A的半導體裝置的a-a'軸的平面圖，根據本發明的實施方式。
圖17描述計算裝置，根據本發明的實施方式的一實施例。
圖18描述中介物，根據本發明的一或更多實施方式而實施。
【發明內容】及【實施方式】
敘述多版本庫單元處理及由其所製造的積體電路結構。於之後的敘述，提出了許多細節，例如特定的佈局或材料機制，以提供對於本發明的實施方式的透徹理解。顯然地，對於所屬技術領域中具有通常知識者而言，本發明的實施方式可被實現而無這些特定的細節。於其它例子，可知的技術，例如單或雙鑲嵌製程，不以細節的方式敘述，以避免非必要地混淆本發明的實施方式。此外， 可以理解的是，於圖所示的多樣的實施方式僅為描述性的表示而非必需為實際尺寸。於一些例子，多樣的操作會敘述為複數離散的操作，以最有助於理解本發明的方式；然而，敘述的次序不應被解釋為意味著這些操作需要是依次序的。特別是，這些操作不需要以所示的次序進行。
特定的詞語亦可用於以下的敘述，僅為了參照的目的，且因此無意為限制性的。例如，詞語例如「上(或較上)」、「下(或較下)」、「之上」、「之下」「底」及「頂」表示圖式中的方向，其作為參照。詞語例如「前」、「背」、「後」及「側」敘述組件的部分的定向及/或位置，其於一致但任意的參照的框架中，其由參照文字及敘述討論的組件的關聯的圖式成為清楚的。一些詞語可包含於上特別提及的字、其衍生物、及相似重要性的字。
於此所述的實施方式可為對於產線前端(FEOL)半導體製程及結構。FEOL為積體電路(IC)製造的第一部分，其中各別裝置(例如，電晶體、電容器、電阻器等)於半導體基板或層中被圖案化。FEOL一般涵蓋到(但不包含)金屬互連層的沉積為止的所有事情。在最後FEOL操作後，所成的為典型的有獨立的電晶體的晶圓(例如，沒有任何導線)。
於此所述的實施方式可為對於產線後端(BEOL)半導體製程及結構。BEOL為IC製造的第二部分，其中各別裝置(例如，電晶體、電容器、電阻器等)以導線 互連於晶圓上，例如，金屬化層或層。BEOL包含接觸物、絕緣層(介電質)、金屬級、及接合處，用於晶片對封裝的連接。於接觸物(墊)的製造階段的BEOL部分中，形成互連導線、通孔、及介電質結構。對於現代IC製程，可添加多於10金屬層於BEOL中。
於下所述的實施方式可應用於FEOL製程及結構、BEOL製程及結構、或FEOL及BEOL製程及結構的兩者。特別是，雖然範例製程機制可使用FEOL製程場景描述，此方式亦可應用於BEOL製程。相似地，雖然範例製程機制可使用BEOL製程場景描述，此方式亦可應用於FEOL製程。
於此所述的一或更多實施方式為針對多版本庫單元，其處理當平行互連線(例如，金屬1線)及閘極線不對準時。實施方式可針對10奈米或更小的技術節點。實施方式可包含或針對單元佈局，其使在相對於先前的技術節點而言的相同或較小的足跡中的較高表現單元成為可能。於一實施方式，互連線上覆閘極線且被製造以具有相對於下伏的閘極線而言增加的密度。此實施方式可致能增加的接腳打入、增加路由的可能性、或增加對於單元接腳的接取。實施方式可被實現以提供大於6%的方塊級密度。
為了提供脈絡，閘極線及互連的次一平行級(典型地表示為金屬1，有金屬0層正交於金屬1及閘極線之間)在方塊級需要被對準。唯，於一實施方式，金屬1線的 間距作成為不同於(例如，小於)閘極線的間距。對於各單元的二標準單元版本(例如，二不同單元圖案)作成為對於適配間距的不同而言是可用的。特定版本依在方塊級的設置規則而選擇。若不適當的選擇，會發生髒登錄(DR)。根據本發明的一實施方式，實施了較高金屬層(例如，金屬1或M1)有相對於下伏的閘極線而言增加的間距密度。於一實施方式，此方式致能積極微縮以提供改進的每電晶體成本，對於，例如，10奈米(10nm)技術節點。
作為比較例，圖1描述對於記憶體單元的傳統單元佈局的第一視圖。
參照圖1，範例14奈米(14nm)佈局100包含位元單元102。位元單元102包含閘極或多晶線(poly line)104及金屬1(M1)線106。於所示的例子，多晶線104具有1x間距，且M1線106具有1x間距。於特定的實施方式，多晶線104具有70nm間距，且M1線106具有70nm間距。
相對於圖1，圖2描述對於具有相對於下伏的閘極線而言增加金屬1間距密度的記憶體單元的單元佈局的第一視圖，根據本發明的實施方式。
參照圖2，範例10奈米(10nm)佈局200包含位元單元202。位元單元202包含閘極或多晶線204及金屬1(M1)線206。於所示的例子，多晶線204具有1x間距，且M1線206具有0.67x間距。所成的為重疊線205，其包含在多晶線正上方的M1線。於特定的實施方式，多晶線204具有54nm間距，且M1線206具有36nm間距。
與佈局100相較，於佈局200，M1間距小於閘極間距，每三線空出額外的線(205)(例如，對於每二多晶線，有三M1線)。於一實施方式，對多晶的接觸藉由在主動閘極(COAG)配置上方的接觸物達成。
更一般地參照圖2，於一實施方式，積體電路結構包含記憶體位元單元202在基板上。記憶體位元單元202包含平行沿著基板的第二方向2的第一及第二閘極線204。第一及第二閘極線202具有沿著基板的第一方向(1)的第一間距，第一方向(1)垂直於第二方向(2)。第一、第二及第三互連線206在第一及第二閘極線204上方。第一、第二及第三互連線206為平行沿著基板的第二方向(2)。第一、第二及第三互連線206具有沿著第一方向的第二間距，其中第二間距小於第一間距。
如應用於整個本發明，閘極線204可被表示為在跡線上以形成柵結構。互連線206亦可被表示為在跡線上以形成柵結構。於一實施方式，對於閘極線或互連線的詞語「柵」於此用於表示柵結構的緊密間距。於此一實施方式，緊密間距無法由傳統微影直接得到。例如，基於傳統微影的圖案化可首先形成，但間距可由使用於所屬技術領域中可知的間隔物遮罩圖案化而減半。更甚者，原始間距可由第二回合的間隔物遮罩圖案化而成為四分之一。 據此，於此所述的柵狀圖案可具有於固定間距且具有恆等寬度的閘極線或互連線。圖案化可由間距減半或間距四分之一化，或其它間距分割方式而製造。
於一實施方式，增加的接腳打入由增加相對於平行於互連線延伸的下伏的閘極線而言的互連線的第一級的密度達成。圖3A描述顯示增加的接腳打入的平面圖，對於在佈局中的複數金屬2(M2)線，此佈局具有相對於下伏的閘極線而言增加的密度的金屬1(M1)，根據本發明的實施方式。
參照圖3A，顯示三閘極線302A(或稱作多晶線)。四金屬1(M1)線304A平行於閘極線302A延伸。雖然未顯示，金屬0(M0)線可延伸正交於閘極線302A及金屬1(M1)線304A之間。上覆金屬2(M2)線306A顯示為延伸正交於下伏的M1線304A。於特定的實施方式，顯示VCC308A及VSS 310A。接腳指定為'a'及'o'。五M2跡線306A接取接腳a，且五M2跡線306A接取接腳o。
相對於圖3A，圖3B描述顯示傳統接腳打入的平面圖，對於在佈局中的複數金屬2(M2)線，此佈局具有相對於下伏的閘極線而言相同的密度的金屬1(M1)。
參照圖3B，顯示二閘極線302B(或稱作多晶線)。二金屬1(M1)線304B平行於閘極線302B延伸。雖然未顯示，金屬0(M0)線可延伸正交於閘極線302B及金屬1(M1)線304B之間。上覆金屬2(M2)線306B顯示為延伸正交於下伏的M1線304B。於特定的實施方式，顯示VCC308B及VSS 310B。接腳指定為'a'及'o'。五M2跡線306B接取接腳o，但僅三M2跡線306B接取接腳a。於位置350，接腳接取被阻擋，因為存在電源連接。
於此所述的實施方式提供對於處理單元的方式，其中閘極線及金屬1線不對準。於一實施方式，各標準單元的二版本作為對於各單元是可用的，有目標方塊級配置。於一實施方式，對於佈局沒有限制，因為在二版本之間的適當的選擇允許任意單元可於任意位置設置的情況。
作為第一標準單元例子，圖4描述平面圖(a)為具有偶多晶間距的反向器單元，其相對於具有奇多晶間距的NAND單元而言，根據本發明的實施方式。參照圖4的部分(a)，單元400(虛線框)包含閘極線402。顯示金屬1線404上覆閘極線402，每三閘極線402有一額外的M1線404。M1線在單元邊界400的左及右兩側。參照圖4的部分(b)，單元450(虛線框)包含閘極線452。顯示金屬1線454上覆閘極線452，每二閘極線452有有一額外的M1線454。M1線為於單元邊界450的左側，但不在單元邊界450的右側。因為佈局，於第一反向器相鄰於NAND單元450且NAND單元450相鄰於第二反向器(從左到右)的場景，髒登錄(DR)發生於NAND單元450及第二反向器之間，因為金屬1線會碰觸NAND單元及第二反向器彼此比鄰處。
作為第二標準單元例子，圖5描述平面圖(a)為具有偶多晶間距的反向器單元，其相對於具有奇多晶間距的NAND單元而言，根據本發明的另一實施方式。參照圖5的部分(a)，單元500(虛線框)包含閘極線502。顯示金屬1線504上覆閘極線502，每三閘極線502有一額外的M1 線504。M1線在單元邊界500的左及右兩側。參照圖5的部分(b)，單元550(虛線框)包含閘極線552。顯示金屬1線554上覆閘極線552，每四閘極線552有一額外的M1線554。M1線為於單元邊界550的右側，但不在單元邊界550的左側。因為佈局，於第一反向器相鄰於NAND單元550且NAND單元550相鄰於第二反向器(從左到右)的場景，髒登錄(DR)發生於NAND單元550及第一反向器之間，因為金屬1線會碰觸NAND單元及第一反向器彼此比鄰處。
圖6描述對於相同標準單元的二不同佈局的截面圖，根據本發明的實施方式。
參照圖6的部分(a)，閘極線604A的組上覆基板602A。金屬1(M1)互連606A的組上覆閘極線604A的組。金屬1(M1)互連606A的組具有較閘極線604A的組緊密的間距。唯，最外的金屬1(M1)互連606A具有與最外的閘極線604A的外側對準。為了指定的目的，如用於整個本發明的，圖6的部分(a)顯示單元600A的對準的配置稱作具有偶(E)對準。
相對於部分(a)，參照圖6的部分(b)，閘極線604B的組上覆基板602B。金屬1(M1)互連606B的組上覆閘極線604B的組。金屬1(M1)互連606B的組具有較閘極線604B的組緊密的間距。最外的金屬1(M1)互連606B不具有與最外的閘極線604B的外側對準。為了指定的目的，如用於整個本發明的，圖6的部分(b)顯示單元600B的不對準的配置稱作具有奇(O)對準。
圖7描述四不同單元配置的平面圖，表示偶(E)或奇(O)指定，根據本發明的實施方式。
參照圖7的部分(a)，單元700A具有閘極(或多晶)線702A及金屬1(M1)線704A。單元700A指定為EE單元，因為單元700A的左側及單元700A的右側具有對準的閘極702A及M1 704A線。相對地，參照圖7的部分(b)，單元700B具有閘極(或多晶)線702B及金屬1(M1)線704B。單元700B指定為OO單元，因為單元700B的左側及單元700B的右側具有不對準的閘極702B及M1 704B線。
參照圖7的部分(c)，單元700C具有閘極(或多晶)線702C及金屬1(M1)線704C。單元700C指定為EO單元，因為單元700C的左側具有對準的閘極702C及M1 704C線，但單元700C的右側具有不對準的閘極702C及M1 704C線。相對地，參照圖7的部分(d)，單元700D具有閘極(或多晶)線702D及金屬1(M1)線704D。單元700D指定為OE單元，因為單元700D的左側具有不對準的閘極702D及M1 704D線，但單元700D的右側具有對準的閘極702D及M1 704D線。
作為用於設置所選擇的標準單元類型的第一或第二版本的基礎，圖8描述方塊級多晶柵的平面圖，根據本發明的實施方式。參照圖8，方塊級多晶柵800包含閘極線802延伸平行沿著方向804。顯示指定單元佈局邊界806及808為延伸於第二、正交的方向。閘極線802於偶(E)及奇(O)指定之間交替。
圖9描述範例可接受(通過)的佈局，基於具有不同版本的標準單元，根據本發明的實施方式。參照圖9，佈局900包含三單元的類型700C/700D，如於邊界806及808之間依序從左至右設置的：700D，比鄰第一700C且與第二700C間隔開。700C及700D之間的選擇為基於在對應的閘極線802上的E或O指定的對準。佈局900亦包含單元的類型700A/700B，如於邊界808之下依序從左至右設置的：第一700A與第二700A間隔開。700A及700B之間的選擇為基於在對應的閘極線802上的E或O指定的對準。佈局900為通過的單元，其以沒有髒登錄(DR)發生於佈局900中的情況。可以理解的是，p指定電源，且a、b、c或o為範例接腳。於配置900，電源線p跨越邊界808彼此列隊。
更一般地參照圖9，根據本發明的實施方式，積體電路結構包含複數閘極線802，平行沿著基板的第一方向且具有沿著與第一方向正交的第二方向的間距。單元類型的第一版本700C為在複數閘極線802的第一部分上方。單元類型的第一版本700C包含第一複數互連線，具有沿著第二方向的第二間距，第二間距小於第一間距。單元類型的第二版本700D為在複數閘極線802的第二部分上方，沿著第二方向側向相鄰於單元類型的第一版本700C。單元類型的第二版本700D包含第二複數互連線，具有沿著第二方向的第二間距。單元類型的第二版本700D與單元類型的第一版本700C相對於複數閘極線802具有不同的對準。
於一實施方式，單元類型的第一版本700C的第一複數互連線的各者對準沿著第一方向的複數閘極線802的各者於沿著第二方向的單元類型的第一版本700C的第一邊緣(例如，左邊緣)，但不對準沿著第一方向的複數閘極線802的各者於沿著第二方向的單元類型的第一版本700C的第二邊緣(例如，右邊緣)。於此一實施方式，單元類型的第一版本700C為NAND單元的第一版本。單元類型的第二版本700D的第二複數互連線的各者不對準沿著第一方向的複數閘極線802的各者於沿著第二方向的單元類型的第二版本700D的第一邊緣(例如，左邊緣)，但對準沿著第一方向的複數閘極線802的各者於沿著第二方向的單元類型的第二版本700D的第二邊緣(例如，右邊緣)。於此一實施方式，單元類型的第二版本700D為NAND單元的第二版本。
於另一實施方式，第一及第二版本從單元類型700A及700B選擇。單元類型的第一版本700A的第一複數互連線的各者對準沿著第一方向的複數閘極線802的各者於沿著第二方向的單元類型700A的第一版本的邊緣的兩者。於一實施方式，單元類型的第一版本700A為反向器單元的第一版本。可以理解的是，單元類型的第二版本700B的第二複數互連線的各者不會對準沿著第一方向的複數閘極線802的各者於沿著第二方向的單元類型的第二版本700B的邊緣的兩者。於一實施方式，單元類型的第二版本700B為反向器單元的第二版本。
圖10描述範例不可接受(失敗)的佈局，基於具有不同版本的標準單元，根據本發明的實施方式。參照圖10，佈局1000包含三單元的類型700C/700D，如於邊界806及808之間依序從左至右設置的：700D，比鄰第一700C且與第二700C間隔開。700C及700D之間的適當選擇為基於在對應的閘極線802上的E或O指定的對準，如所示。唯，佈局1000亦包含單元的類型700A/700B，如於邊界808之下依序從左至右設置的：第一700A與第二700A間隔開。佈局1000與900不同在於第二700A被往左移動一線過去。雖然在700A及700B之間的選擇應基於對應於閘極線802的E或O指定的對準，它不是，且第二單元700A不對準，一結果為不對準的電源(p)線。佈局1000為失敗的單元，因為髒登錄(DR)發生於佈局1000中。
圖11描述另一範例可接受(通過)的佈局，基於具有不同版本的標準單元，根據本發明的實施方式。參照圖11，佈局1100包含三單元的類型700C/700D，如於邊界806及808之間依序從左至右設置的：700D，比鄰第一700C且與第二700C間隔開。700C及700D之間的選擇為基於在對應的閘極線802上的E或O指定的對準。佈局1100亦包含單元的類型700A/700B，如於邊界808之下依序從左至右設置的：700A與700B間隔開。700B的位置與於佈局1000中的700A的位置相同，但選擇的單元700B是基於在對應的閘極線802上的O指定的適當的對準。佈局1100為通過的單元，其以沒有髒登錄(DR)發生於佈局1100中的情 況。可以理解的是，p指定電源，且a、b、c或o為範例接腳。於配置1100，電源線p跨越邊界808彼此列隊。
整體參照圖10及11，用於積體電路結構的佈局的製造方法包含，沿著第二方向，指定平行沿著第一方向的複數閘極線802的交替者為偶(E)或奇(O)。之後在複數閘極線802上方選擇單元類型的位置。方法亦包含，依位置在單元類型的第一版本及單元類型的第二版本之間選擇，第二版本與第一版本相對於複數閘極線802具有不同的對準，其中單元類型的選擇的版本具有對於沿著第二方向的單元類型的邊緣的互連的偶(E)或奇(O)指定，且其中單元類型的邊緣的指定匹配在互連之下的複數閘極線的各者的指定。
於一實施方式，互連具有的沿著第二方向的間距小於沿著第二方向的閘極線的間距。於一實施方式，單元類型的第一版本的互連線的各者對準沿著第一方向的複數閘極線的各者於沿著第二方向的單元類型的第一版本的邊緣的兩者。於此一實施方式，單元類型的第二版本的互連的各者不對準沿著第一方向的複數閘極線的各者於沿著第二方向的單元類型的第二版本的邊緣的兩者。於特定此實施方式，單元類型為反向器單元。
於另一實施方式，單元類型的第一版本的互連的各者對準沿著第一方向的複數閘極線的各者於沿著第二方向的單元類型的第一版本的第一邊緣，但不對準沿著第一方向的複數閘極線的各者於沿著第二方向的單元類型 的第一版本的第二邊緣。於此一實施方式，單元類型的第二版本的互連的各者對準沿著第一方向的複數閘極線的各者於沿著第二方向的單元類型的第二版本的第二邊緣，但不對準沿著第一方向的複數閘極線的各者於沿著第二方向的單元類型的第二版本的第一邊緣。於特定的實施方式，單元類型為NAND單元。
於此所述的單元及單元版本可包含於單元庫中。於一實施方式，對於單元佈局設計的庫包含單元類型的第一版本，用於在複數閘極線的第一部分上方的配置，單元類型的第一版本包含第一複數互連線。庫亦包含單元類型的第二版本，用於在複數閘極線的第二部分上方的配置，單元類型的第二版本包含第二複數互連線，單元類型的第二版本與單元類型的第一版本相對於複數閘極線具有不同的對準。
繼續記憶體單元100及200的範例應用，如圖12的比較例描述對於記憶體單元的傳統單元佈局1200的第二視圖。
參照圖12，14nm位元單元102顯示有N擴散1202(例如，P型摻雜主動區，例如，下伏的基板的硼摻雜的擴散區)及P擴散1204(例如，N型摻雜主動區，例如，下伏的基板的磷及/或砷摻雜的擴散區)，為了清晰去掉M1線。位元單元102的佈局1200包含閘極或多晶線104、溝槽接觸物1206、閘極接觸物1208(特別對於14nm節點)及接觸通孔1210。
相對於圖12，圖13描述對於具有較閘極線間距緊密的M1間距的記憶體單元的單元佈局1300的第二視圖，根據本發明的實施方式。
參照圖13，10nm位元單元202顯示有N擴散1302(例如，P型摻雜主動區，例如，下伏的基板的硼摻雜的擴散區)及P擴散1304(例如，N型摻雜主動區，例如，下伏的基板的磷及/或砷摻雜的擴散區)，為了清晰去掉M1線。位元單元202的佈局1300包含閘極或多晶線204、溝槽接觸物1306、閘極通孔1308(特別對於10nm節點)及溝槽接觸通孔1310。
比較佈局1200及1300，根據本發明的實施方式，於14nm佈局中內部節點僅由閘極接觸物(GNC)連接。強化表現的佈局不能產生相同的足跡，因為多晶對GCN空間的限制。於10nm佈局，設計允許接觸物(VCG)著陸於閘極上以消除對於多晶接觸物的需求。於一實施方式，配置致能使用M1的內部節點的連接，允許額外主動區密度(例如，鰭部的增加的數量)於14nm足跡中。於10nm佈局，若使用接觸物在主動閘極上方(COAG)架構，在擴散區之間的空間會較小，因為它們不由溝槽接觸物對閘極接觸物的空間所限制。於一實施方式，圖12的佈局1200稱為112(1鰭部上拉、1鰭部通過閘極、2鰭部下拉)配置。相對地，圖13的佈局1300稱為122(1鰭部上拉、2鰭部通過閘極、2鰭部下拉)配置，於特定的實施方式，於與圖12的112相同的足跡內。於一實施方式，122配置提供相較於 112配置的改進的表現。
作為比較例，圖14描述對於記憶體單元的傳統單元佈局1400的第三視圖。
參照圖14，14nm位元單元102顯示有金屬0(M0)線1402，且為了清晰去掉多晶線。亦顯示的為金屬1(M1)線106、接觸通孔1210、通孔0結構1404。
相對於圖14，圖15描述對於具有較閘極線間距緊密的M1間距的記憶體單元的單元佈局的第三視圖，根據本發明的實施方式。
參照圖15，10nm位元單元202顯示有金屬0(M0)線1502，且為了清晰去掉多晶線。亦顯示金屬1(M1)線206、閘極通孔1308、溝槽接觸通孔1310及通孔0結構1504。比較圖14及圖15，根據本發明的實施方式，對於14nm佈局，內部節點僅由閘極接觸物(GNC)連接，而對於10nm佈局，內部節點的一者使用自由M1線連接。
更一般地整體參照圖2、13及15，根據本發明的實施方式，積體電路結構包含記憶體位元單元202在基板上。記憶體位元單元202包含第一(頂1302)、第二(頂1304)、第三(底1304)及第四(底1302)主動區平行沿著基板的第一方向(1)。第一(左204)及第二(右204)閘極線在第一、第二、第三及第四主動區1302/1304上方。第一及第二閘極線204為平行沿著基板的第二方向(2)，第二方向(2)垂直於第一方向(1)。第一(最左206)、第二(較靠中間的左206)及第三(較靠中間的右206)互連線在第一及第二閘極線 204上方。第一、第二及第三互連線206為平行沿著基板的第二方向(2)。
於一實施方式，第一(最左206)及第二(較靠中間的左206)互連線電連接於第一及第二閘極線204於第一及第二閘極線204在一或更多第一、第二、第三及第四主動區1302/1304上方的位置(例如，於稱為「主動閘極」位置)。於一實施方式，藉由垂直地於第一及第二互連線206與第一及第二閘極線204之間的中介的複數互連線1504，第一(最左206)及第二(較靠中間的左206)互連線電連接於第一及第二閘極線204。中介的複數互連線1504平行沿著基板的第一方向(1)。
於一實施方式，第三互連線(較靠中間的右206)與記憶體位元單元202的閘極電極的對電耦合在一起，閘極電極的對包含於第一及第二閘極線204中。於另一實施方式，第三互連線(較靠中間的右206)與記憶體位元單元202的溝槽接觸物的對電耦合在一起，溝槽接觸物的對包含於複數溝槽接觸線1306中。
於一實施方式，第一主動區(頂1302)為P型摻雜主動區(例如，提供對於NMOS裝置的N擴散)、第二主動區(頂1304)為N摻雜主動區(例如，提供對於PMOS裝置的P擴散)、第三主動區(底1304)為N型摻雜的主動區(例如，提供對於PMOS裝置的P擴散)且第四主動區(底1302)為N型摻雜的主動區(例如，提供對於NMOS裝置的N擴散)。於一實施方式，第一、第二、第三及第四主動區 1302/1304為於矽鰭部中。於一實施方式，記憶體位元單元202包含上拉電晶體，基於單矽鰭部，通過閘極電晶體，基於二矽鰭部，及下拉電晶體，基於二矽鰭部。
於一實施方式，第一及第二閘極線204與複數溝槽接觸線1306的各者交替，平行沿著基板的第二方向(2)。複數溝槽接觸線1306包含記憶體位元單元202的溝槽接觸。第一及第二閘極線204包含記憶體位元單元202的閘極電極。
於一實施方式，第一及第二閘極線204具有沿著第一方向(1)的第一間距。第一、第二及第三互連線206具有沿著第一方向(2)的第二間距。於此一實施方式，第二間距小於第一間距。於特定的此實施方式，第一間距在50奈米至60奈米的範圍，且第二間距在30奈米至40奈米的範圍。於特定的此實施方式，第一間距為54奈米且第二間距為36奈米。
於一實施方式，於此描述的佈局與一致的插塞及遮罩圖案相容，包含一致的鰭部修飾遮罩。佈局可與非極紫外線(non-EUV)製程相容。此外，佈局可僅需使用中鰭部修飾遮罩。與傳統佈局相較，於此所述的實施方式可致能增加的密度，以區域的形式。實施方式可被實施為提供有效率的佈局的記憶體實施例於先進的自對準製程技術中。利益可以晶粒區及/或記憶體表現的方式實現。電路技術可獨特地由此佈局方式致能。
於此所述的一或更多實施方式為關於半導體 裝置的積體，例如金屬氧化物半導體(MOS)裝置的積體。作為一例，圖16A描述非平面半導體裝置的截面圖，根據本發明的實施方式。圖16B描述沿著圖16A的半導體裝置的a-a'軸的平面圖，根據本發明的實施方式。
參照圖16A，半導體結構或裝置1600包含非平面主動區(例如，鰭部結構，包含凸出鰭部部分1604及子鰭部區1605)，其從基板1602形成，且在隔離區1606內。閘極線1608設置於非平面主動區的凸出部1604上方以及在隔離區1606的部分上方。如所示，閘極線1608包含閘極電極1650/1699及閘極介電質層1652。於一實施方式，閘極線1608亦可包含介電質帽層1654。閘極接觸物1614及上覆閘極接觸通孔1616亦可從此透視圖看到，與上覆金屬互連1660一起，其全部設置於層間介電質堆疊或層1670中。
亦可從圖16A的透視圖看到，閘極接觸物1614為，於一實施方式，設置於隔離區1606上方，但不在非平面主動區上方。唯，半導體結構或裝置1600的配置設置閘極接觸物於隔離區上方。此配置可，對於特定的技術節點而言，被視為於特定的應用的佈局空間的無效率使用，或可限制單元設計。於另一實施方式，半導體裝置具有接觸物結構，其接觸閘極電極的部分，形成於主動區的上方，以提供接觸物上方主動閘極(COAG)架構。
可以理解的是，為了幫助說明，閘極線1608顯示為在三凸出鰭部部分1604上方，但不限於此。例如， 閘極線可替代地形成於1、2、4或更多凸出鰭部部分上方。如應用於整個本發明，凸出鰭部部分1604可被表示為形成柵結構。於一實施方式，對於凸出鰭部部分1604的詞語「柵」於此用於表示柵結構的緊密間距。於此一實施方式，緊密間距無法由傳統微影直接得到。例如，基於傳統微影的圖案化可首先形成，但間距可由使用於所屬技術領域中可知的間隔物遮罩圖案化而減半。更甚者，原始間距可由第二回合的間隔物遮罩圖案化而成為四分之一。據此，於此所述的柵狀圖案可具有以固定間距隔開且具有恆等寬度的凸出鰭部部分1604。圖案化可由間距減半或間距四分之一化而製造，或其它間距分割方式。
參照圖16B，閘極線1608顯示為設置於凸出鰭部部分1604上方。凸出鰭部部分1604的源極及汲極區1604A及1604B可從此透視圖看到。於一實施方式，源極及汲極區1604A及1604B為凸出鰭部部分1604的原始材料的摻雜部分。於另一實施方式，凸出鰭部部分1604的材料被移除且以另一半導體材料取代，例如，由磊晶沉積。於各情況，源極及汲極區1604A及1604B可延伸於介電質層1606的高度之下，即，進入子鰭部區1605。
於一實施方式，半導體結構或裝置1600為非平面裝置，例如但不限於，鰭部場效電晶體(fin-FET)或三閘極裝置。於此一實施方式，對應的半導體通道區由三維本體構成或形成於三維本體中。於此一實施方式，閘極電極及閘極線1608的閘極電極材料至少圍繞三維本體的頂表 面及側壁的對。
基板1602可由半導體材料構成，其可耐受製造製程且其中電荷可遷移。於一實施方式，基板1602為塊狀基板，其由以下構成：結晶矽、矽/鍺或鍺層，其以載子摻雜，例如但不限於磷、砷、銻、硼、鎵或其組合；以形成主動區1604。於一實施方式，於塊狀基板1602中的矽原子的濃度為大於97%。於另一實施方式，塊狀基板1602由生長於不同結晶基板頂上的磊晶層構成，例如，生長於硼摻雜的塊狀矽單晶基板上的矽磊晶層。塊狀基板1602可替代地由III-V族材料構成。於一實施方式，塊狀基板1602由III-V材料構成，例如但不限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。於一實施方式，塊狀基板1602由III-V材料構成且電荷載子摻雜物雜質原子為，例如但不限於，鎂、鈹、鋅、碳、矽、鍺、氧、硫、硒或碲。
隔離區1606可由適合最終電隔離的材料構成，或對永久閘極結構的部分與下伏的塊狀矽基板的隔離有貢獻，或隔離形成於下伏的塊狀基板內的主動區，例如隔離鰭部主動區。例如，於一實施方式，隔離區1606由介電質材料構成，例如但不限於，二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽。
於一實施方式，閘極介電質層1652由高介電常數(high-K)材料構成。例如，於一實施方式，閘極介電質層1652由材料構成，例如但不限於，氧化鉿、鉿氧氮化 物、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合。此外，閘極介電質層的部分可包含從基板1602的頂部數層形成的原生氧化物的層。於一實施方式，閘極介電質層由頂部高介電常數部分及由半導體材料的氧化物構成的較下部分所構成。於一實施方式，閘極介電質層1652由氧化鉿的頂部分及二氧化矽或氧氮化矽的底部分構成。
於一實施方式，閘極電極1650/1699的層1650由形成於功函數設定層1699之上的非功函數設定導電填充材料構成。於特定的實施方式，電晶體1600為N型(NMOS)電晶體，且功函數設定層1699為N型功函數。於另一特定的實施方式，電晶體1600為P型(PMOS)電晶體，且功函數設定層1699為P型功函數。
於此一實施方式，導電填充材料1650包含材料，例如但不限於，鎢(W)、鋁(Al)或銅(Cu)。於一實施方式，一或更多導電阻障層(例如氮化鈦或氮化鉭)在閘極電極的層1650及1699之間。於一些實施方式，閘極電極可由「U型結構」構成，其包含實質平行於基板的表面的底部分及實質垂直於基板的頂表面的二側壁部分。於另一實施例，形成閘極電極的金屬層的至少一者可簡單的為平面層，其實質平行於基板的頂表面且不包含實質垂直於基板的頂表面的側壁部分。於本發明的更多實施例，閘極電極可由U型結構及平面、非U型結構的組合構成。例如，閘 極電極可由形成於一或更多平面、非U型層頂上的一或更多U型金屬層構成。
於一實施方式，關聯於閘極電極堆疊的介電質帽層1654及/或介電質間隔物可由適用於最終電隔離的材料構成，或對永久閘極結構與相鄰的或上覆的導電接觸物(例如，自對準接觸物)的隔離有貢獻。例如，於一實施方式，介電質材料帽層1654及/或介電質間隔物由介電質材料構成，例如但不限於，二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽。
閘極接觸物1614、上覆閘極接觸通孔1616、及/或上覆金屬互連1660可由導電材料構成。於一實施方式，一或更多接觸物、互連或通孔由金屬種構成。金屬種可為純金屬，例如鎢、鎳或鈷，或可為合金，例如金屬-金屬合金或金屬-半導體合金(例如，矽化物材料)。於特定的實施方式，一或更多閘極接觸物1614、上覆閘極接觸通孔1616、及/或上覆金屬互連1660包含阻障層及導電填充材料。於此一實施方式，阻障層由鈦及/或氮化鈦或鉭及/或氮化鉭構成。於一實施方式，導電填充材料由導電材料構成，例如但不限於，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。一般而言，亦於整個本發明中使用的，互連線亦有時於所屬技術領域稱為跡線、導線、線、金屬線或單純稱為互連。
於一實施方式，層間介電質堆疊或層1670可由介電質或絕緣材料的層構成或可包含介電質或絕緣材料 的層。適合的介電質材料的例子，包含但不限於，矽的氧化物(例如，二氧化矽(SiO2))、氧摻雜的矽、矽的氟化的氧化物、矽的碳摻雜氧化物、所屬技術領域中可知的多樣的低介電常數(low-k)介電質材料、及其組合。層間介電質材料可由傳統的技術形成，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)或其它沉積技術。
於一實施方式(雖然未顯示)，提供結構1600涉及接觸物圖案的形成，其大致完美對準於存在的閘極圖案，同時消除微影步驟的使用，且有非常緊密的登錄預算。於此一實施方式，此方式致能本質高選擇濕蝕刻(例如，相對於傳統實施的乾或電漿蝕刻)以產生接觸開口。於一實施方式，接觸物圖案由使用存在的閘極圖案與接觸插塞微影操作的組合形成。於此一實施方式，方法致能消除對於如於傳統方式中使用的另外的關鍵微影操作以產生接觸物圖案的需求。於一實施方式，溝槽接觸物柵不分開地圖案化，而是形成於多晶(閘極)線之間。例如，於此一實施方式，溝槽接觸物柵在閘極柵圖案化之後形成，但在閘極柵切割之前。
此外，閘極堆疊結構1608可由取代閘極製程製造。於此機制，假閘極材料，例如多晶矽或氮化矽柱材料，可被移除且以永久閘極電極材料取代。於一此實施方式，永久閘極介電質層亦於此製程形成，而不是從更早的製程進行。於實施方式中，假閘極由乾蝕刻或濕蝕刻製程移除。於一實施方式，假閘極由多晶矽或非晶矽構成且以 乾蝕刻製程移除，包含使用SF6。於另一實施方式，假閘極由多晶矽或非晶矽構成，且以濕蝕刻製程移除，包含含水的NH4OH或氫氧化四甲銨的使用。於一實施方式，假閘極由氮化矽構成且以包含含水的磷酸的濕蝕刻移除。
於一實施方式，一或更多此處所述的方法主要考量假及取代閘極製程與假及取代接觸物製程的結合，以到達結構1600。於一此實施方式，在取代閘極製程後執行取代接觸物製程，允許永久閘極堆疊的至少部分的高溫退火。例如，於特定的此實施方式，至少部分永久閘極結構的退火例如，在形成閘極介電質層後，於大於約攝氏600度的溫度執行。退火在永久接觸物的形成之前執行。
於一實施方式，在形成閘極接觸物結構(例如，通孔)在閘極的主動部分上方及於與溝槽接觸通孔的相同層中之前(例如，除了上述這些以外)，本發明的一或更多實施方式包含首先使用閘極對準溝槽接觸物製程。此製程可被實施以形成用於半導體結構製造(例如，用於積體電路製造)的溝槽接觸物結構。於一實施方式，溝槽接觸物圖案形成為對準於存在的閘極圖案。相對地，傳統方式典型涉及額外的微影製程，有對於存在的閘極圖案的微影接觸物圖案的緊密登錄，及與選擇性的接觸物蝕刻的組合。例如，傳統製程可包含多晶(閘極)柵的圖案化，其有分開的接觸物特徵的圖案化。
於一實施方式，溝槽接觸物的各者包含阻障層及導電填充材料。於此一實施方式，阻障層由鈦及/或 氮化鈦或鉭及/或氮化鉭構成。於一實施方式，導電填充材料由導電材料構成，例如但不限於，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。
可以理解的是，不是於上所述的製程的所有態樣都需要被實現才落入本發明的實施方式的精神及範疇中。例如，於一實施方式，假閘極不需要在閘極堆疊的主動部分上方製造閘極接觸物之前而曾經被形成。當初始形成時，上述的閘極堆疊可實際上為永久閘極堆疊。又，此處所述的製程可用於製造一或複數半導體裝置。半導體裝置可為電晶體或類似的裝置。例如，於一實施方式，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或為雙極電晶體。又，於一實施方式，半導體裝置具有三維架構，例如三閘極裝置、獨立接取的雙閘極裝置或鰭部場效電晶體。一或更多實施方式可對於製造於10奈米(10nm)或更小的技術節點的半導體裝置特別地有用。
於一實施方式，如亦用於整個本發明的，微影操作使用以下執行：193nm浸漬微影(i193)、極紫外光(EVU)及/或電子束直寫(EBDW)微影，或類似。可使用正調或負調阻。於一實施方式，微影遮罩為三層遮罩，其由拓樸遮罩部分、抗反射覆蓋(ARC)層及光阻層構成。於此特定的實施方式，拓樸遮罩部分為碳硬遮罩(CHM)層且抗反射覆蓋層為矽ARC層。
於此揭示的實施方式可用以製造廣泛多樣的不同類型的積體電路及/或微電子裝置。此積體電路的例 子包含，但不限於，處理器、晶片組組件、圖形處理器、數位訊號處理器、微控制器及類似。於其它實施方式，半導體記憶體可被製造。此外，積體電路或其它微電子裝置可用於廣泛多樣的所屬技術領域可知的電子裝置。例如，於電腦系統(例如，桌上電腦、膝上電腦、伺服器)、行動電話、個人電子裝置等。積體電路可耦合於匯流排及系統中的其它組件。例如，處理器可由一或更多匯流排耦合於記憶體、晶片組等。處理器、記憶體及晶片組的各者，可能使用於此所述的方式製造。
圖17描述根據本發明的一實施例的計算裝置1700。計算裝置1700裝載主機板1702。主機板1702可包含一些組件，包含但不限於處理器1704及至少一通訊晶片1706。處理器1704與主機板1702實體且電耦合。於一些實施例中，至少一通訊晶片1706亦與主機板1702實體且電耦合。於更多實施例中，通訊晶片1706為處理器1704的部分。
依其應用，計算裝置1700可包含其它可能有或可能沒有與主機板1702實體及電耦合的組件。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例 如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片1706致能用於從且至計算裝置1700的資料的傳輸的無線通訊。詞語「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可藉由調變的電磁輻射的使用而通訊資料。此詞語並非暗示相關裝置沒有包含任何線，雖然於一些實施方式中它們可能沒有線。通訊晶片1706可實現任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定用於3G、4G、5G以及更多的其它無線協定。計算裝置1700可包含複數通訊晶片1706。例如，第一通訊晶片1706可為專用於較短範圍的無線通訊，例如Wi-Fi及Bluetooth，且第二通訊晶片1706可為專用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算裝置1700的處理器1704包含封裝於處理器1704中的積體電路晶粒。於發明的一些實施方式，處理器的積體電路晶粒包含單元佈局，其具有標準單元的二版本，例如，如由具有較下伏的閘極線圖案緊密的間距的金屬線圖案提供的，根據本發明的實施方式的實施例。詞語「處理器」可表示，從暫存器及/或記憶體處理電資料以將電資料轉換成可儲存於暫存器及/或記憶體中的其它電 資料的任意裝置的裝置或裝置的部分。
通訊晶片1706亦包含積體電路晶粒，封裝在通訊晶片1706中。於發明的實施方式的另一實施例，通訊晶片的積體電路晶粒包含單元佈局，其具有標準單元的二版本，例如，如由具有較下伏的閘極線圖案緊密的間距的金屬線圖案提供的，根據本發明的實施方式的實施例。
於發明的更多實施例，裝載於計算裝置1700中的另一組件可含有包含單元佈局的積體電路晶粒，其具有標準單元的二版本，例如，如由具有較下伏的閘極線圖案緊密的間距的金屬線圖案提供的，根據本發明的實施方式的實施例。
於多樣的實施方式中，計算裝置1700可為膝上電腦、小筆電、筆記型電腦、超極筆電、智慧手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦、行動電話、桌上電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於更多實施例，計算裝置1700可為處理資料的任意其它的電子裝置。
圖18描述中介物1800，其包含本發明的一或更多實施方式。中介物1800係用於橋接第一基板1802至第二基板1804的中介基板。第一基板1802可為，例如，積體電路晶粒。第二基板1804可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物1800的目的是擴展連接至更廣的間距或重路由連接至不同的連接。 例如，中介物1800可耦合積體電路晶粒至球柵陣列(BGA)1806，其可接續耦合至第二基板1804。於一些實施方式，第一及第二基板1802/1804係附接至中介物1800的相對側。於其它實施方式，第一及第二基板1802/1804附接至中介物1800的相同側。且於更多實施方式，三或更多基板由中介物1800的方式互連。
中介物1800可由，環氧樹脂、玻璃纖維加強環氧樹脂、陶瓷材料或例如聚醯亞胺的聚合物材料，形成。於更多實施例，中介物可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物可包含金屬互連1808及通孔1810，包含但不限於矽穿孔(TSV)1812。中介物1800可更包含嵌入裝置1814，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容器、解耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物1800上。根據本發明的實施方式，此處所揭示的設備或製程可用於中介物1800的製造。於此一實施方式，中介物1800的一或更多組件含有包含單元佈局，其具有標準單元的二版本，例如，如由具有較下伏的閘極線圖案緊密的間距的金屬線圖案提供的。
故，於此敘述的實施方式包含多版本庫單元 處理及由其所製造的積體電路結構。
本發明的實施方式的說明的實施例的於上的敘述，包含摘要中敘述的，無意窮盡或限制發明至所揭示的精確形式。雖然於此為了說明的目的敘述了本發明的特定實施例及例子，於本發明的範籌內，只要所屬技術領域中具有通常知識者能夠理解，多樣的均等修改是可能的。
這些修改會鑒於於上的詳細敘述而對本發明作出。於之後的申請專利範圍中所用的詞語不應被解釋為限制本發明至說明書及申請專利範圍所揭示的特定的實施例。而是，本發明的範疇應以之後的申請專利範圍完整地決定，其應依據申請專利範圍詮釋的既定原則來解釋。
範例實施方式1：積體電路結構包含複數閘極線，平行沿著基板的第一方向且具有沿著與該第一方向正交的第二方向的間距。單元類型的第一版本，在複數閘極線的第一部分上方，該單元類型的該第一版本包含第一複數互連線，具有沿著該第二方向的第二間距，該第二間距小於該第一間距。該單元類型的第二版本，在該複數閘極線的第二部分上方，沿著該第二方向側向相鄰於該單元類型的該第一版本，該單元類型的該第二版本包含具有沿著該第二方向的第二間距的第二複數互連線，且該單元類型的該第二版本與該單元類型的該第一版本相對於複數閘極線具有不同的對準。
範例實施方式2：如範例實施方式1的積體電路結構，其中該單元類型的該第一版本的該第一複數互連 線的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的邊緣的兩者。
範例實施方式3：如範例實施方式1或2的積體電路結構，其中該單元類型的該第一版本為反向器單元的第一版本。
範例實施方式4：如範例實施方式1的積體電路結構，其中該單元類型的該第二版本的該第二複數互連線的各者不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的邊緣的兩者。
範例實施方式5：如範例實施方式1或4的積體電路結構，其中該單元類型的該第二版本為反向器單元的第二版本。
範例實施方式6：如範例實施方式1的積體電路結構，其中該單元類型的該第一版本的該第一複數互連線的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第一邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第二邊緣。
範例實施方式7：如範例實施方式1或6的積體電路結構，其中該單元類型的該第一版本為NAND單元的第一版本。
範例實施方式8：製造用於積體電路結構的佈局的方法，該方法包含：沿著第二方向，指定平行沿著 第一方向的複數閘極線的交替者為偶(E)或奇(O)。之後在該複數閘極線上方選擇單元類型的位置。方法亦包含依該位置在該單元類型的第一版本與該單元類型的第二版本之間選擇，該第二版本與該第一版本相對於複數閘極線具有不同的對準，其中該單元類型的選擇的版本具有對於沿著該第二方向的該單元類型的邊緣的互連的偶(E)或奇(O)指定，且其中該單元類型的該邊緣的該指定匹配在該互連之下的該複數閘極線的各者的該指定。
範例實施方式9：範例實施方式8的方法，其中該互連具有的沿著該第二方向的間距小於沿著該第二方向的該閘極線的間距。
範例實施方式10：範例實施方式8或9的方法，其中該單元類型的該第一版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的邊緣的兩者。
範例實施方式11：範例實施方式8、9或10的方法，其中該單元類型的該第二版本的該互連的各者不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的邊緣的兩者。
範例實施方式12：範例實施方式8、9、10或11的方法，其中該單元類型為反向器單元。
範例實施方式13：範例實施方式8或9的方法，其中該單元類型的該第一版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的 該單元類型的該第一版本的第一邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第二邊緣。
範例實施方式14：範例實施方式8、9或13的方法，其中該單元類型的該第二版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第二邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第一邊緣。
範例實施方式15：範例實施方式8、9、13或14的方法，其中該單元類型為NAND單元。
範例實施方式16：一種用於單元佈局設計的庫，包含：單元類型的第一版本，用於在複數閘極線的第一部分上方的配置，該單元類型的該第一版本包含第一複數互連線。該庫亦包含該單元類型的第二版本，用於在該複數閘極線的第二部分上方的配置，該單元類型的該第二版本包含第二複數互連線，該單元類型的該第二版本與該單元類型的該第一版本相對於複數閘極線具有不同的對準。
範例實施方式17：如範例實施方式16的用於單元佈局設計的庫，其中該單元類型的該第一版本的該第一複數互連線的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的邊緣的兩者。
範例實施方式18：如範例實施方式16或17的用於單元佈局設計的庫，其中該單元類型的該第二版本的該第二複數互連線的各者不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的邊緣的兩者。
範例實施方式19：如範例實施方式16的用於單元佈局設計的庫，其中該單元類型的該第一版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第一邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第二邊緣。
範例實施方式20：如範例實施方式16或19的用於單元佈局設計的庫，其中該單元類型的該第二版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第二邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第一邊緣。
200:佈局
202:位元單元
204:閘極線
205:重疊線
206:互連線

Claims (20)

  1. 一種積體電路結構，包含：複數閘極線，平行沿著基板的第一方向且具有沿著與該第一方向正交的第二方向的間距；單元類型的第一版本，在複數閘極線的第一部分上方，該單元類型的該第一版本包含第一複數互連線，具有沿著該第二方向的第二間距，該第二間距小於該第一間距；及該單元類型的第二版本，在該複數閘極線的第二部分上方，沿著該第二方向側向相鄰於該單元類型的該第一版本，該單元類型的該第二版本包含具有沿著該第二方向的第二間距的第二複數互連線，且該單元類型的該第二版本與該單元類型的該第一版本相對於該複數閘極線具有不同的對準。
  2. 如請求項1的積體電路結構，其中該單元類型的該第一版本的該第一複數互連線的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的邊緣的兩者。
  3. 如請求項2的積體電路結構，其中該單元類型的該第一版本為反向器單元的第一版本。
  4. 如請求項1的積體電路結構，其中該單元類型的該第二版本的該第二複數互連線的各者不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的邊緣的兩者。
  5. 如請求項4的積體電路結構，其中該單元類型的該第二版本為反向器單元的第二版本。
  6. 如請求項1的積體電路結構，其中該單元類型的該第一版本的該第一複數互連線的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第一邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第二邊緣。
  7. 如請求項6的積體電路結構，其中該單元類型的該第一版本為NAND單元的第一版本。
  8. 一種設計積體電路結構的佈局的方法，該方法包含：沿著第二方向，指定沿著第一方向平行的複數閘極線的交替者為偶(E)或奇(O)；在該複數閘極線上方選擇單元類型的位置；依該位置在該單元類型的第一版本與該單元類型的第二版本之間選擇，該第二版本與該第一版本相對於該複數 閘極線具有不同的對準，其中該單元類型的選擇的版本具有對於沿著該第二方向的該單元類型的邊緣的互連的偶(E)或奇(O)指定，且其中該單元類型的該邊緣的該E或O指定匹配在該互連之下的該複數閘極線的各者的該E或O。
  9. 如請求項8的方法，其中該互連具有的沿著該第二方向的間距小於沿著該第二方向的該些閘極線的間距。
  10. 如請求項8的方法，其中該單元類型的該第一版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的邊緣的兩者。
  11. 如請求項10的方法，其中該單元類型的該第二版本的該互連的各者不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的邊緣的兩者。
  12. 如請求項11的方法，其中該單元類型為反向器單元。
  13. 如請求項8的方法，其中該單元類型的該第一版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第一邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿 著該第二方向的該單元類型的該第一版本的第二邊緣。
  14. 如請求項13的方法，其中該單元類型的該第二版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第二邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第一邊緣。
  15. 如請求項14的方法，其中該單元類型為NAND單元。
  16. 一種用於單元佈局設計的庫，該庫包含：單元類型的第一版本，用於在複數閘極線的第一部分上方的配置，該單元類型的該第一版本包含第一複數互連線；及該單元類型的第二版本，用於在該複數閘極線的第二部分上方的配置，該單元類型的該第二版本包含第二複數互連線，該單元類型的該第二版本與該單元類型的該第一版本相對於該複數閘極線具有不同的對準。
  17. 如請求項16的用於單元佈局設計的庫，其中該單元類型的該第一版本的該第一複數互連線的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的邊緣的兩者。
  18. 如請求項16的用於單元佈局設計的庫，其中該單元類型的該第二版本的該第二複數互連線的各者不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的邊緣的兩者。
  19. 如請求項16的用於單元佈局設計的庫，其中該單元類型的該第一版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第一邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第一版本的第二邊緣。
  20. 如請求項16的用於單元佈局設計的庫，其中該單元類型的該第二版本的該互連的各者對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第二邊緣，但不對準沿著該第一方向的該複數閘極線的各者於沿著該第二方向的該單元類型的該第二版本的第一邊緣。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019059907A1 (en) * 2017-09-20 2019-03-28 Intel Corporation HANDLING OF MULTIVERSION LIBRARY CELLS FROM WHICH INTEGRATED CIRCUIT STRUCTURES ARE MANUFACTURED
US10796061B1 (en) * 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography
CN112733489B (zh) * 2020-12-31 2023-09-19 杭州广立微电子股份有限公司 一种评判栅极上切断层位置对器件影响的方法
KR20220099616A (ko) * 2021-01-06 2022-07-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11997849B2 (en) * 2021-05-25 2024-05-28 Applied Materials, Inc. V-NAND stacks with dipole regions
TWI815218B (zh) * 2021-11-17 2023-09-11 國立成功大學 多邊界條件設計之自適性撓性手指、夾爪、設計方法、電腦程式產品、電腦可讀取紀錄媒體

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349659A (en) * 1992-01-23 1994-09-20 Cadence Design Systems, Inc. Hierarchical ordering of logical elements in the canonical mapping of net lists
US6160275A (en) * 1993-04-20 2000-12-12 Hitachi, Ltd. Semiconductor gate array device
US6574786B1 (en) * 2000-07-21 2003-06-03 Aeroflex UTMC Microelectronics Systems, Inc. Gate array cell generator using cadence relative object design
US7055121B1 (en) * 2002-09-26 2006-05-30 Cypress Semiconductor Corporation Method, system, and computer program product for designing an integrated circuit using substitution of standard cells with substitute cells having differing electrical characteristics
US8739104B1 (en) * 2013-02-28 2014-05-27 Broadcom Corporation Systems and methods for forming an integrated circuit using a standard cell library
TW201638812A (zh) * 2015-04-16 2016-11-01 台灣積體電路製造股份有限公司 半導體佈局中單元配置的方法及其系統
TWI571759B (zh) * 2014-11-26 2017-02-21 台灣積體電路製造股份有限公司 佈局設計方法、佈局設計系統以及積體電路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6938226B2 (en) * 2003-01-17 2005-08-30 Infineon Technologies Ag 7-tracks standard cell library
US6892370B2 (en) * 2003-04-02 2005-05-10 Silicon Design Systems Ltd. Computerized standard cell library for designing integrated circuits (ICs) with high metal layer intra cell signal wiring, and ICs including same
US7530047B2 (en) * 2003-09-19 2009-05-05 Cadence Design Systems, Inc. Optimized mapping of an integrated circuit design to multiple cell libraries during a single synthesis pass
US7126837B1 (en) * 2004-03-26 2006-10-24 Netlogic Microsystems, Inc. Interlocking memory/logic cell layout and method of manufacture
KR100587692B1 (ko) * 2004-11-05 2006-06-08 삼성전자주식회사 반도체 메모리 장치에서의 회로 배선 배치구조와 그에따른 배치방법
US7492013B2 (en) * 2005-06-27 2009-02-17 International Business Machines Corporation Systems and arrangements to interconnect components of a semiconductor device
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8667443B2 (en) * 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
KR101761530B1 (ko) 2008-07-16 2017-07-25 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
JP2011138579A (ja) * 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
US8612914B2 (en) * 2011-03-23 2013-12-17 Synopsys, Inc. Pin routing in standard cells
US8728892B2 (en) * 2011-05-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive fin design for FinFETs
CN104303263B (zh) * 2012-01-13 2016-12-14 特拉创新公司 具有线形翅片场效应结构的电路
US9501600B2 (en) 2013-05-02 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells for predetermined function having different types of layout
KR102083492B1 (ko) * 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US9378320B2 (en) * 2014-06-23 2016-06-28 Synopsys, Inc. Array with intercell conductors including nanowires or 2D material strips
JP2017037920A (ja) * 2015-08-07 2017-02-16 シナプティクス・ジャパン合同会社 セルライブラリ及び設計用データ
JP2017123353A (ja) * 2016-01-04 2017-07-13 株式会社ソシオネクスト 半導体装置
US9871046B2 (en) * 2016-02-24 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM circuits with aligned gate electrodes
US9461065B1 (en) * 2016-03-11 2016-10-04 Pdf Solutions, Inc. Standard cell library with DFM-optimized M0 cuts and V0 adjacencies
KR102401577B1 (ko) * 2016-06-02 2022-05-24 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
KR102387949B1 (ko) * 2017-05-24 2022-04-18 삼성전자주식회사 집적회로 소자
WO2018236362A1 (en) * 2017-06-20 2018-12-27 Intel Corporation INTERNAL NODE JUMPER FOR MEMORY BINARY CELLS
US11737253B2 (en) * 2017-06-22 2023-08-22 Intel Corporation Uniform layouts for SRAM and register file bit cells
WO2019059907A1 (en) * 2017-09-20 2019-03-28 Intel Corporation HANDLING OF MULTIVERSION LIBRARY CELLS FROM WHICH INTEGRATED CIRCUIT STRUCTURES ARE MANUFACTURED

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349659A (en) * 1992-01-23 1994-09-20 Cadence Design Systems, Inc. Hierarchical ordering of logical elements in the canonical mapping of net lists
US6160275A (en) * 1993-04-20 2000-12-12 Hitachi, Ltd. Semiconductor gate array device
US6574786B1 (en) * 2000-07-21 2003-06-03 Aeroflex UTMC Microelectronics Systems, Inc. Gate array cell generator using cadence relative object design
US7055121B1 (en) * 2002-09-26 2006-05-30 Cypress Semiconductor Corporation Method, system, and computer program product for designing an integrated circuit using substitution of standard cells with substitute cells having differing electrical characteristics
US8739104B1 (en) * 2013-02-28 2014-05-27 Broadcom Corporation Systems and methods for forming an integrated circuit using a standard cell library
TWI571759B (zh) * 2014-11-26 2017-02-21 台灣積體電路製造股份有限公司 佈局設計方法、佈局設計系統以及積體電路
TW201638812A (zh) * 2015-04-16 2016-11-01 台灣積體電路製造股份有限公司 半導體佈局中單元配置的方法及其系統

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