TW202329382A - 用於先進積體電路結構製造的具有導電溝槽接點之主動閘極結構上方的接觸 - Google Patents

用於先進積體電路結構製造的具有導電溝槽接點之主動閘極結構上方的接觸 Download PDF

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墨西特 哈朗
雷肯 帕特爾
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果培 辛格
弗羅瑞恩 格斯坦
韓應諾
尤路沙 艾倫
李奧納 古勒
保羅 奈赫斯
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Abstract

描述具有導電溝槽接點分接頭之主動閘極上方接點(COAG)結構。在一範例中，一種積體電路結構包括在一基材之上的複數閘極結構，該等閘極結構之各者包括其上之一閘極絕緣層。複數導電溝槽接點結構係與該等複數閘極結構交錯，該等導電溝槽接點結構之各者包括其上之一溝槽絕緣層。該等複數導電溝槽接點結構之一包括突出通過該相應溝槽絕緣層之一導電分接頭結構。一層間電介質材料在該等溝槽絕緣層及該等閘極絕緣層之上。一導電結構係與該等複數導電溝槽接點結構之一的該導電分接頭結構直接接觸。

Description

用於先進積體電路結構製造的具有導電溝槽接點之主動閘極結構上方的接觸
本揭露之實施例屬於先進積體電路結構製造之領域，而特別是，主動閘極上方接點(COAG)結構。
於過去數十年，積體電路中之特徵的擴縮(scaling)已是不斷成長的半導體工業背後之驅動力。擴縮至越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加容量之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。
傳統及目前已知的製造程序中之變化性可能限制將其進一步延伸入10奈米節點或次10奈米節點範圍之可能性。因此，針對未來科技節點所需之功能組件的製造可能需要引入新的方法學或者將新的科技集成於目前製造程序中或取代目前製造程序。
於積體電路裝置之製造中，諸如三閘極電晶體之多閘極電晶體已隨著裝置尺寸持續縮小而變得更普遍。三閘極電晶體通常被製造於大塊矽基材或矽絕緣體基材上。於某些例子中，大塊矽基材由於其較低的成本以及與現存高產量大塊矽基材設施的相容性而為較佳的。
然而，多閘極電晶體之縮小不是無後果的。隨著微電子電路之這些基本建立區塊的尺寸減小且隨著既定區域中所製造之基本建立區塊的總數增加，對於用以製造這些建立區塊之半導體製程的限制變得很困擾。
及
描述具有導電溝槽接點分接頭之主動閘極上方接點(COAG)結構、及製造具有導電溝槽接點分接頭之主動閘極上方接點(COAG)結構的方法。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本揭露之實施例的透徹瞭解。熟悉此項技術人士將清楚本揭露之實施例可被實行而不需這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本揭露之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
以下詳細說明僅為本質上說明性的且不欲限制請求標的之實施例或此等實施例之應用和使用。如文中所使用，文字「範例」指的是「作用為範圍、例子、或圖示」。文中所描述為範例之任何實施方式不一定被解讀為超越其他實施方式之較佳的或有利的。再者，並無意圖由先前技術領域、背景、簡單摘要或以下詳細說明中所提出之任何明確表達的或暗示性的理論所約束。
本說明書包括對於「一實施例」或「實施例」之參考。術語「於一個實施例中」或「於實施例中」之出現不一定指稱相同的實施例。特定特徵、結構、或特性可被結合以任何符合本揭露之適當的方式。
術語。以下段落係提供針對本揭露(包括後附申請專利範圍)中所發現之術語的定義或背景：
「包含。」此術語為開放式結尾的。如後附申請專利範圍中所使用，此術語不排除額外的結構或操作。
「組態成。」各個單元或組件可被描述或請求為「組態成」履行一工作或多數工作。於此等背景下，「組態成」被用以暗示結構，藉由指示其單元或組件係包括其於操作期間履行那些工作之結構。如此一來，單元或組件可被說是組態成履行該工作，即使當指明的單元或組件目前並未操作(例如，不是開啟或現用)時。闡述其單元或電路或組件被「組態成」履行一或更多工作是明確地表示不要引用35 U.S.C. §112(第六段)於該單元或組件。
「第一、」「第二、」等等。如文中所使用，這些術語被使用為在其後方之名詞的標示，且並未暗示任何類型的排序(例如，空間、時間、邏輯，等等)。
「耦合」─以下說明係指稱其被「耦合」在一起的元件或節點或特徵。如文中所使用，除非另有明確地聲明，「耦合」指的是其一元件或節點或特徵被直接地或間接地結合至(或者直接地或間接地通訊與)另一元件或節點或特徵，而不一定是機械地。
此外，某些術語亦可被用於以下描述中以僅供參考之目的，而因此不意欲為限制性的。例如，諸如「較高」、「較低」、「上方」、及「下方」係指稱該參考所應用之圖形中的方向。諸如「前」、「後」、「後方」、「側面」、「外側」、及「內側」等術語係描述參考之恆定(但任意)框內的組件之部分的定向或位置或兩者，其係藉由參考描述討論中組件之文字及相關圖形而變得清楚明白。此術語可包括以上所明確地提及之字語、其衍生詞、及類似含義的字語。
「禁止」─如文中所使用，禁止被用以描述減少或縮小效果。當組件或特徵被描述為禁止行動、動作、或狀況時，其可完全地防止結果或後果或未來狀態。此外，「禁止」亦可指稱其可能另外地發生之後果、性能、或效果的減少或減輕。因此，當組件、元件、或特徵被指稱為禁止結果或狀態時，其無須完全地防止或去除該結果或狀態。
文中所述之實施例可針對前段製程(FEOL)半導體處理及結構。FEOL是積體電路(IC)製造之第一部分，其中個別裝置(例如，電晶體、電容、電阻，等等)被圖案化於半導體基材或層中。FEOL通常涵蓋直到(但不包括)金屬互連層之沈積的所有步驟。接續於最後FEOL操作後，其結果通常為具有隔離電晶體(例如，無任何佈線)之晶圓。
文中所述之實施例可針對後段製程(BEOL)半導體處理及結構。BEOL為IC製造之第二部分，其中個別裝置(例如，電晶體、電容、電阻，等等)係與晶圓上之佈線(例如，金屬化層或多層)互連。BEOL包括接點、絕緣層(電介質)、金屬階、及用於晶片至封裝連接之接合部位。於製造階段之BEOL部分中，接點(墊)、互連線、通孔及電介質結構被形成。針對現代IC製程，於BEOL中可加入多於10個金屬層。
以下所述之實施例可應用於FEOL處理及結構、BEOL處理及結構、或FEOL和BEOL處理及結構兩者。特別地，雖然範例處理方案可使用一種FEOL處理情境來闡述，但此類方式亦可應用於BEOL處理。同樣地，雖然範例處理方案可使用一種BEOL處理情境來闡述，但此類方式亦可應用於FEOL處理。
依據本揭露之實施例，描述用於電晶體終端之減成圖案化的自對準通孔。在一實施例中，描述主動閘極上方的接點(COAG)結構以及製程。本揭露之一或更多實施例係有關於具有一或多個溝槽接點結構(例如，當作溝槽接點通孔)之半導體結構或裝置。本揭露之一或更多實施例係有關於半導體結構或裝置之製造方法，該些半導體結構或裝置具有一或更多閘極接點結構形成於該些半導體結構或裝置之閘極電極的主動部分上方。文中所述之方式可被用以藉由致能主動閘極區上方之閘極接點形成來減少標準單元面積。在一或更多實施例中，其被製造以接觸閘極電極之溝槽接點結構為自對準通孔結構。
為了提供背景，通孔將電晶體(閘極/接點)之終端連接至金屬互連之最低位準。習知圖案化製程涉及在介於電晶體與金屬互連之間的層間電介質中印刷通孔洞。隨著電晶體閘極節距之縮小，通孔之失準及終端之短路變得可能。在閘極/接點終端之上產生自對準硬遮罩可藉由對硬遮罩材料具選擇性的通孔蝕刻化學來減輕失準的通孔。然而，由於更小的通孔大小，通孔蝕刻變得更無選擇性(更大的方向性及高離子轟擊)。
依據本揭露之一或更多實施例，溝槽接點圖案(或，在其他實施例中，閘極金屬)被凹陷在各處，除了其中有接觸至金屬互連之通孔處以外。實施例可包括無失準地自對準至溝槽/閘極接點金屬。實施例可被實施以提供用於溝槽(或閘極)接點及通孔之低電阻值單石金屬。橫斷面分析可展現完美的或近乎完美的自對準至溝槽(或閘極)接點金屬及/或沒有介於通孔與閘極終端之間的金屬襯裡。
為了提供進一步背景，主動閘極上方接點之一些實施方式需要選擇性(「彩色」)蝕刻。用於蝕刻之相關聯製程窗可能是不夠的。例如，開路及短路之缺陷模式可持續地降低製造產量。開電路缺陷亦可造成鑲嵌金屬化，其係無法填入深且緊的空間。COAG之一些實施方式加諸對於多個模組(諸如閘極和接點凹陷、電介質硬遮罩沈積、及電介質拋光)的嚴格控制，以確保蝕刻選擇性(「彩色的」)硬遮罩之均勻度以及硬遮罩厚度之精確符合於規格。彩色蝕刻之有限的蝕刻選擇性留給製造線常見之任何上游製程偏差極少的空間。COAG實施方式無法提供一種消除所有開路及短路之強韌製程窗。
依據本揭露之一或更多實施例，文中所述之COAG方式可被實施以藉由以下來消除彩色蝕刻之一：在溝槽接點凹陷期間產生導電溝槽接點分接頭並容許此等導電溝槽接點分接頭結構上升高於經凹陷的溝槽接點且與其上之金屬層連接。實施例可被實施以亦消除金屬間隙填充入深且緊的空間中之需求。實施例可被實施以有利地達成高產量製造程序。
為了提供進一步背景，在其中與目前世代空間及佈局侷限相較之下為稍微放寬的空間及佈局侷限之技術中，通至閘極結構之接點可藉由形成通至隔離區上方所配置之閘極電極的一部分之接點來製造。當作範例，圖1A繪示一種具有配置於閘極電極之不活動部分上方的閘極接點之半導體裝置的平面視圖。
參考圖1A，半導體結構或裝置100A包括配置於基材102中(以及於隔離區106內)之擴散或主動區104。一或更多閘極線(亦已知為多晶矽線)，諸如閘極線108A、108B及108C，被配置於擴散或主動區104上方以及於隔離區106之一部分上方。源極或汲極接點(亦已知為溝槽接點)，諸如接點110A及110B，被配置於半導體結構或裝置100A的源極和汲極區上方。溝槽接點通孔112A及112B個別地提供通至溝槽接點110A及110B之接點。分離的閘極接點114(及上覆閘極接點通孔116)係提供通至閘極線108B之接點。相反於源極或汲極溝槽接點110A或110B，閘極接點114被配置(從平面視圖的觀點)於隔離區106上方，但非於擴散或主動區104上方。再者，閘極接點114及閘極接點通孔116兩者均不被配置於源極或汲極溝槽接點110A與110B之間。
圖1B闡明一種具有配置於閘極電極之不活動部分上方的閘極接點之非平面半導體裝置的橫斷面視圖。參考圖1B，半導體結構或裝置100B(例如，圖1A之裝置100A的非平面版本)包括形成自基材102(且於隔離區106內)之非平面擴散或主動區104B(例如，鰭片結構)。閘極線108B被配置於非平面擴散或主動區104B上方以及於隔離區106之一部分上方。如圖所示，閘極線108B包括閘極電極150及閘極電介質層152，連同電介質蓋層154。閘極接點114、及上覆閘極接點通孔116亦從此透視圖看出，連同上覆金屬互連160，其均被配置於層間電介質堆疊或層170中。亦從圖1B之透視圖看出，閘極接點114被配置於隔離區106上方，但不是於非平面擴散或主動區104B上方。
再次參考圖1A及1B，半導體結構或裝置100A及100B之配置係個別地將閘極接點置於隔離區上方。此一配置浪費了佈局空間。然而，將閘極接點置於主動區上方將需要極度嚴格的重合預算或者閘極尺寸將必須增加以提供足夠的空間來著陸閘極接點。再者，歷史上，通至擴散區上方之閘極的接點已被避免了貫穿其他閘極材料(例如，多晶矽)而接觸下方主動區的風險。文中所述之一或更多實施例藉由提供可行的方式(及所得的結構)來製造其接觸擴散或主動區上方所形成之閘極電極的部分之接點結構以處理上述問題。
當作範例，圖2A闡明一種具有配置於閘極電極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本揭露之實施例。參考圖2A，半導體結構或裝置200A包括配置於基材202中(以及於隔離區206內)之擴散或主動區204。一或更多閘極線，諸如閘極線208A、208B及208C，被配置於擴散或主動區204上方以及於隔離區206之一部分上方。源極或汲極溝槽接點，諸如溝槽接點210A及210B，被配置於半導體結構或裝置200A之源極和汲極區上方。溝槽接點通孔212A及212B個別地提供通至溝槽接點210A及210B之接點。閘極接點通孔216(其不具有中間的分離閘極接觸層)係提供通至閘極線208B之接點。相反於圖1A，閘極接點216被配置(從平面視圖的觀點)於擴散或主動區204上方以及介於源極或汲極接點210A與210B之間。
圖2B繪示一種具有配置於閘極電極之主動部分上方的閘極接點通孔之非平面半導體裝置的橫斷面視圖，依據本揭露之實施例。參考圖2B，半導體結構或裝置200B(例如，圖2A之裝置200A的非平面版本)包括形成自基材202(且於隔離區206內)之非平面擴散或主動區204B(例如，鰭片結構)。閘極線208B被配置於非平面擴散或主動區204B上方以及於隔離區206之一部分上方。如圖所示，閘極線208B包括閘極電極250及閘極電介質層252，連同電介質蓋層254。閘極接點通孔216亦從此透視圖看出，連同上覆金屬互連260，其均被配置於層間電介質堆疊或層270中。亦從圖2B之透視圖看出，閘極接點通孔216被配置於非平面擴散或主動區204B上方。
因此，再次參考圖2A及2B，於一實施例中，溝槽接點通孔212A、212B及閘極接點通孔216被形成於相同層中且為基本上共面的。相較於圖1A及1B，通至閘極線之接點將另包括額外閘極接觸層，例如，其將為垂直於相應的閘極線。然而，在與圖2A及2B相關聯所述的結構中，結構200A及200B之製造係個別地致能直接自主動閘極部分上之金屬互連層的接點之著陸而不會短路至相鄰的源極汲極區。於一實施例中，此一配置係藉由免除應延伸隔離上之電晶體閘極以形成可靠接點的需求來提供對於電路佈局的大面積減少。如遍及本說明書所使用，於一實施例中，針對閘極之主動部分的參考係指稱其配置於(從平面視圖的觀點)下方基材之主動或擴散區上方的閘極線或結構之該部分。於一實施例中，針對閘極之不活動部分的參考係指稱其配置於(從平面視圖的觀點)下方基材之隔離區上方的閘極線或結構之該部分。
於一實施例中，半導體結構或裝置200為非平面裝置，諸如(但不限定於)fin-FET或三閘極裝置。於此一實施例中，相應的半導體通道區係由三維主體所組成或者被形成為三維主體。於一此類實施例中，閘極線208A及208B之閘極電極堆疊係圍繞三維主體之至少頂部表面及一對側壁。於另一實施例中，至少該通道區被形成為離散的三維主體，諸如於環繞式閘極裝置中。於一此類實施例中，閘極線208A及208B之閘極電極堆疊各完全地圍繞該通道區。
一般地，一或更多實施例係有關於用以將閘極接點通孔直接地著陸於主動電晶體閘極上之方式(以及由此所形成的結構)。此等方式可消除為了接觸之目的而延伸隔離上之閘極線的需求。此等方式亦可消除需要分離的閘極接點(GCN)層以引導來自閘極線或結構之信號的需求。於一實施例中，消除上述特徵係藉由凹陷接點金屬於溝槽接點(TCN)中以及引入額外電介質材料於製程流(例如，溝槽絕緣層(TILA))中來達成。額外電介質材料被包括為溝槽接點電介質蓋層，具有不同於其用於閘極對準的接點製程(GAP)處理方案(例如，閘極絕緣層(GILA)之使用)中之溝槽接點對準的閘極電介質材料蓋層之蝕刻特性。
依據本揭露之一或更多實施例，圖案化操作被插入在溝槽接點凹陷之前，以致能升高的導電分接頭結構與最終製造的上覆金屬層連接。在一實施例中，在上覆金屬化層中所履行之後續通孔蝕刻不再需要包括TILA蝕刻，且金屬化僅需填入層間電介質中。應理解：通孔蝕刻可被去著陸。亦即，通孔蝕刻可係失準以使得其偏離至TCN分接頭之側。在此一情況下，金屬化可具有「爪」之外觀(例如，部分地在分接頭之頂部上且部分地在側壁上)。隨著典型經去著陸通孔否則所將展現的經去著陸電阻值懲罰，此特徵可有助益。
當作範例處理方案，圖3A-3C繪示一種製造具有導電溝槽接點分接頭之主動閘極上方接點(COAG)結構之方法中的各種操作之橫斷面視圖及相應平面視圖，依據本揭露之實施例。圖4繪示橫斷面視圖及相應平面視圖，其繪示具有導電溝槽接點分接頭之主動閘極上方接點(COAG)結構，依據本揭露之實施例。
參考圖3A，開始結構300包括在基材302之上的複數閘極結構308，其可係(或包括)矽鰭片。閘極結構308可各包括閘極電極和閘極電介質。下內部間隔物310可係沿著各閘極結構308之一部分，如所描繪。電介質間隔物314係沿著閘極結構308之側壁而形成。閘極絕緣層(GILA)312係在閘極結構308之各者上。應理解：「GILA」材料可不需為獨特的，且可為在閘極結構上方之更一般的電介質結構。溝槽接點結構306係介於相鄰閘極結構308的電介質間隔物314之間。於一實施例中，溝槽接點結構306係在外延半導體源極或汲極結構304上，如所描繪。一或多個位置可包括在其中將不形成溝槽接點之位置中的源極或汲極結構304上之電介質接點插塞316。
參考圖3B，遮罩(未描繪)被形成於開始結構300上方。遮罩覆蓋複數溝槽接點結構306之一或多個部分。由遮罩所暴露之複數溝槽接點結構306的上部分被接著凹陷以形成經凹陷溝槽接點結構部分306A。然而，由遮罩所覆蓋之複數溝槽接點結構306的上部分被保護而不凹陷以形成溝槽接點分接頭結構部分306B(例如，用以提供與溝槽接點相連的接點分接頭，且可被稱為單石)。溝槽絕緣蓋層(TILA)320被接著形成在經凹陷溝槽接點結構部分306A上。在一實施例中，溝槽絕緣蓋層320係藉由低k電介質層之覆蓋層沈積及後續平坦化來形成。結果，溝槽接點分接頭結構部分306B被暴露在圖3B之結構中。
參考圖3C，閘極接點通孔322被形成以接觸閘極結構308之一者。閘極接點通孔322可藉由移除GILA 320層之一的部分並形成導電材料在其中來形成。在一實施例中，形成閘極接點通孔322侵蝕相應閘極間隔物314之部分(例如，用以形成閘極間隔物314A)，如所描繪。在一實施例中，溝槽接點被凹陷至足以容納VCG至TCN短路容限323之深度。
參考圖4，圖3C之結構的進一步處理包括形成層間電介質材料328在圖3C的結構之上並接著形成開口在層間電介質材料328中。該等開口之一暴露複數溝槽接點結構306(306A/306B)之一的導電分接頭結構306B。導電結構326被接著形成在開口中，導電結構326與導電分接頭結構306B直接接觸。開口之另一者暴露閘極接點通孔322。導電結構324被接著形成在開口中，導電結構324與閘極接點通孔322直接接觸。在一實施例中，導電結構326係直接地著陸在導電分接頭結構306B上之M0線。在另一實施例中，專屬通孔層被用以直接地著陸在導電分接頭結構306B上。
再次參考圖4，依據本揭露之實施例，一種積體電路結構包括在基材302之上的複數閘極結構308，閘極結構308之各者包括其上之閘極絕緣層312。複數導電溝槽接點結構306(306A/306B)係與複數閘極結構308交錯，導電溝槽接點結構之各者包括其上之溝槽絕緣層320。複數導電溝槽接點結構306之一包括突出通過相應溝槽絕緣層320之導電分接頭結構306B。層間電介質材料328在溝槽絕緣層320及閘極絕緣層312之上。一開口係在層間電介質材料328中，該開口暴露複數導電溝槽接點結構306之一的導電分接頭結構306B。導電結構326係在該開口中，導電結構326係與複數導電溝槽接點結構306之一的導電分接頭結構306B直接接觸。
在一實施例中，開口進一步暴露相應溝槽絕緣層320之一部分，如在圖4之平面視圖中所描繪。在一實施例中，開口進一步暴露複數閘極結構308之相鄰一者的閘極絕緣層312。
在一實施例中，溝槽絕緣層320及閘極絕緣層312包括不同材料。在一實施例中，溝槽絕緣層320包括碳化矽，而閘極絕緣層312包括氮化矽。在一實施例中，溝槽絕緣層320包括氮化矽，而閘極絕緣層312包括碳化矽。
在一實施例中，積體電路結構進一步包括複數電介質間隔物314，其係與複數閘極結構308及複數導電溝槽接點結構306交錯。在一此類實施例中，開口進一步暴露複數電介質間隔物314之一的一部分。
在一實施例中，複數導電溝槽接點結構306及複數閘極結構308係在半導體鰭片302上。在一實施例中，導電結構326係(或包括)導電線。
當作範例製造方案，圖5A-5B繪示橫斷面視圖，其表示一種製造具有配置相鄰於閘極之主動部分的溝槽接點結構之半導體結構的方法中之各種操作，依據本揭露之實施例。
參考圖5A，複數閘極結構504被形成在鰭片或基材502之上。閘極結構504可包括閘極電介質及閘極電極。閘極結構504之各者包括閘極絕緣層(GILA)506或其上之閘極電介質蓋。電介質間隔物507可係沿著各閘極堆疊504/GILA 506對之側壁。閘極結構504與導電溝槽接點結構508交錯。導電溝槽接點結構508之各者包括溝槽絕緣層(TILA)510或其上之接點電介質蓋。然而，在所描繪的位置處，導電溝槽接點結構508之中心一者具有導電溝槽接點分接頭530以取代相應TILA之一部分。
在特定實施例中，如在圖5A中所描繪，第一電介質蝕刻停止層512係直接在溝槽絕緣層510及閘極絕緣層506及(可能地)電介質間隔物507上且在其上方相連。第二電介質蝕刻停止層514係直接在第一電介質蝕刻停止層512上且在其上方相連。第二電介質蝕刻停止層514係與第一電介質蝕刻停止層512相異。在特定實施例中，第二電介質蝕刻停止層514係由氧化鋁所組成，而第一電介質蝕刻停止層512係由氮化矽所組成。
再次參考圖5A，層間電介質(ILD)材料516係在第二電介質蝕刻停止層514上。開口518被形成在ILD材料516中。開口518可包括溝槽部分520及通孔部分522。在一實施例中，開口518係使用乾式或電漿蝕刻製程而被形成在ILD材料516中。初始蝕刻製程可停止在第二電介質蝕刻停止層514上。第二電介質蝕刻停止層514及第一電介質蝕刻停止層512可接著被一起或依序地圖案化。應理解：可替代地使用單一蝕刻停止層或者無蝕刻停止層。在任何情況下，開口518之通孔部分522暴露溝槽接點結構508之中心一者的導電溝槽接點分接頭530。
參考圖5B，導電結構532被形成在開口518中。在一實施例中，導電結構532包括上導電線或互連及下導電通孔，如所描繪。在一實施例，導電結構532係與溝槽接點結構508之中心一者的導電溝槽接點分接頭530電接觸。
依據本揭露之一或更多實施例，蝕刻停止層堆疊被實施以提供對TILA/GILA之增進的通孔接點選擇性並提供實質上增進的產量。在一實施例中，通孔開口蝕刻著陸在具有極高選擇性的上電介質蝕刻停止層上。上電介質蝕刻停止層係以對下方的下電介質蝕刻停止層有選擇性來蝕刻。下電介質蝕刻停止層被接著蝕刻以暴露下方TILA/GILA區。可實施多操作貫穿製程以減少對於下方TILA/GILA之損失且致能顯著的產量增進。
在另一態樣中，當作範例製造方案，開始結構包括配置在基材之上的一或多個閘極堆疊結構。閘極堆疊結構可包括閘極電介質層及閘極電極。溝槽接點(例如，通至基材之擴散區的接點或通至基材內所形成之外延區的接點)係藉由電介質間隔物而被隔離自閘極堆疊結構。絕緣蓋層可被配置在閘極堆疊結構(例如，GILA)上。在一實施例中，可從層間電介質材料所製造的接點阻擋區或「接點插塞」被包括於其中接點形成將被阻擋的區中。
在一實施例中，接點圖案係基本上極佳地對準一現存的閘極圖案而同時免除使用一種具有極度嚴格的重合預算之微影操作。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之關鍵微影操作(如其他方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。
再者，閘極堆疊結構可藉由一種取代閘極程序來製造。於此一方案中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF 6之乾式蝕刻製程來移除。於另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH 4OH或氫氧化四甲銨的濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻製程來移除。
於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。退火被履行在永久接點之形成以前。
接下來，溝槽接點可被凹陷以提供經凹陷溝槽接點，其具有低於相鄰間隔物之頂部表面的高度。絕緣蓋層被接著形成在經凹陷溝槽接點(例如，TILA)上。依據本揭露之實施例，在經凹陷溝槽接點上之絕緣蓋層係由一種具有不同於閘極堆疊結構上之絕緣蓋層的蝕刻特性之材料所組成。
溝槽接點可藉由一種對於間隔物及閘極絕緣蓋層之材料具有選擇性的製程而被凹陷。例如，於一實施例中，溝槽接點係藉由一種蝕刻製程(諸如濕式蝕刻製程或乾式蝕刻製程)而被凹陷。溝槽接點絕緣蓋層可由一種製程來形成，該製程適於提供共形及密封層於溝槽接點的暴露部分之上。例如，於一實施例中，溝槽接點絕緣蓋層係由化學氣相沈積(CVD)製程所形成，以當作整個結構之上的共形層。共形層被接著平坦化(例如，藉由化學機械拋光(CMP))，以提供僅在經凹陷溝槽接點之上的溝槽接點絕緣蓋層材料。
有關用於閘極或溝槽接點絕緣蓋層之適當材料組合，於一實施例中，該對閘極和溝槽接點絕緣蓋材料之一者係由氧化矽所組成而另一者係由氮化矽所組成。於另一實施例中，該對閘極和溝槽接點絕緣蓋材料之一者係由氧化矽所組成而另一者係由碳摻雜的氮化矽所組成。於另一實施例中，該對閘極和溝槽接點絕緣蓋材料之一者係由氧化矽所組成而另一者係由碳化矽所組成。於另一實施例中，該對閘極和溝槽接點絕緣蓋材料之一者係由氮化矽所組成而另一者係由碳摻雜的氮化矽所組成。於另一實施例中，該對閘極和溝槽接點絕緣蓋材料之一者係由氮化矽所組成而另一者係由碳化矽所組成。於另一實施例中，該對閘極和溝槽接點絕緣蓋材料之一者係由碳摻雜的氮化矽所組成而另一者係由碳化矽所組成。
當作範例結構，圖5C繪示一種具有閘極接點及溝槽接點的積體電路結構之平面視圖及相應橫斷面視圖，依據本揭露之實施例。
參考圖5C，一種積體電路結構550包括位於半導體基材或鰭片552(諸如矽鰭片)之上的閘極線560。閘極線560包括閘極堆疊(例如，包括閘極電介質層或堆疊以及該閘極電介質層或堆疊上之閘極電極)及閘極堆疊上之閘極絕緣蓋層562。電介質間隔物558係沿著閘極堆疊之側壁，以及於一實施例中，係沿著絕緣蓋層562之側壁，如所描繪。
溝槽接點554係鄰接閘極線560之側壁，具有電介質間隔物558介於閘極線560與溝槽接點554之間。溝槽接點554之個別者包括導電接點結構及該導電接點結構上之溝槽接點絕緣蓋層556。
再次參考圖5C，溝槽接點通孔564被形成在一配置在溝槽接點絕緣蓋層556之開口內的溝槽接點分接頭特徵(例如，未凹陷部分)。溝槽接點通孔564形成在溝槽接點分接頭特徵之位置處的電接觸。於一此類實施例中，在閘極結構上之閘極絕緣蓋層562係防止由溝槽接點通孔564所致之閘極至源極短路或閘極至汲極短路。
再次參考圖5C，閘極接點通孔566被形成在閘絕緣蓋層562之開口中且電接觸各別導電閘極結構。在一實施例中，閘極接點通孔566電接觸在半導體基材或鰭片552上方之位置處的各別閘極結構。於一此類實施例中，溝槽接點上之閘溝槽絕緣蓋層556係防止由閘極接點通孔566所致之源極至閘極短路或汲極至閘極短路。
文中所述之方式及結構可致能其使用其他方法所不可能或難以製造的其他結構或裝置之形成。於第一範例中，圖6繪示另一種具有配置於閘極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本發明之另一實施例。參考圖6，半導體結構或裝置600包括複數閘極結構608A-608C，其係與複數溝槽接點610A及610B叉合(這些特徵被配置於基材的主動區之上，未顯示)。閘極接點通孔680被形成於閘極結構608B之主動部分上。閘極接點通孔680被進一步配置於閘極結構608C之主動部分上，耦合閘極結構608B及608C。應理解：中間溝槽接點610B可藉由使用溝槽接點隔離蓋層(例如，TILA)或低k電介質膜而被隔離自接點680。圖6之接點組態可提供較容易的方式來捆紮一佈局中之相鄰閘極線，而無須導引束帶通過金屬化之上層，因此致能較小的單元面積或較不複雜的佈線方案、或兩者。
於第二範例中，圖7闡明另一種具有耦合一對溝槽接點的溝槽接點通孔之半導體裝置的平面視圖，依據本發明之另一實施例。參考圖7，半導體結構或裝置750包括複數閘極結構758A-758C，其係與複數溝槽接點760A及760B叉合(這些特徵被配置於基材的主動區之上，未顯示)。溝槽接點通孔790被形成於溝槽接點760A上。溝槽接點通孔790被進一步配置於溝槽接點760B上，耦合溝槽接點760A及760B。應理解：中間閘極結構758B可藉由使用閘極隔離蓋層(例如，藉由GILA製程)而被隔離自溝槽接點通孔790。圖7之接點組態可提供較容易的方式來捆紮一佈局中之相鄰溝槽接點，而無須導引束帶通過金屬化之上層，因此致能較小的單元面積或較不複雜的佈線方案、或兩者。
閘極電極之絕緣蓋層可使用數種沈積操作來製造，而因此，可包括多重沈積製程之假影。當作範例，圖8A-8F闡明橫斷面視圖，其表示一種製造具有閘極堆疊之積體電路結構的方法中之各種操作，該閘極堆疊具有上覆絕緣蓋層，依據本發明之實施例。
參考圖8A，開始結構800包括閘極堆疊804於基材或鰭片802之上。閘極堆疊804包括閘極電介質層806、共形導電層808、及導電填充材料810。於一實施例中，閘極電介質層806為使用原子層沈積(ALD)製程所形成的高k閘極電介質層，而共形導電層為使用ALD製程所形成的工作函數層。於一此類實施例中，熱或化學氧化物層812(諸如熱或化學氧化矽或二氧化矽層)係介於基材或鰭片802與閘極電介質層806之間。電介質間隔物814(諸如氮化矽間隔物)係鄰接閘極堆疊804之側壁。電介質閘極堆疊804及電介質間隔物814被裝入層間電介質(ILD)層816中。於一實施例中，閘極堆疊804係使用取代閘極及取代閘極電介質處理方案而被形成。遮罩818被圖案化於閘極堆疊804及ILD層816之上以提供一暴露閘極堆疊804之開口820。
參考圖8B，使用選擇性蝕刻製程或多數製程，閘極堆疊804(包括閘極電介質層806、共形導電層808、及導電填充材料810)被凹陷相對於電介質間隔物814及IDL層816。遮罩818被接著移除。該凹陷係提供空腔822於凹陷的閘極堆疊824之上。
於另一實施例中(未顯示)，共形導電層808及導電填充材料810被凹陷相對於電介質間隔物814及IDL層816，但閘極電介質層806未被凹陷或僅被最小地凹陷。應理解：於其他實施例中，根據高蝕刻選擇性之無遮罩方式被用於該凹陷。
參考圖8C，用以製造閘極絕緣蓋層之多重沈積製程中的第一沈積製程被履行。第一沈積製程被用以形成與圖8B之結構共形的第一絕緣層826。於一實施例中，第一絕緣層826包括矽及氮，例如，第一絕緣層826為氮化矽(Si 3N 4)層、富矽氮化矽層、貧矽氮化矽層、或碳摻雜的氮化矽層。於一實施例中，第一絕緣層826僅部分地填充凹陷的閘極堆疊824之上的空腔822。
參考圖8D，第一絕緣層826係接受蝕刻回製程(諸如各向異性蝕刻製程)以提供絕緣蓋層之第一部分828。絕緣蓋層之第一部分828僅部分地填充凹陷的閘極堆疊824之上的空腔822。
參考圖8E，額外的交替沈積製程及蝕刻回製程被履行直到空腔822被填充以凹陷的閘極堆疊824之上的絕緣閘極封蓋結構830。接縫832可於橫斷面分析中為明顯的並可指示其用於絕緣閘極封蓋結構830之交替沈積製程及蝕刻回製程的數目。於圖8E中所示之範例中，三組接縫832A、832B及832C之存在係指示其用於絕緣閘極封蓋結構830之四個交替沈積製程及蝕刻回製程。於一實施例中，由接縫832所分離的絕緣閘極封蓋結構830之材料830A、830B、830C及830D均具有完全或實質上相同的組成。
參考圖8F，第一電介質蝕刻停止層850(諸如與第一電介質蝕刻停止層512相關聯所描述者)被形成在圖8E之結構上。第二電介質蝕刻停止層852(諸如與第二電介質蝕刻停止層514相關聯所描述者)被形成在第一電介質蝕刻停止層850上。
如遍及本申請案所述，基材可由一種可承受製造程序且其中電荷可能遷移之半導體材料所組成。於一實施例中，基材於文中被描述為大塊基材，其係由摻雜有電荷載子(諸如，但不限定於，磷、砷、硼或其組合)之結晶矽、矽/鍺或鍺層所組成，以形成主動區。於一實施例中，此一大塊基材中之矽原子的濃度大於97%。於另一實施例中，大塊基材係由生長在分離結晶基材頂部上的外延層所組成，例如，生長在硼摻雜的大塊矽單晶基材頂部上的矽外延層。大塊基材可替代地由III-V族材料所組成。於一實施例中，大塊基材係由III-V族材料所組成，諸如(但不限定於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。於一實施例中，大塊基材係由III-V族材料所組成，而電荷載子摻雜物雜質原子為諸如(但不限定於)碳、矽、鍺、氧、硫、硒或碲等各者。
如遍及本申請案所述，隔離區(諸如淺溝槽隔離區或子鰭片隔離區)可由一種材料所組成，該種材料適於最終地將永久閘極結構之部分電隔離(或有助於隔離)自下方大塊基材或者隔離其形成於下方大塊基材內之主動區，諸如隔離鰭片主動區。例如，於一實施例中，間隔區係由一種電介質材料之一或更多層所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、碳摻雜的氮化矽、或其組合。
如遍及本申請案所述，閘極線或閘極結構可由一種包括閘極電介質層及閘極電極層之閘極電極堆疊所組成。於一實施例中，閘極電極堆疊之閘極電極係由金屬閘極所組成，而閘極電介質層係由高K材料所組成。例如，於一實施例中，閘極電介質層係由一種材料所組成，諸如(但不限定於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。再者，閘極電介質層之一部分可包括從半導體基材之頂部數層所形成的原生氧化物之層。於一實施例中，閘極電介質層係由頂部高k部分及下部分(由半導體材料之氧化物所組成)所組成。於一實施例中，閘極電介質層係由氧化鉿之頂部部分及二氧化矽或氧氮化矽之底部部分所組成。於某些實施方式中，閘極電介質之部分為「U」狀結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。
於一實施例中，閘極電極係由一種金屬層所組成，諸如(但不限定於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於一特定實施例中，閘極電極係由一種形成在金屬工作函數設定層之上的非工作函數設定填充材料所組成。閘極電極層可由P型工作函數金屬或N型工作函數金屬所組成，根據電晶體將是PMOS或NMOS電晶體。於某些實施方式中，閘極電極層可包括二或更多金屬層之堆疊，其中一或更多金屬層為工作函數金屬層且至少一金屬層為導電填充層。針對PMOS電晶體，其可用於閘極電極之金屬包括(但不限定於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層將致能一種具有介於約4.9 eV與約5.2 eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體，可用於閘極電極之金屬包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能一種具有介於約3.9 eV與約4.2 eV間之工作函數的NMOS閘極電極之形成。於某些實施方式中，閘極電極可包括「U」狀結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。於另一實施方式中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基材之頂部表面而不包括實質上垂直於基材之頂部表面的側壁部分。於本揭露之進一步實施方式中，閘極電極可包括U狀結構及平面、非U狀結構之組合。例如，閘極電極可包括一或更多U狀金屬層，其係形成於一或更多平面、非U狀層之頂部上。
如遍及本申請案所述，與閘極線或電極堆疊關聯之間隔物可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自相鄰的導電接點，諸如自對準接點。例如，於一實施例中，間隔物係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO 2))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的各種低k電介質材料、以及其組合。該層間電介質材料可由技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。
於一實施例中，如亦遍及本說明書所使用者，金屬線或互連線材料(及通孔材料)係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或更多者的層)、不同金屬或合金之堆疊，等等。因此，互連線可為單一材料層、或可被形成自數個層，包括導電襯裡層及填充層。任何適當的沈積製程(諸如電鍍、化學氣相沈積或物理氣相沈積)可被用以形成互連線。於一實施例中，互連線係由導電材料所組成，諸如(但不限定於)Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au或其合金。互連線有時亦(於本技術中)被稱為軌線、佈線、線、金屬、或僅為互連。
於一實施例中，如亦遍及本說明書所使用者，硬遮罩材料係由不同於層間電介質材料的電介質材料所組成。於一實施例中，不同的硬遮罩材料可被使用於不同的區以提供彼此不同及不同於下方電介質及金屬層的生長或蝕刻選擇性。於某些實施例中，硬遮罩層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料。於另一實施例中，硬遮罩材料包括金屬類。例如硬遮罩或其他上方材料可包括鈦或其他金屬之氮化物(例如，氮化鈦)的層。潛在地較少量之其他材料(諸如氧)可被包括於這些層之一或更多者中。替代地，本技術中所已知的其他硬遮罩層可根據特定實施方式而被使用。硬遮罩層可藉由CVD、PVD、或藉由其他沈積方法而被形成。
於一實施例中，如亦遍及本說明書所使用，微影操作係使用193nm浸入式微影(i193)、極紫外線(EUV)微影或電子束直接寫入(EBDW)微影等等來履行。正色調或負色調抗蝕劑可被使用。於一實施例中，微影遮罩是一種由地形遮蔽部分、抗反射塗層(ARC)、及光抗蝕劑層所組成的三層遮罩。於一特定此類實施例中，地形遮蔽部分為碳硬遮罩(CHM)層而抗反射塗層為矽ARC層。
於一實施例中，文中所述之方式可涉及形成一接點圖案，其係極佳地對準一現存的閘極圖案而同時免除使用一種具有極度嚴格的重合預算之微影操作。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之關鍵微影操作(如其他方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。
再者，閘極堆疊結構可藉由一種取代閘極程序來製造。於此一方案中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF 6之使用的乾式蝕刻製程來移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH 4OH或氫氧化四甲銨之使用的濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻來移除。
於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程，以獲得結構。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。退火被履行在永久接點之形成以前。
於某些實施例中，半導體結構或裝置之配置係將閘極接點置於隔離區上方之閘極線或閘極堆疊的部分上方。然而，此一配置可被視為佈局空間之無效率使用。於另一實施例中，半導體裝置具有接點結構，其係接觸一主動區上方所形成的閘極電極之部分。通常，在形成閘極接點結構(諸如通孔)於閘極的主動部分之上以及於如溝槽接點通孔的相同層之中以前(例如，除此之外)，本揭露之一或更多實施例包括首先使用閘極對準的溝槽接點製程。此一製程可被實施以形成溝槽接點結構以供半導體結構製造，例如，針對積體電路製造。於一實施例中，溝槽接點圖案被形成為對準現存的閘極圖案。反之，其他方式通常涉及一額外的微影製程，具有一微影接點圖案緊密對齊至現存的閘極圖案，結合選擇性接點蝕刻。例如，另一製程可包括具有接點特徵之分離圖案化的多晶矽(閘極)柵格之圖案化。
應理解：節距分割處理及圖案化方案可被實施以致能文中所述之實施例或可被包括為文中所述之實施例的部分。節距分割圖案化通常係指稱節距減半、節距減為四分之一，等等。節距分割方案可被應用於FEOL處理、BEOL處理、或FEOL(裝置)和BEOL(金屬化)處理兩者。依據文中所述之一或更多實施例，光學微影被首先實施來以預定義的節距列印單向線(例如，嚴格地單向或主要地單向)。節距分割處理被接著實施為一種用以增加線密度之技術。
於一實施例中，針對鰭片、閘極線、金屬線、ILD線或硬遮罩線之術語「光柵結構」被用以於文中指稱緊密節距光柵結構。於此一實施例中，緊密節距無法直接透過選定的微影來獲得。例如，根據選定微影之圖案可首先被形成，但該節距可藉由使用間隔物遮罩圖案化而被減半，如本技術中所已知者。甚至，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，文中所述之光柵狀圖案可具有以實質上恆定節距來分隔並具有實質上恆定寬度之金屬線、ILD線或硬遮罩線。例如，於某些實施例中，節距變化可於百分之十以內而寬度變化可於百分之十以內，以及於某些實施例中，節距變化可於百分之五以內而寬度變化可於百分之五以內。圖案可藉由節距減半或節距減為四分之一(或其他節距分割)方式來製造。於一實施例中，光柵不一定是單一節距。
在一實施例中，空白膜係使用微影及蝕刻處理(其可涉及，例如，間隔物為基的雙倍圖案化(SBDP)或節距減半、或間隔物為基的四倍圖案化(SBQP)或節距四分之一化)而被圖案化。應理解其他的節距分割方式亦可被實施。於任何情況下，於一實施例中，可藉由選定微影方式，諸如193nm浸入微影(193i)，以製造具柵格佈局。節距分割可被實施以增加具柵格佈局中之線的密度以n之因數。利用193i微影加上以「n」之因數的節距分割之具柵格佈局形成可被指定為193i+P/n節距分割。於一此類實施例中，193nm浸入擴縮可利用成本效益高的節距分割而被延伸於許多世代。
亦應理解：並非上述製程之所有態樣均需被實行以落入本揭露之實施例的精神及範圍內。例如，於一實施例中，虛擬閘極無須曾被形成在製造閘極接點於閘極堆疊的主動部分之上以前。上述閘極堆疊可實際上為永久閘極堆疊，如一開始所形成者。同時，文中所述之製程可被用以製造一或複數半導體裝置。半導體裝置可為電晶體等類裝置。例如，於一實施例中，半導體裝置為用於邏輯或記憶體之金氧半導體(MOS)電晶體，或者為雙極電晶體。同時，於一實施例中，半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、或FIN-FET。一或更多實施例可特別有用於製造半導體裝置，在10奈米(10 nm)科技節點或次10奈米(10 nm)科技節點上。
用於FEOL層或結構製造之額外或中間操作可包括標準微電子製造程序，諸如微影、蝕刻、薄膜沈積、平坦化(諸如化學機械拋光(CMP))、擴散、度量衡、犧牲層之使用、蝕刻停止層之使用、平坦化停止層之使用、或與微電子組件製造相關之任何其他動作。同時，應理解：針對之前製程流所述的製程操作可被施行以替代的順序，不是每一操作均需被執行或者額外的製程操作可被執行、或兩者。
文中所揭露之實施例可被用以製造多種不同類型的積體電路或微電子裝置。此類積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排或其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。
圖9闡明一計算裝置900，依據本揭露之一實施方式。計算裝置900含有電路板902。電路板902可包括數個組件，包括(但不限定於)處理器904及至少一通訊晶片906。處理器904被實體地及電氣地耦合至電路板902。於某些實施方式中，至少一通訊晶片906亦被實體地及電氣地耦合至電路板902。於進一步實施方式中，通訊晶片906為處理器904之部分。
根據其應用，計算裝置900可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板902。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片906致能無線通訊，以供資料之轉移至及自計算裝置900。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片906可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置900可包括複數通訊晶片906。例如，第一通訊晶片906可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片906可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置900之處理器904包括封裝於處理器904內之積體電路晶粒。於本揭露之實施例的一些實施方式中，處理器之積體電路晶粒包括一或更多結構，諸如依據本揭露之實施方式而建造的積體電路結構。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器或記憶體之電子資料以將該電子資料(或兩者)轉變為其可被儲存於暫存器或記憶體中之其他電子資料。
通訊晶片906亦包括封裝於通訊晶片906內之積體電路晶粒。依據本揭露之另一實施方式，通訊晶片之積體電路晶粒係依據本揭露之實施方式而被建造。
於進一步實施例中，計算裝置900內所包括之另一組件可含有依據本揭露之實施例的實施方式所建造的積體電路晶粒。
於各種實施方式中，計算裝置900可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置900可為處理資料之任何其他電子裝置。
圖10闡明其包括本揭露之一或更多實施例的中介層1000。中介層1000為中介基材，用以橋接第一基材1002至第二基材1004。第一基材1002可為(例如)積體電路晶粒。第二基材1004可為(例如)記憶體模組、電腦主機板、或其他積體電路晶粒。通常，中介層1000之目的係為了將連接延伸至較寬的節距或者將連接重新路由至不同連接。例如，中介層1000可將積體電路晶粒耦合至球柵陣列(BGA)1006，其可後續地被耦合至第二基材1004。於某些實施例中，第一和第二基材1002/1004被安裝至中介層1000之相反側。於其他實施例中，第一和第二基材1002/ 1004被安裝至中介層1000之相同側。以及於進一步實施例中，三或更多基材係經由中介層1000而被互連。
中介層1000可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，中介層1000可被形成以替代的堅硬或彈性材料，其可包括用於半導體基材之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。
中介層1000可包括金屬互連1008及通孔1010，包括(但不限定於)穿越矽通孔(TSV)1012。中介層1000可進一步包括嵌入式裝置1014，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於中介層1000上。依據本揭露之實施例，文中所揭露之設備或製程可被用於中介層1000之製造或用於中介層1000中所包括的組件之製造。
圖11為一種行動計算平台1100之等角視圖，該行動計算平台係利用依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本揭露之實施例。
行動計算平台1100可為任何可攜式裝置，其係針對電子資料顯示、電子資料處理、及無線電子資料傳輸之各者而被組態。例如，行動計算平台1100可為：輸入板、智慧型手機、膝上型電腦等等之任一者；並包括顯示螢幕1105，其於範例實施例中為觸控螢幕(電容式、電感式、電阻式，等等)、晶片級(SoC)或封裝級集成系統 1110、及電池1113。如圖所示，由較高電晶體封裝密度所致能之系統1110中的集成等級越大，則其可由電池1113或非揮發性儲存(諸如固態硬碟)所佔據之行動計算平台1100的部分越大，或者用於改良的平台功能之電晶體閘極數越大。類似地，系統1110中之各電晶體的載子移動率越大，則功能性越大。如此一來，文中所述之技術可致能行動計算平台1100中之性能及形狀因數增進。
集成系統1110被進一步闡明於延伸視圖1120中。於範例實施例中，封裝裝置1177包括至少一記憶體晶片(例如，RAM)、或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)，依據文中所述之一或更多製程所製造或包括文中所述之一或更多特徵。封裝裝置1177進一步耦合至電路板1160，連同一或更多電力管理積體電路(PMIC)1115、RF(無線)積體電路(RFIC)1125，包括寬頻RF(無線)傳輸器及/或接收器(例如，包括數位寬頻及類比前端模組進一步包括於傳輸路徑上之功率放大器以及於接收路徑上之低雜訊放大器)、及其控制器1111。功能上，PMIC 1115執行電池電力調節、DC至DC轉換等等，而因此具有一耦合至電池1113之輸入並具有一提供電流供應至所有其他功能性模組之輸出。如進一步闡明者，於範例實施例中，RFIC 1125具有一耦合至天線之輸出以提供實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。於替代實施方式中，這些板階模組可被集成至其被耦合至封裝裝置1177之封裝基材的分離IC上、或者於其被耦合至封裝裝置1177之封裝基材的單一IC(SoC)內。
於另一形態中，半導體封裝被用以保護積體電路(IC)晶片或晶粒，且亦用以提供具有通至外部電路之電介面的晶粒。隨著針對更小電子裝置之漸增的需求，半導體封裝被設計成甚至更為簡潔且必須支援更大的電路密度。再者，針對更高性能裝置之需求導致對於一種致能薄封裝輪廓及與後續組裝處理相容之低總翹曲的改良的半導體封裝之需求。
於一實施例中，通至陶瓷或有機封裝基材之佈線接合被使用。於另一實施例中，C4製程被使用以將晶粒安裝至陶瓷或有機封裝基材。特別地，C4焊球連接可被實施以提供介於半導體裝置與基材之間的倒裝晶片互連。倒裝晶片或受控制的崩潰晶片連接(C4)為一種用於半導體裝置之安裝類型，諸如積體電路(IC)晶片、MEMS或組件，其係利用焊料 凸塊以取代佈線接合。焊料凸塊被沈積於C4墊上，其被置於基材封裝之頂部側上。為了將半導體裝置安裝至基材，其被翻轉以主動側面向下於安裝區域上。焊料凸塊被用以將半導體裝置直接地連接至基材。
圖12闡明一種倒裝晶片安裝的晶粒之橫斷面視圖，依據本揭露之實施例。
參考圖12，一種設備1200包括晶粒1202，諸如依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本揭露之實施例。晶粒1202包括金屬化墊1204於其上。封裝基材1206(諸如陶瓷或有機基材)包括連接1208於其上。晶粒1202及封裝基材1206係藉由其被耦合至金屬化墊1204及連接1208之焊球1210而被電連接。下填材料1212係圍繞焊球1210。
處理倒裝晶片可類似於傳統IC製造，具有一些額外操作。接近製造程序之末端，裝附墊被金屬化以使其更易被焊料接受。此通常由數個處置所組成。焊料之小點被接著沈積於各金屬化墊上。晶片被接著切除自晶圓如常。為了將倒裝晶片安裝入電路，該晶片被反轉以將焊料點向下帶至下方電子裝置或電路板上之連接器上。該焊料被接著再融化以產生電連接，通常係使用超音波或替代地回填焊料製程。此亦留下小空間於晶片的電路與下方安裝之間。在大部分情況下，電絕緣黏著劑被接著「下填」以提供更強的機械連接、提供熱橋、及確保焊料接點不會由於晶片與系統之剩餘者的差分加熱而受應力。
於其他實施例中，更新的封裝及晶粒至晶粒互連方式(諸如通過矽通孔(TSV)及矽中介層)被實施以製造高性能多晶片模組(MCM)及系統級封裝(SiP)，其係結合依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本揭露之實施例。
因此，本揭露之實施例包括具有導電溝槽接點分接頭之主動閘極上方接點(COAG)結構、及製造具有導電溝槽接點分接頭之主動閘極上方接點(COAG)結構的方法。
雖然特定實施例已被描述於上，但這些實施例不是想要限制本揭露之範圍，即使其中僅有單一實施例係針對特定特徵而被描述。本揭露中所提供之特徵的範例是想成為說明性而非限制性的，除非另有聲明。以上描述是想要涵蓋此等替代方式、修改、及同等物，如熟悉本技術人士將理解其具有本揭露之優點。
本揭露之範圍包括文中所揭露之任何特徵或特徵的組合(無論是明確地或暗示地)、或任何其一般化，無論其是否減輕文中所處理之任何或所有問題。因此，新的申請專利範圍可於本申請案(或請求其優先權之申請案)之執行期間被構想至任何此等特徵組合。特別地，參考後附申請專利範圍，來自附屬項申請專利範圍之特徵可與獨立項申請專利範圍之那些特徵結合，且來自個別獨立項申請專利範圍之特徵可以任何適當方式被結合而非僅以後附申請專利範圍中所列舉的特定組合。
下列範例係有關進一步的實施例。不同實施例之各種特徵可與所包括的某些特徵多樣地結合而將其他特徵排除以適合多種不同應用。
範例實施例1：一種積體電路結構包括在一基材之上的複數閘極結構，該等閘極結構之各者包括其上之一閘極絕緣層。複數導電溝槽接點結構係與該等複數閘極結構交錯，該等導電溝槽接點結構之各者包括其上之一溝槽絕緣層。該等複數導電溝槽接點結構之一包括突出通過該相應溝槽絕緣層之一導電分接頭結構。一層間電介質材料在該等溝槽絕緣層及該等閘極絕緣層之上。一開口係在該層間電介質材料中，該開口暴露該等複數導電溝槽接點結構之一的該導電分接頭結構。一導電結構係在該開口中，該導電結構與該等複數導電溝槽接點結構之一的該導電分接頭結構直接接觸。
範例實施例2：範例實施例1之積體電路結構，其中該開口進一步暴露該相應溝槽絕緣層之一部分。
範例實施例3：範例實施例1或2之積體電路結構，其中該開口進一步暴露該等複數閘極結構之相鄰一者的一閘極絕緣層。
範例實施例4：範例實施例1、2或3之積體電路結構，其中該等溝槽絕緣層與該等閘極絕緣層包括不同材料。
範例實施例5：範例實施例4之積體電路結構，其中該等溝槽絕緣層包括碳化矽，而該等閘極絕緣層包括氮化矽。
範例實施例6：範例實施例4之積體電路結構，其中該等溝槽絕緣層包括氮化矽，而該等閘極絕緣層包括碳化矽。
範例實施例7：範例實施例1、2、3、4、5或6之積體電路結構，進一步包括與該等複數閘極結構及該等複數導電溝槽接點結構交錯之複數電介質間隔物，其中該開口進一步暴露部分該等複數電介質間隔物之一的一部分。
範例實施例8：範例實施例1、2、3、4、5、6或7之積體電路結構，其中該等複數導電溝槽接點結構及該等複數閘極結構係在一半導體鰭片上。
範例實施例9：範例實施例1、2、3、4、5、6、7或8之積體電路結構，其中該導電結構包括一導電線。
範例實施例10：一種製造一積體電路結構之方法包括在一基材之上的複數閘極結構，該等閘極結構之各者包括其上之一閘極絕緣層。複數導電溝槽接點結構係與該等複數閘極結構交錯而形成，該等導電溝槽接點結構之各者包括其上之一溝槽絕緣層。該等複數導電溝槽接點結構之一包括突出通過該相應溝槽絕緣層之一導電分接頭結構。一層間電介質材料被形成在該等溝槽絕緣層及該等閘極絕緣層形成之上。一開口被形成在該層間電介質材料中，該開口暴露該等複數導電溝槽接點結構之一的該導電分接頭結構。一導電結構被形成在該開口中，該導電結構與該等複數導電溝槽接點結構之一的該導電分接頭結構直接接觸。
範例實施例11：範例實施例10之方法，其中該開口進一步暴露該相應溝槽絕緣層之一部分。
範例實施例12：範例實施例10或11之方法，其中該開口進一步暴露該等複數閘極結構之相鄰一者的一閘極絕緣層。
範例實施例13：範例實施例10、11或12之方法，進一步包括形成與該等複數閘極結構及該等複數導電溝槽接點結構交錯之複數電介質間隔物，其中該開口進一步暴露部分該等複數電介質間隔物之一的一部分。
範例實施例14：範例實施例10、11、12或13之方法，其中該等複數導電溝槽接點結構及該等複數閘極結構係在一半導體鰭片上。
範例實施例15：範例實施例10、11、12、13或14之方法，其中該導電結構包括一導電線。
範例實施例16：一種計算裝置包括一電路板、及耦合至該電路板之一組件。該組件包括一積體電路結構，該積體電路結構包括在一基材之上的複數閘極結構，該等閘極結構之各者包括其上之一閘極絕緣層。複數導電溝槽接點結構係與該等複數閘極結構交錯，該等導電溝槽接點結構之各者包括其上之一溝槽絕緣層。該等複數導電溝槽接點結構之一包括突出通過該相應溝槽絕緣層之一導電分接頭結構。一層間電介質材料在該等溝槽絕緣層及該等閘極絕緣層之上。一開口係在該層間電介質材料中，該開口暴露該等複數導電溝槽接點結構之一的該導電分接頭結構。一導電結構在該開口中，該導電結構與該直接接觸。
範例實施例17：範例實施例16之計算裝置，進一步包括一耦合至該電路板之記憶體。
範例實施例18：範例實施例16或17之計算裝置，進一步包括一耦合至該電路板之通訊晶片。
範例實施例19：範例實施例16、17或18之計算裝置，進一步包括一耦合至該電路板之相機。
範例實施例20：範例實施例16、17、18或19之計算裝置，其中該組件係一封裝積體電路晶粒。
100A,100B:半導體結構或裝置 102:基材 104:擴散或主動區 104B:非平面擴散或主動區 106:隔離區 108A,108B,108C:閘極線 110A,110B:接點 112A,112B:溝槽接點通孔 114:閘極接點 116:閘極接點通孔 150:閘極電極 152:閘極電介質層 154:電介質蓋層 160:上覆金屬互連 170:層間電介質堆疊或層 200A,200B:半導體結構或裝置 202:基材 204:擴散或主動區 204B:非平面擴散或主動區 206:隔離區 208A,208B,208C:閘極線 210A,210B:接點 212A,212B:溝槽接點通孔 216:閘極接點通孔 250:閘極電極 252:閘極電介質層 254:電介質蓋層 260:上覆金屬互連 270:層間電介質堆疊或層 300:開始結構 302:基材 304:外延半導體源極或汲極結構 306:溝槽接點結構 306A:經凹陷溝槽接點結構部分 306B:溝槽接點分接頭結構部分 308:閘極結構 310:下內部間隔物 312:閘極絕緣層(GILA) 314:電介質間隔物 314A:閘極間隔物 316:電介質接點插塞 320:溝槽絕緣蓋層(TILA) 322:閘極接點通孔 323:VCG至TCN短路容限 324:導電結構 326:導電結構 328:層間電介質材料 502:鰭片或基材 504:閘極結構 506:閘極絕緣層(GILA) 507:電介質間隔物 508:導電溝槽接點結構 510:溝槽絕緣層(TILA) 512:第一電介質蝕刻停止層 514:第二電介質蝕刻停止層 516:層間電介質(ILD)材料 518:開口 520:溝槽部分 522:通孔部分 530:導電溝槽接點分接頭 550:積體電路結構 552:半導體基材或鰭片 554:溝槽接點 556:溝槽接點絕緣蓋層 558:電介質間隔物 560:閘極線 562:閘極絕緣蓋層 564:溝槽接點通孔 566:閘極接點通孔 600:半導體結構或裝置 608A-608C:閘極結構 610A,610B:溝槽接點 680:閘極接點通孔 750:半導體結構或裝置 758A-758C:閘極結構 760A,760B:溝槽接點 790:溝槽接點通孔 800:開始結構 802:基材或鰭片 804:閘極堆疊 806:閘極電介質層 808:共形導電層 810:導電填充材料 812:熱或化學氧化物層 814:電介質間隔物 816:層間電介質(ILD)層 818:遮罩 820:開口 822:空腔 824:凹陷的閘極堆疊 826:第一絕緣層 828:第一部分 830:絕緣閘極封蓋結構 830A,830B,830C,830D:材料 832,832A,832B,832C:接縫 850:第一電介質蝕刻停止層 852:第二電介質蝕刻停止層 900:計算裝置 902:電路板 904:處理器 906:通訊晶片 1000:中介層 1002:第一基材 1004:第二基材 1006:球柵陣列(BGA) 1008:金屬互連 1010:通孔 1012:穿越矽通孔(TSV) 1014:嵌入式裝置 1100:行動計算平台 1105:顯示螢幕 1110:集成系統 1111:控制器 1113:電池 1115:電力管理積體電路(PMIC) 1120:延伸視圖 1125:RF(無線)積體電路(RFIC) 1160:電路板 1177:封裝裝置 1200:設備 1202:晶粒 1204:金屬化墊 1206:封裝基材 1208:連接 1210:焊球 1212:下填材料
[圖1A]繪示一種具有配置於閘極電極之不活動部分上方的閘極接點之半導體裝置的平面視圖。
[圖1B]繪示一種具有配置於閘極電極之不活動部分上方的閘極接點之非平面半導體裝置的橫斷面視圖。
[圖2A]繪示一種具有配置於閘極電極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本揭露之實施例。
[圖2B]繪示一種具有配置於閘極電極之主動部分上方的閘極接點通孔之非平面半導體裝置的橫斷面視圖，依據本揭露之實施例。
[圖3A-3C]繪示一種製造具有導電溝槽接點分接頭之主動閘極上方接點(COAG)的之方法中的各種操作之橫斷面視圖及相應平面視圖，依據本揭露之實施例。
[圖4]繪示橫斷面視圖及相應平面視圖，其繪示具有導電溝槽接點分接頭之主動閘極上方接點(COAG)，依據本揭露之實施例。
[圖5A-5B]繪示橫斷面視圖，其表示一種製造具有配置相鄰於閘極之主動部分的溝槽接點結構之半導體結構的方法中之各種操作，依據本揭露之實施例。
[圖5C]繪示一種具有閘極接點及溝槽接點的積體電路結構之平面視圖及相應橫斷面視圖，依據本揭露之實施例。
[圖6]繪示另一種具有配置於閘極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本揭露之另一實施例。
[圖7]繪示另一種具有耦合一對溝槽接點的溝槽接點通孔之半導體裝置的平面視圖，依據本揭露之另一實施例。
[圖8A-8F]繪示橫斷面視圖，其表示一種製造具有閘極堆疊之積體電路結構的方法中之各種操作，該閘極堆疊具有上覆絕緣蓋層，依據本揭露之實施例。
[圖9]闡明一計算裝置，依據本揭露之一實施方式。
[圖10]繪示其包括本揭露之一或更多實施例的中介層。
[圖11]為一種行動計算平台之等角視圖，該行動計算平台係利用依據文中所述之一或更多製程所製造的IC或者包括文中所述之一或更多特徵，依據本揭露之實施例。
[圖12]闡明一種倒裝晶片安裝的晶粒之橫斷面視圖，依據本揭露之實施例。
200A:半導體結構或裝置
202:基材
204:擴散或主動區
206:隔離區
208A,208B,208C:閘極線
210A,210B:接點
212A,212B:溝槽接點通孔
216:閘極接點通孔

Claims (20)

  1. 一種積體電路結構，包含： 一基材之上的複數閘極結構，該等閘極結構之各者包括其上之一閘極絕緣層； 與該等複數閘極結構交錯之複數導電溝槽接點結構，該等導電溝槽接點結構之各者包括其上之一溝槽絕緣層，其中該等複數導電溝槽接點結構之一者包含突出通過該相應溝槽絕緣層之一導電分接頭結構； 一層間電介質材料，在該等溝槽絕緣層及該等閘極絕緣層之上； 在該層間電介質材料中之一開口，該開口暴露該等複數導電溝槽接點結構之一者的該導電分接頭結構；及 在該開口中之一導電結構，該導電結構與該等複數導電溝槽接點結構之該一者的該導電分接頭結構直接接觸。
  2. 如請求項1之積體電路結構，其中該開口進一步暴露該相應溝槽絕緣層之一部分。
  3. 如請求項1或2之積體電路結構，其中該開口進一步暴露該等複數閘極結構之相鄰一者的一閘極絕緣層。
  4. 如請求項1或2之積體電路結構，其中該等溝槽絕緣層與該等閘極絕緣層包含不同材料。
  5. 如請求項4之積體電路結構，其中該等溝槽絕緣層包含碳化矽，而該等閘極絕緣層包含氮化矽。
  6. 如請求項4之積體電路結構，其中該等溝槽絕緣層包含氮化矽，而該等閘極絕緣層包含碳化矽。
  7. 如請求項1或2之積體電路結構，進一步包含： 與該等複數閘極結構及該等複數導電溝槽接點結構交錯之複數電介質間隔物，其中該開口進一步暴露該等複數電介質間隔物之一者的一部分。
  8. 如請求項1或2之積體電路結構，其中該等複數導電溝槽接點結構及該等複數閘極結構係在一半導體鰭片上。
  9. 如請求項1或2之積體電路結構，其中該導電結構包括一導電線。
  10. 一種製造積體電路結構之方法，該方法包含： 形成複數閘極結構在一基材之上，該等閘極結構之各者包括其上之一閘極絕緣層； 形成與該等複數閘極結構交錯之複數導電溝槽接點結構，該等導電溝槽接點結構之各者包括其上之一溝槽絕緣層，其中該等複數導電溝槽接點結構之一者包含突出通過該相應溝槽絕緣層之一導電分接頭結構； 形成一層間電介質材料在該等溝槽絕緣層及該等閘極絕緣層之上； 形成一開口在該層間電介質材料中，該開口暴露該等複數導電溝槽接點結構之一者的該導電分接頭結構；及 形成一導電結構在該開口中，該導電結構與該等複數導電溝槽接點結構之該一者的該導電分接頭結構直接接觸。
  11. 如請求項10之方法，其中該開口進一步暴露該相應溝槽絕緣層之一部分。
  12. 如請求項10或11之方法，其中該開口進一步暴露該等複數閘極結構之相鄰一者的一閘極絕緣層。
  13. 如請求項10或11之方法，進一步包含： 形成與該等複數閘極結構及該等複數導電溝槽接點結構交錯之複數電介質間隔物，其中該開口進一步暴露該等複數電介質間隔物之一者的一部分。
  14. 如請求項10或11之方法，其中該等複數導電溝槽接點結構及該等複數閘極結構係在一半導體鰭片上。
  15. 如請求項10或11之方法，其中該導電結構包括一導電線。
  16. 一種計算裝置，包含： 一電路板；及 一耦合至該電路板之組件，該組件包括一積體電路結構，其包含： 一基材之上的複數閘極結構，該等閘極結構之各者包括其上之一閘極絕緣層； 與該等複數閘極結構交錯之複數導電溝槽接點結構，該等導電溝槽接點結構之各者包括其上之一溝槽絕緣層，其中該等複數導電溝槽接點結構之一者包含突出通過該相應溝槽絕緣層之一導電分接頭結構； 一層間電介質材料，在該等溝槽絕緣層及該等閘極絕緣層之上； 在該層間電介質材料中之一開口，該開口暴露該等複數導電溝槽接點結構之一者的該導電分接頭結構；及 在該開口中之一導電結構，該導電結構與該等複數導電溝槽接點結構之該一者的該導電分接頭結構直接接觸。
  17. 如請求項16之計算裝置，進一步包含： 一耦合至該電路板之記憶體。
  18. 如請求項16或17之計算裝置，進一步包含： 一耦合至該電路板之通訊晶片。
  19. 如請求項16或17之計算裝置，進一步包含： 一耦合至該電路板之相機。
  20. 如請求項16或17之計算裝置，其中該組件係一封裝積體電路晶粒。
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