TWI571759B - 佈局設計方法、佈局設計系統以及積體電路 - Google Patents

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Description

佈局設計方法、佈局設計系統以及積體電 路
本案是有關於一種設計方法與系統，且特別是有關於一種積體電路的佈局設計方法與系統。
積體電路(integrated circuit；IC)係根據佈局設計來製造，佈局設計可用以形成複數個遮罩以便選擇性形成或移除各個結構特徵層，諸如主動區域、閘電極、隔離結構的各層及/或導電結構的各種特徵層。許多製造製程可用來增加特徵層之空間解析度，藉且，佈局圖案在設計時便能採用更精細的空間解析度要求。部份的實際電路中採用下列製造製程，如紫外線微影術、遠紫外線微影術、電子束微影術及/或多圖案化等製造製程中至少一者來提高空間解析度。在許多應用中，積體電路的各層結構分別具有不同的可用最精細空間解析度。
根據本揭示文件之一實施例，揭示一種形成用於製造積體電路的佈局設計方法。該方法包括在第一佈局層中置 放第一組佈局圖案及在第二佈局層中置放第二組佈局圖案。藉由硬體處理器執行上述操作中的至少一者。第一組佈局圖案與第一組柵線之一或更多個柵線對準。第一組佈局圖案對應於在積體電路之第一元件層中製造第一組元件。第一組柵線沿第一方向延伸，其中第一組柵線之第一柵線與標準單元佈局之第一單元邊界重疊，且第一組柵線之第二柵線與標準單元佈局之第二單元邊界重疊。第二組佈局圖案與第二組柵線之一或更多者對準。第二組佈局圖案對應於在積體電路之第二元件層中製造第二組元件。第二組柵線沿第一方向延伸且具有至少兩個不同線間距，其中第二組柵線之第一柵線與標準單元佈局之第一單元邊界重疊，且第二組柵線之第二柵線與標準單元佈局之第二單元邊界重疊。
根據另一實施例，佈局設計系統包括編碼有指令集的非暫態儲存媒體以及硬體處理器。該硬體處理器與非暫態儲存媒體通訊耦合且經配置以執行指令集。指令集經配置以引發處理器在第一佈局層中置放第一組佈局圖案及在第二佈局層中置放第二組佈局圖案。第一組佈局圖案與第一組柵線之一或更多個柵線對準。第一組佈局圖案對應於在積體電路之第一元件層中製造第一組元件。第一組柵線沿第一方向延伸，其中第一組柵線之第一柵線與標準單元佈局之第一單元邊界重疊，且第一組柵線之第二柵線與標準單元佈局之第二單元邊界重疊。第二組佈局圖案與第二組柵線之一或更多者對準。第二組佈局圖案對應於在積體電路之第二元件層中製造第二組元件。第二組柵線沿第一方向延伸且具有至少兩個不同線間距， 其中第二組柵線之第一柵線與標準單元佈局之第一單元邊界重疊，且第二組柵線之第二柵線與標準單元佈局之第二單元邊界重疊。
根據另一實施例，積體電路包括沿預定方向延伸的第一元件層中的第一組元件及沿預定方向延伸的第二元件層中的第二組元件。第一組元件之第一元件與標準單元之第一單元邊界對準，且第一組元件之第二元件與標準單元之第二單元邊界對準。第二元件層中的第二組元件具有至少兩個不同中心至中心間距。第二組元件之第一元件與標準單元之第一單元邊界對準，且第二組元件之第二元件與標準單元之第二單元邊界對準。
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：
100‧‧‧佈局設計
100A,100B‧‧‧佈局設計部分
110‧‧‧佈局圖案
120‧‧‧第一組柵線
122‧‧‧第一柵線
124‧‧‧第二柵線
130‧‧‧標準單元區域
132-138‧‧‧單元邊界
140-146‧‧‧佈局圖案
150‧‧‧第二組柵線
152‧‧‧第一柵線
154‧‧‧第二柵線
156-158‧‧‧柵線
200A-200C‧‧‧佈局部分
210a-210h‧‧‧佈局圖案
220a-220i‧‧‧柵線
230a-230h‧‧‧佈局圖案
240a-240j‧‧‧柵線
250a-250g‧‧‧佈局圖案
260a-260i‧‧‧柵線
300‧‧‧佈局部分
310,310a,310b‧‧‧佈局圖案
320‧‧‧柵線
400A,400B‧‧‧佈局設計部分
410‧‧‧佈局圖案
420‧‧‧第三組柵線
430‧‧‧標準單元區域
432-438‧‧‧單元邊界
440-446‧‧‧佈局圖案
450‧‧‧第四組柵線
452‧‧‧第一柵線
454‧‧‧第二柵線
456‧‧‧柵線
500‧‧‧佈局設計
512,512’,514,514’‧‧‧切割佈局圖案
520,520’‧‧‧標準單元
522,522’,524,524’,526,526’,528,528’‧‧‧單元邊界
532,532’,534,534’,536,536’‧‧‧佈局圖案
600‧‧‧方法
610-650‧‧‧操作
700‧‧‧佈局設計系統
710‧‧‧第一電腦系統
712‧‧‧硬體處理器
714‧‧‧非暫態電腦可讀取儲存媒體
714a‧‧‧指令集
714b‧‧‧佈局設計
714c‧‧‧中間資料
716‧‧‧輸入/輸出介面
717‧‧‧顯示單元
718‧‧‧網路介面
720‧‧‧第二電腦系統
730‧‧‧網路儲存裝置
740‧‧‧網路
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1A圖係根據一些實施例之佈局設計的一部分之示意圖，該圖圖示具有基於第一組柵線置放之佈局圖案的第一佈局層。
第1B圖係根據一些實施例之第1A圖之佈局設計的一部分之示意圖，該圖圖示具有基於第二組柵線置放之佈局圖案的第二佈局層。
第2A圖至第2C圖係根據一些實施例之可用作第1B圖中的第二組柵線之替代的柵線及相應示例性佈局圖案之示意圖。
第3圖係根據一些實施例之可用作第1A圖中的第一組柵 線之替代的柵線及相應示例性佈局圖案之示意圖。
第4A圖係根據一些實施例之另一佈局設計的一部分之示意圖，該圖圖示具有基於第一組柵線置放之佈局圖案的第一佈局層。
第4B圖係根據一些實施例之第4A圖之另一佈局設計的一部分之示意圖，該圖圖示具有基於第二組柵線置放之佈局圖案的第二佈局層。
第5圖係根據一些實施例之具有一組切割佈局圖案的佈局設計的一部分之示意圖。
第6圖係根據一些實施例之形成佈局設計之方法之流程圖。
第7圖係根據一些實施例之佈局設計系統之方塊圖。
以下揭示內容提供許多不同實施例或實例，以便實施本發明之不同特徵。下文描述元件及排列之特定實例以簡化本發明。當然，該等實例僅為示例性且並不欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵使得第一特徵及特徵可不處於直接接觸的實施例。另外，本發明可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「較低」、「上方」、「較高」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
根據本申請案之一或更多個實施例，兩個佈局層各個具有相應組的柵線以便相應地置放佈局圖案。在一些實施例中，兩個佈局層之兩組柵線包括與標準單元佈局之單元邊界重疊的柵線。又，兩個佈局層中的至少一者具有至少兩個不同線間距。因此，對應於兩個佈局層中的至少一者之所得元件中的僅一些無法在最佳化精細間距下製造。與加寬兩個佈局層之兩組柵線之一者的線間距來適應另一組柵線的線間距的配置相比，根據本申請案的實施例使得對應於兩個佈局層之所得元件中的大部分仍在相應最佳化精細間距下製造。
第1A圖係根據一些實施例之佈局設計100的一部分100A之示意圖。第1A圖描繪具有基於第一組柵線120置放之佈局圖案110的第一佈局層。佈局圖案110係標準單元佈局的一部分，該標準單元佈局具有標準單元區域130，該標準單元區域由沿方向X延伸的單元邊界132與134及沿方向Y延伸的單元邊界136與138圍繞。
第一組柵線120沿方向X延伸且具有線間距P10。第一組柵線120具有與單元邊界132重疊的第一柵線122 及與單元邊界134重疊的第二柵線124。佈局圖案110經置放以與第一組柵線120之相應柵線對準。在本發明中，若佈局圖案之中心線與柵線重疊，則佈局圖案與柵線對準。佈局圖案110具有寬度W10。基於S10=(P10-W10)的方式決定佈局圖案110之兩個相鄰佈局圖案之間的間隔S10。
第一組佈局圖案110對應於在沿方向X延伸的第一元件層中製造積體電路之第一組元件。在一些實施例中，線間距P10、寬度W10及間隔S10經設置以最小化預定製造製程所容許之所得積體電路之面積。在本申請案中及在一些實施例中，此線間距P10亦稱為第一佈局層之最佳化精細間距。
在一些實施例中，第一組柵線120表示參考線，該等參考線可用來對應於第一佈局層置放佈局圖案。在一些實施例中，省去佈局圖案110之一或更多個佈局圖案，及佈局圖案110之一或更多個佈局圖案沿第一組柵線120之相應柵線具有不同長度及/或不同區段數量。
在根據佈局設計100製造之所得積體電路中，第一元件層中的第一組元件亦與第一組柵線120對準且具有對應於線間距P10的中心至中心間距。在一些實施例中，第一組元件之第一元件與柵線122及單元邊界132對準。在一些實施例中，第一組元件之第二元件與柵線124及單元邊界134對準。
第1B圖係根據一些實施例之第1A圖之佈局設計100的一部分100B之示意圖。第1B圖描繪具有基於第二組柵線150置放之佈局圖案140的第二佈局層。佈局圖案140係第1A圖之標準單元佈局的一部分，該部分具有標準單元區域 130，該標準單元區域由單元邊界132、134、136及138圍繞。
第二組柵線150沿方向X延伸且具有與單元邊界132重疊的第一柵線152及與單元邊界134重疊的第二柵線154。第二組柵線150進一步包括貫穿標準單元區域130的柵線156及超出標準單元區域130之外的柵線158。柵線156具有線間距P20。柵線152至柵線156中的最近者具有線間距P22，及柵線154至柵線156中的最近者具有線間距P24。在第1B圖中所描繪之實施例中，線間距P22及P24大於線間距P20。因此，第二組柵線150具有至少兩個不同線間距。
佈局圖案140經置放以與第一組柵線150之相應柵線對準。佈局圖案140包括沿柵線152對準的佈局圖案142、沿柵線154對準的佈局圖案144及沿相應柵線156對準的佈局圖案146中之各者。佈局圖案146具有寬度W20。佈局圖案142具有寬度W22，且佈局圖案144具有寬度W24。在第1B圖中所描繪之實施例中，寬度W22及W24大於寬度W20。因此，佈局圖案140具有至少兩個不同線寬度。
在一些實施例中，具有與佈局圖案146之寬度W20相比更寬的寬度W22及W24的佈局圖案142及144具有較小單位長度電阻率及可用以製造貫穿例如五個或更多個標準單元的電力線或訊號線。
此外，佈局圖案146具有間隔S20。佈局圖案142與佈局圖案146中的最近者具有間隔S22，及佈局圖案144與佈局圖案146中的最近者具有間隔S24。基於S20=(P20-W20)的方式決定間隔S20。基於S22=(P20-0.5‧(W20+W22))的方式 決定間隔S22。基於S24=(P20-0.5‧(W20+W24))的方式決定間隔S24。在第1B圖中所描繪之實施例中，間隔S22、S24及S20相同。在一些實施例中，間隔S22及S24與間隔S20不同。
第二組佈局圖案140對應於在沿方向X延伸的第二元件層中製造上文第1A圖中所論述之積體電路之第二組元件。在一些實施例中，線間距P20、寬度W20及間隔S20經設置以最小化本文預定製造製程所容許之所得積體電路之面積。在一些實施例中，第二組柵線150表示參考線，該等參考線可用來對應於第二佈局層置放佈局圖案。因此，在一些實施例中，省去佈局圖案140之一或更多個佈局圖案，及佈局圖案150之一或更多個佈局圖案沿第一組柵線150之相應柵線具有不同長度及/或不同區段數量。
在根據佈局設計100製造之所得積體電路中，第二元件層中的第二組元件亦對準第二組柵線150且具有對應於線間距P20、P22及P24的中心至中心間距。在一些實施例中，第二組元件之第一元件與柵線152及單元邊界132對準。在一些實施例中，第二組元件之第二元件與柵線154及單元邊界134對準。
在第1A圖至第1B圖所描繪之實施例中，第一元件層對應於FinFET(鰭式場效電晶體)的鰭式結構層，及第二元件層對應於鰭式結構層上方的導電層。在一些實施例中，第一元件層對應於鰭式結構層上方的第一導電層，及第二元件層對應於第一導電層上方的第二導電層。
標準單元佈局可用於製造積體電路之標準單元。 在第1A圖及第1B圖中，簡化及/或省去標準單元佈局之一些佈局圖案及特徵。在一些實施例中，標準單元為邏輯閘單元。在一些實施例中，邏輯閘單元包括及(AND)、或(OR)、非及(NAND)、非或(NOR)、互斥或(XOR)、反(INV)、及-或-反(AND-OR-Invert；AOI)、或-及-反(OR-AND-Invert；OAI)、多工(MUX)、正反、緩衝(BUFF)、鎖存、延遲或時脈單元。
第2A圖至第2C圖係根據一些實施例之可用作第1B圖中的第二組柵線150之替代的柵線及相應示例性佈局圖案之示意圖。第2A圖至第2C圖中與第1B圖中相同或相似的元件被給予相同元件符號。
第2A圖描繪包括佈局層的佈局之一部分200A，該佈局層可用以替換第1B圖之第二佈局層。第2A圖中的佈局層包括基於一組柵線220置放之佈局圖案210a-210h，該組柵線包括柵線220a-220j。
該組柵線220沿方向X延伸。柵線220b與單元邊界132重疊，且柵線220i與單元邊界134重疊。柵線220a-220c、220e及220f以及220h-220j具有線間距P30。柵線220d至相鄰柵線220c及220e具有線間距P32。柵線220g至相鄰柵線220f及220h具有線間距P34。在第2A圖中所描繪之實施例中，線間距P32及P34大於線間距P30。在一些實施例中，線間距P32及P34為相同。
佈局圖案210a-210h經置放以與相應柵線220b-220i對準。沿柵線220b及單元邊界132對準佈局圖案，且沿柵線220i及單元邊界134對準佈局圖案210h。佈局圖案 210a、21b、210d、210e、210g及210h具有寬度W30。佈局圖案210c具有寬度W32及佈局圖案210f具有寬度W34。在第2A圖中所描繪之實施例中，寬度W32及W34大於寬度W30。在一些實施例中，寬度W32及W34相同。
在一些實施例中，具有與寬度W30相比更寬的寬度W32及W34的佈局圖案210c及210f具有較小單位長度電阻率及可用以製造貫穿五個或更多個標準單元的電力線或訊號線。
此外，佈局圖案210a-210h具有間隔S30。基於S30=(P30-W30)=(P32-0.5‧(W30+W32))=(P34-0.5‧(W30+W34))的方式決定間隔S30。佈局圖案210a-210h對應於製造積體電路之一組元件。在一些實施例中，線間距P30、寬度W30及間隔S30經設置以最小化上文提前描述之預定製造製程所容許之所得積體電路之區域。
在一些實施例中，柵線220a-220j表示參考線，該等參考線可用來置放相應佈局層之佈局圖案。因此，在一些實施例中，省去佈局圖案210a-210h之一或更多個佈局圖案，及佈局圖案210a-210h之一或更多個佈局圖案沿柵線220a-220j之相應柵線具有不同長度及/或不同區段數量。
第2B圖描繪包括佈局層的佈局之一部分200B，該佈局層可用以替換第1B圖之第二佈局層。第2B圖中的佈局層包括基於一組柵線240置放之佈局圖案230a-230h，該組柵線包括柵線240a-240j。佈局圖案230a-230h對應於第2A圖中的佈局圖案210a-210h，且柵線240a-240j對應於第2A圖中的 柵線220a-220j。因此省去彼等柵線之詳細描述。
與第1B圖及第2A圖中所描繪之實施例相比，在一些實施例中，第2B圖可用以圖示出柵線240a-240i之不同線間距數量大於或等於2，而佈局圖案230a-230h之寬度保持相同。
在第2B圖中，佈局圖案230a-230h具有對應於線寬度W30的寬度W40。柵線240c-240h具有對應於線間距P30的線間距P40。柵線240b及240c具有線間距P42，且柵線240h及240i具有線間距P44。柵線240b與單元邊界132重疊，且柵線240i與單元邊界134重疊。在第2B圖中所描繪之實施例中，線間距P44大於線間距P40，且線間距P42大於線間距P40。
此外，佈局圖案230b-230g具有間隔S40。基於S40=(P40-W40)的方式決定間隔S40。佈局圖案230a及230b具有間隔S42。基於S42=(P42-W40)的方式決定間隔S42。佈局圖案230g及230h具有間隔S44。基於S44=(P44-W40)的方式決定間隔S44。在一些實施例中，線間距P40、寬度W40及間隔S40經設置以最小化上文提前描述之預定製造製程所容許之所得積體電路之面積。
在一些實施例中，柵線240a-240j表示參考線，該等參考線可用來置放相應佈局層之佈局圖案。因此，在一些實施例中，省去佈局圖案230a-230h之一或更多個佈局圖案，及佈局圖案230a-230h之一或更多個佈局圖案沿柵線240a-240j之相應柵線具有不同長度及/或不同區段數量。
第2C圖描繪包括佈局層的佈局之一部分200C， 該佈局層可用以替換第1B圖之第二佈局層。第2C圖中的佈局層包括基於一組柵線260置放之佈局圖案250a-250g，該組柵線包括柵線260a-260i。佈局圖案250a-250g對應於第2A圖中的佈局圖案210a-210h，且柵線260a-260i對應於第2A圖中的柵線220a-220j。因此省去該等柵線之詳細描述。
與第1B圖及第2A圖中所描繪之實施例相比，在一些實施例中，第2C圖可用以圖示出佈局圖案250a-250g之不同寬度數量大於或等於2，且不同線間距的數量亦經設置為大於或等於2。
在第2C圖中，柵線260c-260g具有對應於線間距P30的線間距P50。柵線260b及260c具有線間距P52，及柵線260g及260h具有線間距P54。柵線260b與單元邊界132重疊，及柵線260h與單元邊界134重疊。在第2C圖中所描繪之實施例中，線間距P54及P52相同且大於線間距P50。在一些實施例中，線間距P52及P54不同。
佈局圖案250b-250f具有對應於寬度W30的寬度W50。佈局圖案250a具有線寬度W52，及佈局圖案250g具有寬度W54。在第2C圖中所描繪之實施例中，寬度W54大於寬度W52，及寬度W52大於寬度W50。
此外，佈局圖案250b-250f具有間隔S50。基於S50=(P50-W50)的方式決定間隔S50。佈局圖案250a及250b具有間隔S52。基於S52=(P52-0.5‧(W52+W50))的方式決定間隔S52。佈局圖案250f及250g具有間隔S54。基於S54=(P54-0.5‧(W54+W50))的方式決定間隔S54。在一些實 施例中，線間距P50、寬度W50及間隔S50經設置以最小化上文提前描述之預定製造製程所容許之所得積體電路之面積。
在一些實施例中，柵線260a-260i表示參考線，該等參考線可用來置放相應佈局層之佈局圖案。因此，在一些實施例中，省去佈局圖案250a-250g之一或更多個佈局圖案，及佈局圖案250a-250g之一或更多個佈局圖案沿柵線260a-260i之相應柵線具有不同長度及/或不同區段數量。
在一些實施例中，可用於第二佈局層的一組柵線及相應佈局圖案具有第1B圖及第2A圖至第2C圖中所描繪之實施例中的一或更多者之特點之組合。
第3圖係根據一些實施例之可用作第1A圖中的第一組柵線之替代的柵線及相應示例性佈局圖案之示意圖。第3圖描繪包括佈局層的佈局之一部分300，該佈局層可用以替換第1A圖之第一佈局層。第3圖中的佈局層包括基於一組柵線320置放之佈局圖案310。第3圖亦描繪由單元邊界132、134、136及138圍繞的標準單元區域130。佈局圖案310對應於第1A圖中的佈局圖案110，及柵線320對應於第1A圖中的柵線120。因此省去該等柵線之詳細描述。
柵線320具有線間距P60。佈局圖案310與相應柵線320對準。佈局圖案310a與單元邊界132對準，且佈局圖案310b與單元邊界134對準。佈局圖案310具有寬度W60及間隔S60。基於S60=(P60-W60)的方式決定間隔S60。在一些實施例中，線間距P60、寬度W60及間隔S60經設置以最小化本文描述之預定製造製程所容許之所得積體電路之面積。
第3圖中所描繪之實施例具有線間距P60，該線間距P60比第1B圖及第2A圖至第2C圖中所描繪之第二佈局層的線間距P20、P30、P40或P50大。相比之下，第1A圖中的實施例具有小於線間距P20、P30、P40或P50的線間距P10。在一些實施例中，第3圖中所描繪之第一元件層對應於第一導電層，且根據第1B圖及第2A圖至第2C圖的第二元件層對應於第一導電層上方或下方的第二導電層。
在一些實施例中，柵線320表示參考線，該等參考線可用來置放相應佈局層之佈局圖案。因此，在一些實施例中，省去佈局圖案310之一或更多個佈局圖案，及佈局圖案310之一或更多個佈局圖案沿柵線320之相應柵線具有不同長度及/或不同區段數量。
第4A圖係根據一些實施例之另一佈局設計400的一部分400A之示意圖。第4A圖描繪具有基於第三組柵線420置放之佈局圖案410的佈局設計400之第一佈局層。佈局圖案410係標準單元佈局的一部分，該標準單元佈局具有標準單元區域430，該標準單元區域由沿方向X延伸的單元邊界432與434及沿方向Y延伸的單元邊界436與438圍繞。標準單元區域430及單元邊界432-438對應於標準單元區域130及單元邊界132-138，且因此省去彼等之詳細描述。
與第1A圖中的柵線120相比，第三組柵線420沿方向Y延伸且具有線間距P70。第三組柵線420具有與單元邊界436及438重疊的相應柵線。佈局圖案410經置放以與第三組柵線420之相應柵線對準。佈局圖案410具有寬度W70。基於 S70=(P70-W70)的方式決定第三組柵線420之兩個相鄰柵線之間的間隔S70。
第三組佈局圖案410對應於在沿方向Y延伸的第一元件層中製造積體電路之第一組元件。在一些實施例中，線間距P70、寬度W70及間隔S70經設置以最小化預定製造製程所容許之所得積體電路之面積。
第4B圖係根據一些實施例之第4A圖之佈局設計400的一部分400B之示意圖，該圖圖示具有基於第四組柵線450置放之佈局圖案440的佈局設計400之第二佈局層。佈局圖案440係第4A圖之標準單元佈局的一部分，該標準單元佈局具有標準單元區域430，該標準單元區域由單元邊界432-438圍繞。
第四組柵線450沿方向Y延伸且具有與單元邊界436重疊的第一柵線452及與單元邊界438重疊的第二柵線454。第四組柵線450進一步包括在單元邊界436與438之間延行的柵線456。柵線456具有線間距P80。柵線452至柵線456中的最近者具有線間距P82，及柵線454至柵線456中的最近者具有線間距P84。在第4B圖中所描繪之實施例中，線間距P82及P84大於線間距P80。在一些實施例中，線間距P82及P84不同。
佈局圖案440經置放以與第四組柵線450之相應柵線對準。佈局圖案440包括沿柵線452對準的佈局圖案442、沿柵線454對準的佈局圖案444，及沿相應柵線456對準佈局圖案446中之各者。佈局圖案446具有寬度W80。佈局圖案442 具有寬度W82，且佈局圖案444具有寬度W84。此外，佈局圖案446具有間隔S80。佈局圖案442與佈局圖案446中的最近者具有間隔S82，及佈局圖案444與佈局圖案446中的最近者具有間隔S84。在第4B圖中所描繪之實施例中，寬度W82及W84大於寬度W20。在一些實施例中，線寬度W82及W84不同。
佈局圖案440對應於在沿方向Y延伸的第二元件層中製造上文第4A圖中所論述之積體電路之第二組元件。在一些實施例中，線間距P80、寬度W80及間隔S80經設置以最小化上文提前描述之預定製造製程所容許之所得積體電路之面積。
在第4A圖至第4B圖所描繪之實施例中，第一元件層對應於閘極結構層，及第二元件層對應於閘極結構層上方的導電層。在一些實施例中，第一元件層對應於閘極結構層上方的第一導電層，及第二元件層對應於第一導電層上方的第二導電層。
鑒於上述，以與第1A圖及第1B圖中所描繪之實施例相似的方式排列第4A圖及第4B圖中所描繪之實施例，只是柵線及佈局圖案之定向不同。在一些實施例中，第2A圖至第2C圖中所描繪之實施例亦可用以經修改充當第4B圖之實施例之替代。在一些實施例中，第3圖中所描繪之實施例亦可用以經修改充當第4A圖之實施例之替代。
第5圖係根據一些實施例之具有一組切割佈局圖案512及514的佈局設計500的一部分之示意圖。
佈局設計500包括標準單元520，該標準單元經配 置以與另一標準單元520'鄰接。標準單元520包括沿方向X延伸的單元邊界522與524及沿方向Y延伸的單元邊界526與528。標準單元520包括一組佈局圖案532、534及536，該等佈局圖案沿方向X延伸且集體跨越沿方向Y可量測之距離D10。在第5圖中所描繪之實施例中，佈局圖案532位於單元邊界526與528之間，佈局圖案534延伸超過單元邊界526及528，及佈局圖案536具有邊緣與單元邊界526及528重疊。佈局圖案532、534及536對應於沿方向X延伸的元件層中的一組元件。在一些實施例中，基於佈局圖案532、534及536形成之元件層係導電層。
切割佈局圖案512及514對應於該組元件中的一部分，該組元件基於佈局圖案532、534及536形成且由移除製程來移除。切割佈局圖案512與單元邊界526對準，且切割佈局圖案514與單元邊界528對準。切割佈局圖案512及514具有等於或大於距離DIO的長度L10。切割佈局圖案512及514具有寬度W10。W10經設置以確保相應導電層中的任何所得元件至最近單元邊界526或528之足夠間隙(諸如0.4-W10至0.6-W10)。在一些實施例中，根據預定製造製程可容許之相應元件層中的元件之間的最小間隔設置寬度W10。
標準單元520’具有與標準單元520相似的配置，標準單元520’包括單元邊界522’、524’、526’及528’，佈局圖案532’、534’及536’，及切割佈局圖案512’及514’。在具有切割佈局圖案512、514、512’及514’的情況下，標準單元520及標準單元520’適合於在單元邊界528及526’處無縫鄰 接，而不引發因佈局圖案532、534、536、532’、534’及536’與相應單元邊界526、528、526’及528’之間缺少間隙而違反設計規則。
第6圖係根據一些實施例之形成佈局設計之方法600之流程圖。應理解，可在第6圖中所描繪之方法600之前、期間及/或之後執行額外操作，且可在本文中僅簡要描述一些其他製程。
方法600開始於操作610，在此操作處產生第一組佈局圖案。第一組佈局圖案對應於在積體電路之第一元件層中製造第一組元件。在一些實施例中，第一組佈局圖案對應於第1A圖中的佈局圖案110、第3圖中的佈局圖案310或第4A圖中的佈局圖案410。
方法600接著進行操作620，在此操作處在第一佈局層中置放操作610中所產生之第一組佈局圖案。第一組佈局圖案與第一組柵線之一或更多個柵線對準。在一些實施例中，第一組柵線對應於第1A圖中的柵線120、第3圖中的柵線320或第4A圖中的柵線420。在一些實施例中，第一組柵線之第一柵線與標準單元佈局之第一單元邊界重疊，且第一組柵線之第二柵線與標準單元佈局之第二單元邊界重疊。
在一些實施例中，第一組柵線具有線間距，諸如第1A圖中的線間距P10、第3圖中的線間距P60及第4A圖中的線間距P70。在一些實施例中，第一組佈局圖案具有寬度，諸如第1A圖中的寬度W10、第3圖中的寬度W60及第4A圖中的寬度W70。
方法600行進至操作630處，在此操作處產生第二組佈局圖案。第二組佈局圖案對應於在積體電路之第二元件層中製造第二組元件。在一些實施例中，第二組佈局圖案對應於第1B圖中的佈局圖案140、第2A圖中的佈局圖案210a-210h、第2B圖中的佈局圖案230a-230h、第2C圖中的佈局圖案250a-250g或第4B圖中的佈局圖案440。
方法600行進至操作640，在此操作處在第二佈局層中置放操作630中所產生之第二組佈局圖案。第二組佈局圖案與第二組柵線之一或更多者對準。在一些實施例中，第二組柵線對應於第1B圖中的柵線150、第2A圖中的柵線220a-220j、第2B圖中的柵線240a-240j、第2C圖中的柵線260a-260i或第4B圖中的柵線450。在一些實施例中，第二組柵線之第一柵線與標準單元佈局之第一單元邊界重疊，且第二組柵線之第二柵線與標準單元佈局之第二單元邊界重疊。
在一些實施例中，第二組柵線具有至少兩個不同線間距，諸如第1B圖中的線間距P20、P22及P24，第2A圖中的線間距P30、P32及P34，第2B圖的線間距P40、P42及P44，第2C圖中的線間距P50、P52及P54，或第4B圖中的線間距P80、P82及P84。在一些實施例中，第二組佈局圖案具有寬度，諸如第2B圖中的寬度W40。在一些實施例中，第二組佈局圖案具有至少兩個不同寬度，諸如第1B圖中的寬度W20、W22及W24，第2A圖中的寬度W30、W32及W34，第2C圖中的寬度W50、W52及W54，或第4B圖中的寬度W80、W82及W84。
方法600行進至操作650，在此操作處產生第三組 佈局圖案並經置放在第三佈局層中。在一些實施例中，第三組佈局圖案對應於經歷移除製程來移除之第二組元件中的一部分。在一些實施例中，第三組佈局圖案對應於第5圖中的佈局圖案512、514、512’及514’。
在一些實施例中，第一元件層及第二元件層各個對應於積體電路之以下元件層中的不同者：FinFET的鰭式結構層；鰭式結構層上方的第一導電層；及第一導電層上方的第二導電層。在一些實施例中，第一元件層及第二元件層各個對應於積體電路之以下元件層中的不同者：閘極結構層；閘極結構層上方的第一導電層；及第一導電層上方的第二導電層。
第7圖係根據一些實施例之佈局設計系統700之功能方塊圖。佈局設計系統700可用於實施第6圖中所揭示之方法600之一或更多個操作，並結合第1A圖至第5圖進一步得以解釋。
佈局設計系統700包括第一電腦系統710、第二電腦系統720、網路儲存裝置730及連接第一電腦系統710、第二電腦系統720與網路儲存裝置730的網路740。在一些實施例中，省去第二電腦系統720、儲存裝置730及網路740中的一或更多者。
第一電腦系統710包括硬體處理器712，該硬體處理器與非暫態電腦可讀取儲存媒體714通訊耦接，該儲存媒體經編碼具有(亦即，儲存)指令集714a、佈局設計714b或用於執行指令集714a的任何中間資料714c。處理單元712與電腦可讀取儲存媒體714電氣及通訊耦接。處理器712經配置以執 行電腦可讀取儲存媒體714中編碼的指令集714a以便引發電腦710可用作佈局設計工具以便執行結合第6圖所描述之方法600。
在一些實施例中，除了儲存媒體714之外，在非暫態儲存媒體中儲存指令集714a、佈局設計714b或中間資料714c。在一些實施例中，在網路儲存裝置730或第二電腦系統720中的非暫態儲存媒體中儲存指令集714a、佈局設計714b或中間資料714c中的一些或全部。在此情況下，可經由網路740由處理單元712存取儲存於外部電腦710中的指令集714a、佈局設計714b或中間資料714c中的一些或全部。
在一些實施例中，處理器712為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或適宜的處理單元。
在一些實施例中，電腦可讀取儲存媒體714為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀取儲存媒體714包括半導體或固態記憶體、磁帶、可移電腦磁片、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟及/或光碟。在使用光碟的一些實施例中，電腦可讀取儲存媒體714包括壓縮光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、壓縮光碟讀取/寫入(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在至少一些實施例中，電腦系統710包括輸入/輸出介面716及顯示單元717。將輸入/輸出介面716耦接至處理器712及允許電路設計者操縱第一電腦系統710。在至少一些實施例中，顯示單元717顯示執行指令集714a的狀態，且在至少一些實施例中，提供圖形使用者介面(Graphical User Interface；GUI)。在至少一些實施例中，顯示單元717以即時方式顯示執行指令集714a的狀態。在至少一些實施例中，輸入/輸出介面716及顯示器717允許操作者以互動方式操作電腦系統710。
在至少一些實施例中，電腦系統700亦包括耦接至處理器712的網路介面718。網路介面718允許電腦系統710與網路740通訊，一或更多個其他電腦系統經連接至該網路。網路介面包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1394。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，可輕易使用本發明作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本發明之精神及範疇，且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
600‧‧‧方法
610‧‧‧操作
620‧‧‧操作
630‧‧‧操作
640‧‧‧操作
650‧‧‧操作

Claims (10)

  1. 一種佈局設計方法，用於製造一積體電路，該佈局設計方法包含：在一第一佈局層中置放一第一組佈局圖案，該第一組佈局圖案與一第一組柵線之一或更多個柵線對準，該第一組佈局圖案對應於在該積體電路之一第一元件層中製造一第一組元件，該第一組柵線沿一第一方向延伸，該第一組柵線之一第一柵線與一標準單元佈局之一第一單元邊界重疊，且該第一組柵線之一第二柵線與該標準單元佈局之一第二單元邊界重疊；以及在一第二佈局層中置放一第二組佈局圖案，該第二組佈局圖案與一第二組柵線之一或更多柵線對準，該第二組佈局圖案對應於在該積體電路之一第二元件層中製造一第二組元件，該第二組柵線沿該第一方向延伸且具有至少兩個不同線間距，該第二組柵線之一第一柵線與該標準單元佈局之該第一單元邊界重疊，且該第二組柵線之一第二柵線與該標準單元佈局之該第二單元邊界重疊，及藉由一硬體處理器執行上述操作中的至少一者。
  2. 如請求項1所述之佈局設計方法，進一步包含：產生該第二組佈局圖案，該第二組佈局圖案包含：具有一第一寬度的一第一佈局圖案；以及具有一第二寬度的一第二佈局圖案，該第二寬度與該第 一寬度不同，該第二組佈局圖案之該第一佈局圖案及該第二佈局圖案與該第二組柵線之不同柵線對準。
  3. 如請求項1所述之佈局設計方法，進一步包含：產生該第二組佈局圖案，該第二組佈局圖案包含：具有一第一寬度的一第一佈局圖案；具有一第二寬度的一第二佈局圖案；以及具有一第三寬度的一第三佈局圖案，其中該第二組佈局圖案之該第一佈局圖案、該第二佈局圖案及該第三佈局圖案與該第二組柵線之不同柵線對準；以及該第一寬度、該第二寬度及該第三寬度不同。
  4. 如請求項1所述之佈局設計方法，進一步包含：產生該第二組佈局圖案，該第二組佈局圖案包含：一第一佈局圖案，該第一佈局圖案與該第二組柵線之該第一柵線對準且具有一第一寬度；以及一第二佈局圖案，該第二佈局圖案與該第二組柵線之該第二柵線對準且具有一第二寬度，該第二寬度與該第一寬度不同。
  5. 如請求項1所述之佈局設計方法，其中該第 一元件層及該第二元件層獨立選自該積體電路之以下元件層：FinFET的一鰭式結構層；該鰭式結構層上方的一第一導電層；以及該第一導電層上方的一第二導電層。
  6. 如請求項1所述之佈局設計方法，其中該第一元件層及該第二元件層獨立選自該積體電路之以下元件層：一閘極結構層；該閘極結構層上方的一第一導電層；以及該第一導電層上方的一第二導電層。
  7. 如請求項1所述之佈局設計方法，進一步包含：在一第三佈局層中置放一第三組佈局圖案，該第三組佈局圖案沿一第二方向延伸且與該標準單元佈局之一第三單元邊界及一第四單元邊界對準，該第三組佈局圖案對應於經配置藉由一移除製程來移除之該第二組元件中的一部分。
  8. 一種佈局設計系統，包含：編碼有一指令集的一非暫態儲存媒體；一硬體處理器，該硬體處理器與該非暫態儲存媒體通訊耦接且經配置以執行該指令集，該指令集經配置以引發該處 理器：在一第一佈局層中置放一第一組佈局圖案，該第一組佈局圖案與一第一組柵線之一或更多個柵線對準，該第一組佈局圖案對應於在一積體電路之一第一元件層中製造一第一組元件，該第一組柵線沿一第一方向延伸，該第一組柵線之一第一柵線與一標準單元佈局之一第一單元邊界重疊，且該第一組柵線之一第二柵線與該標準單元佈局之一第二單元邊界重疊；以及在一第二佈局層中置放一第二組佈局圖案，該第二組佈局圖案與一第二組柵線之一或更多柵線對準，該第二組佈局圖案對應於在該積體電路之一第二元件層中製造一第二組元件，該第二組柵線沿該第一方向延伸且具有至少兩個不同線間距，該第二組柵線之一第一柵線與該標準單元佈局之該第一單元邊界重疊，且該第二組柵線之一第二柵線與該標準單元佈局之該第二單元邊界重疊。
  9. 一種積體電路，包含：在一第一元件層中沿一預定方向延伸的一第一組元件，該第一組元件之一第一元件與一標準單元之一第一單元邊界對準，且該第一組元件之一第二元件與該標準單元之一第二單元邊界對準；以及在一第二元件層中沿該預定方向延伸，該第二組元件之一第一元件與該標準單元之該第一單元邊界對準，且該第二組元件之一第二元件與該標準單元之該第二單元邊界對準， 其中該第二元件層包含多條相鄰柵線，且該些柵線中第一與第二相鄰柵線的間距不同於該些柵線中第三與第四相鄰柵線的間距。
  10. 如請求項9所述之積體電路，其中該第二組元件之該第一元件具有一第一寬度；以及該第二組元件之一第三元件具有一第二寬度，該第二寬度與該第一寬度不同，該第二組元件之該第三元件位於該第二組元件之該第一元件與該第二組元件之該第二元件之間。
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