JP2007294961A - 低電力アプリケーションのための電気的にプログラム可能な集積ヒューズ装置及びその形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 170
- 229920005591 polysilicon Polymers 0.000 claims abstract description 170
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000012535 impurity Substances 0.000 claims abstract description 50
- 229910021332 silicide Inorganic materials 0.000 claims description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 32
- 230000007935 neutral effect Effects 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 8
- 239000007769 metal material Substances 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims 2
- 238000000137 annealing Methods 0.000 claims 1
- 230000002776 aggregation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000004220 aggregation Methods 0.000 description 5
- 238000009313 farming Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 101001095089 Homo sapiens PML-RARA-regulated adapter molecule 1 Proteins 0.000 description 1
- 102100037019 PML-RARA-regulated adapter molecule 1 Human genes 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】本発明は、低電力アプリケーションのためにデザインされて低いプログラム電流／電圧を利用して信頼性があって効果的にプログラムできる半導体集積ヒューズ装置及びその形成方法を提供する。
【解決手段】集積ヒューズ装置は陽極、陰極及び陽極と陰極間に形成されたヒューズリンクを含むポリシリコン層である。ヒューズリンクは第１不純物濃度を有するドーピング第１ポリシリコン領域と、前記第１不純物濃度よりもっと高い第２不純物濃度を有するドーピング第２ポリシリコン領域を含むポリシリコン層、及び前記ポリシリコン層上に形成された導電層で、前記ヒューズリンク上の導電層の厚さは変化して、前記ドーピング第１ポリシリコン領域上の導電層部分は第１厚さを有し、前記ドーピング第２ポリシリコン領域上の導電層部分は前記第１厚さより薄い第２厚さを有する導電層を含む。
【選択図】図２Ｃ
【解決手段】集積ヒューズ装置は陽極、陰極及び陽極と陰極間に形成されたヒューズリンクを含むポリシリコン層である。ヒューズリンクは第１不純物濃度を有するドーピング第１ポリシリコン領域と、前記第１不純物濃度よりもっと高い第２不純物濃度を有するドーピング第２ポリシリコン領域を含むポリシリコン層、及び前記ポリシリコン層上に形成された導電層で、前記ヒューズリンク上の導電層の厚さは変化して、前記ドーピング第１ポリシリコン領域上の導電層部分は第１厚さを有し、前記ドーピング第２ポリシリコン領域上の導電層部分は前記第１厚さより薄い第２厚さを有する導電層を含む。
【選択図】図２Ｃ
Description
本発明はプログラム可能な固体状のヒューズに関連し、さらに詳細には低電力アプリケーションのためにデザインされて低いプログラム電流／電圧を利用して信頼性があって効果的にプログラムできる電気的にプログラム可能なポリシリコンヒューズとその形成方法に関連するものである。
半導体集積ヒューズ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｆｕｓｅｓ）は多様な種類の集積回路デザイン及びアプリケーションに使われる。例えば、集積ヒューズはメモリー装置（例えば、ＰＲＡＭｓ、ＳＲＡＭｓ等）のプログラム可能な素子、ロジック装置のためのリダンダンシー（ｒｅｄｕｎｄａｎｃｙ）、プログラム可能な特徴選択等に使われる。集積ヒューズは充分な大きさの電流を十分な時間の間提供することによって、低抵抗状態から高低抗状態にプログラムできて、またそのような方式によりヒューズに熱を加えてヒュージングイベント（ｆｕｓｉｎｇ ｅｖｅｎｔ）（すなわち、ヒューズブロイング）を起こす。
現在、集積回路装置は限界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）が減って集積度が高くなるほど低電力アプリケーションを具現することができるように発展する。これにより要求される内部電源供給電圧と電流はますます小さくなっている。しかし、電圧／電流が小さくなることによって、ポリシリコンヒューズのようなヒューズを確実に切ることはますます難しくなる。したがって、集積ヒューズ構造体は小さな電圧／電流を利用してヒューズがプログラムされることができるように開発されている。
図１は従来の集積ヒューズ装置の概念的なレイアウトである。具体的に、図１で集積ポリシリコンヒューズ１０は長さＬＦと幅ＷＦを有するヒューズリンク１１を含み、これは陽極１２と陰極１３間を連結する。ポリシリコンヒューズ１０は基板上に形成されて、例えばｎ型（ｎ＋）またはｐ型（ｐ＋）不純物でドーピングされたポリシリコン層をパターニングして形成されることができる。
小さい電圧／電流でプログラムしようとするなら、ポリシリコンヒューズ１０でヒューズリンク１１の幅ＷＦは陽極及び陰極１２、１３の幅ＷＣより相当に狭いようにデザインされなければならない。ヒューズリンク１１の幅が狭いほど陽極１２及び陰極１３間のパス（ｐａｔｈ）は高低抗を有するようになって、陽極及び陰極１２、１３、ヒューズリンク１１間の断面が減ることはいわゆる“電流集中（ｃｕｒｒｅｎｔ ｃｒｏｗｄｉｎｇ）”を起こす。図１で、ヒューズをプログラムするためにバイアスが印加される時、このような効果はさらに広い領域を有する陰極１３からさらに狭い領域を有するヒューズリンク１１に流れる電流は、ヒューズリンク１１と陰極１３間のインターフェース領域で集中されることに示される。ヒューズリンク１１の増加した抵抗と電流集中現象は、局部的に発生する熱を増加させる。このような熱はヒューズがさらに小さな電圧と電流を利用して切れるようにする。このようなデザインが小さな電圧／電流を利用してプログラム可能にさせるにもかかわらず、同様の構造のヒューズでヒュージング位置が変化するようになるのでプログラム信頼性を低下させる。
米国特許第６、３２３、５３５号明細書（要約、５ページ、図４）
本発明が解決しようとする技術的課題は、低電力アプリケーションのためにデザインされて低いプログラム電流／電圧を利用して信頼性があって効果的にプログラムできる半導体集積ヒューズ装置を提供することにある。
本発明が解決しようとする技術的課題は、低電力アプリケーションのためにデザインされて低いプログラム電流／電圧を利用して信頼性があって効果的にプログラムできる半導体集積ヒューズ装置の形成方法を提供することにある。
本発明の技術的課題は以上で言及した技術的課題に制限されず、言及されないまた他の技術的課題は下記の記載から当業者に明確に理解されることができる。
前記技術的課題を達成するための本発明の一態様による半導体集積ヒューズ装置は陽極、陰極及び陽極と陰極間に形成されたヒューズリンクを含むポリシリコン層であって、ヒューズリンクは第１不純物濃度を有するドーピング第１ポリシリコン領域と、前記第１不純物濃度よりさらに濃度の高い第２不純物濃度を有するドーピング第２ポリシリコン領域を含むポリシリコン層、及び前記ポリシリコン層上に形成された導電層であって、前記導電層の厚さは、ヒューズリンク上の部位に応じて変化して、前記ドーピング第１ポリシリコン領域上の導電層部分は第１厚さを有して、前記ドーピング第２ポリシリコン領域上の導電層部分は前記第１厚さより薄い第２厚さを有する導電層を含む。
前記技術的課題を達成するための本発明の他の態様による半導体集積ヒューズ装置は陽極と陰極、前記陽極と前記陰極間を連結するヒューズリンクを含むポリシリコン層、及び前記ポリシリコン層上に形成された導電層を含み、前記ヒューズリンク上に形成された前記導電層の第１部分は第１厚さＴ１を有して、前記ヒューズリンク上に形成された前記導電層の第２部分は第２厚さＴ２を有して、前記Ｔ２はＴ１より小さくて、前記導電層の第２部分はヒュージングイベントが始まって前記集積ヒューズ装置をプログラムする高低抗領域を提供する。
前記技術的課題を達成するための本発明の一態様による半導体集積ヒューズ装置の形成方法は半導体基板上にポリシリコン層を形成するが、前記ポリシリコン層は陽極、陰極、及び前記陽極と前記陰極間に形成されたヒューズリンクを含み、前記ヒューズリンク内に第１不純物濃度を有するドーピング第１ポリシリコン領域を形成して、前記ヒューズリンク内に前記第１不純物濃度よりも濃度の高い第２不純物濃度を有するドーピング第２ポリシリコン領域を形成して、前記ポリシリコン領域上に導電層を形成するが、前記ヒューズリンク上に形成された導電層は変化する厚さを有するように形成されて、前記ドーピング第１ポリシリコン領域上の前記導電層の部分は第１厚さを有して、前記ドーピング第２ポリシリコン領域上の前記導電層の部分は前記第１厚さより薄い第２厚さを有するように形成することを含む。
前記技術的課題を達成するための本発明の他の態様による半導体集積ヒューズ装置の形成方法は半導体基板上にポリシリコン層を形成するが、前記ポリシリコン層は陽極、陰極、及び前記陽極と前記陰極間に形成されたヒューズリンクを含むポリシリコン層を形成して、前記ポリシリコン層上に導電層を形成するが、前記ヒューズリンク上の前記導電層の第１部分は第１厚さＴ１を有するように形成されて、前記ヒューズリンク上の前記導電層の第２部分は第２厚さＴ２を有するように形成されて、Ｔ２はＴ１より薄いように形成されて前記導電層の第２部分はヒュージングイベントが始まって前記集積ヒューズ装置をプログラムする高低抗領域を提供する。
前記したような集積ヒューズ装置及びその形成方法によれば、低電力アプリケーションに好適であって、低いプログラム電流／電圧を利用して信頼性があって効果的にプログラムできる。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照すると明確になる。しかし本発明は、以下で開示する実施形態に限定されるのではなく相異なる多様な形態で具現されるものであり、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものことであり、本発明は請求項の範囲により定義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を指す。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照すると明確になる。しかし本発明は、以下で開示する実施形態に限定されるのではなく相異なる多様な形態で具現されるものであり、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものことであり、本発明は請求項の範囲により定義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を指す。
図２Ａ〜図２Ｃ、図３Ａ〜図３Ｂ、図４Ａ〜図４Ｂは本発明の例示的実施形態による電気的にプログラム可能な半導体集積ヒューズ構造を概念的に示したものである。このようなデザインは低電力アプリケーションに対してプログラム効率と信頼性を増加させる。一般的に、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｂ、図４Ａ〜図４Ｂで、集積ヒューズは陽極と陰極領域、陽極と陰極領域を連結するヒューズリンク領域を有するポリシリコンヒューズ層と、その上に形成された導電層（例えば、シリサイド層）を含むスタック構造を有する。
例示的な集積ヒューズ構造は電流ストレスを作り出すことができる十分な大きさのプログラム電流を提供することによって、電気的にプログラムされる。ここで、電流ストレスはヒューズ温度を増加させてヒューズ導電層の凝集（ａｇｇｌｏｍｅｒａｔｉｏｎ）が起こるようにしてその結果ヒューズを高低抗状態にプログラムするようになる（ヒュージングイベント（ｆｕｓｉｎｇ ｅｖｅｎｔ））。ヒュージングイベントは導電層のヒュージング位置（ｆｕｓｉｎｇ ｌｏｃａｔｉｏｎ）で不連続またはボイド（ｖｏｉｄ）が形成されたことであることもでき、または、ヒュージング位置における導電層が溶けたりブローイング（ｂｌｏｗｉｎｇ）されたものであることができる。本発明の例示的な実施形態で、集積ヒューズは一つ以上の局部的な高電圧ヒューズ領域を提供する構造にデザインされて、これは集積ヒューズを低いプログラム電流／電圧と適切なヒュージング位置を利用して効果的でかつ一定にプログラムできるようにする。
図面で多様な素子、層、領域が正確に表現されたものではなくて、明確に表現するために多少誇張されたことと理解しなければならない。また、ここでいずれの層が異なった層または基板“上（ｏｎ ｏｒ ｏｖｅｒ）”にあると表現されたことは、いずれの層が異なった層または基板上に直接ある場合もあって、その間に他の層が介在されていることもできる。また、図面に使われた同じ図面符号は同一であるかまたは類似する素子であったり、同一であるかまたは類似する機能を有する素子を示す。
図２Ａ〜図２Ｃは本発明の例示的実施形態による半導体集積ヒューズを概念的に示したものである。さらに詳細には、図２Ａ〜図２Ｃはポリシリコン層２２上に形成された導電層２１を含む電気的にプログラム可能な集積ヒューズ構造２０を概念的に示す。図２Ａ及び図２Ｂは本発明の例示的実施形態によって、導電層２１及びポリシリコン層２２それぞれのレイアウトパターンを概念的に示したものである。図２Ｃは図２Ａ及び図２Ｂで２Ｃ−２Ｃラインに沿ってヒューズ構造体２０を切断した断面図である。
図２Ｂ、図２Ｃに示したように、ポリシリコン層２２はドーピングされた陰極２３領域、陽極２４領域、陰極２３領域と陽極２４領域を連結するヒューズリンク２５領域を含む。ポリシリコン層２２のヒューズリンク２５領域は異なるようにドーピングされたポリ領域２６、２７、２８を含む。ドーピングされたポリ領域２６、２８はヒューズリンク２５領域の両端、陰極２３と陽極２４領域にそれぞれ隣接するように配置される。ドーピングされたポリ領域２７はポリ領域２６、２８間に配置される。以下で説明するように、ポリシリコン層２２のドーピングプロファイルは他の領域２３、２４、２５に沿って変わる。これは前／後（ｐｒｅ／ｐｏｓｔ）ヒューズ抵抗を制御してヒューズリンク２５に沿って好ましい領域におけるヒュージングイベントを局部化する手段として使われる。
図２Ｂに示したように、ポリシリコン陰極２３領域は幅ＷＣを有して、ポリシリコン陽極２４は幅ＷＡを有して、ポリシリコンヒューズリンク２５領域は幅ＷＦと長さＬＦを有する。例示的実施形態で、ヒューズリンク２５領域の幅ＷＦは、陰極２３の幅ＷＣ、陽極２４の幅ＷＡより狭い。
図２Ａに示したように、ポリシリコン層２２上に形成された導電層２１はポリシリコン層２２のレイアウトパターンと同様のレイアウトパターンを有する。この点で、導電層２１は相異なる幅を有する他の部分２１Ａ、２１Ｂ、２１Ｃで形成される。さらに詳細には、ポリシリコン陽極２４とポリシリコン陰極２３上にそれぞれ形成された導電層２１の部分２１Ａ、２１Ｃの幅は、ポリシリコンヒューズリンク２５領域上に形成された導電層２１の部分２１Ｃより広い。従来のデザインで、陽極２４／陰極２３とヒューズリンク２５間における導電層２１の幅の段階的減少（ｓｔｅｐ ｒｅｄｕｃｔｉｏｎ）は水平方向の“電流集中”現象を起こす。
本発明の例示的実施形態によれば、導電層２１の厚さにおける段階的減少によりプログラム効率が増加される。例えば、図２Ｃに示したように、ポリシリコン陽極２４とドーピングされた領域２８上に形成された導電層２１の部分２１Ａは厚さＴＡを有して、ポリシリコン陽極２３とドーピングされた領域２６上に形成された導電層２１の部分２１Ｃは厚さＴＣを有して、ポリシリコンヒューズリンク２５のドーピングされたポリ領域２７上に形成された導電層２１の部分２１Ｃは減った厚さＴＦを有する。このように減った厚さ領域２１Ｂは垂直方向の“電流集中”現象を起こす。したがって、ヒューズリンク２５上の導電層２１でさらに高い抵抗の局部化された領域を提供して、そこでヒュージングイベントを局部化させることができて、ヒューズが低いプログラム電流及び電圧を利用してプログラムされるようにすることができる。
本発明の一実施形態で、導電層２１は知られた方法を利用してポリシリコン層２２上に形成されたシリサイド層である。シリサイド層はチタンシリサイド、ニッケルシリサイド、プラチナシリサイドまたはコバルトシリサイドを含むことができる。シリサイド導電層２１の多様な厚さは多様な形態の不純物及び／または不純物濃度を有するドーピングされたポリシリコン領域を形成することによって得ることができる。図２Ｃの例示的実施形態で、ドーピングされたポリ領域２７は他のドーピングされた領域２３、２６、２８、２４と比較してシリサイド形成が制限される方法を利用して形成される。その結果、減った厚さＴＦを有するシリサイド導電層２１の部分２１Ｂを形成するようになる。ドーピングされたポリ領域２７は中性種（ｎｅｕｔｒａｌ ｓｐｅｃｉｅｓ）のイオンインプラントまたはＮ及び／またはＰ不純物種のイオンインプラントにより形成されることができる。
さらに具体的に、本発明の一実施形態によれば、導電層２１を形成するシリサイド工程の間、高いドーピング濃度領域のポリシリコン層２２上にシリサイドを形成することが制限されることができる。図２Ｃの実施形態で、ヒューズリンク２５領域内でのドーピングされたポリ領域２７は隣接したドーピングされたポリ領域２６、２８に比べてさらに高いドーピング濃度で形成される。その結果、シリサイド層の部分２１Ｂは低いドーピングされた領域上に形成されたシリサイド層の部分と比較して減った厚さで形成される。例えば、ポリシリコン領域２３、２６はｐ型不純物でドーピングされることができて、ポリシリコン領域２４、２８はｎ型不純物でドーピングされることができる。反対に、ポリシリコン領域２３、２６はｎ型不純物でドーピングされて、ポリシリコン領域２４、２８はＰ型不純物でドーピングされることができる。ドーピングされたポリ領域２７は高くドーピングされるが、電気的に中性領域であることができる。ドーピングされた領域２３、２６とドーピングされた領域２４、２８をそれぞれイオンドーピングする時、領域２７内にｎ及びｐ不純物全てをインプラントすることによって領域２７は中性領域で形成されることができる。このような方法で、ドーピングされた領域２７はドーピング領域２３、２６、ドーピング領域２４、２８のオーバーラップ領域になって、ｐ、ｎイオンインプラント全ての対象になる。
本発明の他の例示的な実施形態で、電気的に中性である、ドーピングされたポリシリコン領域２７は中性種（ｎｅｕｔｒａｌ ｓｐｅｃｉｅｓ）をインプラントすることによって形成されることができる。例えば、中性種はシリコン、ゲルマニウム、アルゴン、酸素、窒素、フッ素等を含むことができる。
ヒューズ２０をプログラムするために、プログラム電圧が印加されて導電層２１内に熱的ストレスと電流流れを発生させる。例えば、陰極２３はｎ型にドーピングされて、陽極２４はｐ型にドーピングされて、陰極２３は負にバイアスされて（ｎｅｇａｔｉｖｅｌｙ ｂｉａｓｅｄ）、陽極２４は正にバイアスされたと（ｐｏｓｉｔｉｖｅｌｙ ｂｉａｓｅｄ）仮定する。このような場合、電子は領域２１Ｃから領域２１Ｂを介して領域２１Ａに流れていくことになる。ドーピングされた領域２７上に導電層２１の導電部分２１Ｂの減った厚さＴＦと減った幅ＷＦは導電部分２１Ｂで電子の流れを迅速に開始するようにする水平／垂直的な電流集中を誘発する。また、電気的に中性ドーピングされた領域２７は領域２６と領域２７間のジャンクションで電子が導電層２１に（上方向に）流れていく電流流れを誘発する高低抗領域を提供する。これはヒューズリンク領域２５の部分２１Ｂで垂直集中（ｖｅｒｔｉｃａｌ ｃｒｏｗｄｉｎｇ）と物質移動（ｍａｔｅｒｉａｌ ｍｉｇｒａｔｉｏｎ）を誘発する。結果的に、電流ストレスはシリサイド物質の凝集（ａｇｇｌｏｍｅｒａｔｉｏｎ）を誘発して、ヒューズリンク領域２５の導電層部分２１Ｂの全部または一部が溶けたり、高低抗状態（すなわち、ヒューズがプログラムされること）に凝集されることを誘発する。このようにプログラムされた状態で、電流はさらに高い抵抗、すなわち中性にドーピングされた領域２７（導電部分２１Ｂに向い合う領域）を介して伝導されるため、集積ヒューズ２０は相当に大きい抵抗を有する。
本発明の他の例示的実施形態で、ドーピング領域２７は（他のドーピング領域２３、２６、２８、２４に比較して）高くドーピングされたｎまたはｐ領域であってもよく、ドーピングされた領域２７は電気的に中性でない。ドーピングされたポリ領域２７の高農度は、ドーピングされたポリ領域２７上に形成されるシリサイド層Ｂを薄く形成するようにして、これはヒューズブロー（ｆｕｓｅ ｂｌｏｗ）を局部化するように動作する。この実施形態で、プログラム電圧はポリシリコン層２２に逆にバイアスがかかるように印加されて、逆バイアスはドーピング領域２７と領域２６、２８のジャンクションで空乏領域が増加されるようにする。また、これは空乏領域付近のシリサイド導電層２１の部分２１Ｂの凝集が増加されるように補助する。したがって、ヒューズブローを局部化するようにする。
図２Ａ〜図２Ｃを参照して前述した構造を有する集積ヒューズ装置は通常知られた半導体製造方法を利用して形成されることができる。一般的に、集積ヒューズ２０は半導体基板上にポリシリコンの非ドーピング（ｕｎｄｏｐｅｄ）層を塗布して、ポリシリコン層をエッチングしてポリヒューズレイアウトパターン（例えば、図２Ｂに示したようだ）を形成することによって形成されることができる。以後、ポリシリコン層の他のドーピング領域は、適切なイオンインプラントマスクと個別的なイオンインプラント工程を利用して、適切なドーズと濃度で不純物種（Ｐ及び／またはＮ）及び／または中性種をインプラントして形成することができる。
その後、シリサイド層はコバルト、ニッケル、チタン、プラチナ及び／または他のシリサイド物質のような金属物質を塗布して、適切な熱処理をすることによって形成されることができる。例示的実施形態で、金属物質は約１０ｎｍから約３０ｎｍの厚さに塗布されることができる。シリサイド後、非シリサイド物質（ｎｏｎ−ｓｉｌｉｃｉｄｅ ｍａｔｅｒｉａｌ）を除去／エッチングすることによって（すなわち、残されている金属物質を除去することによって）集積ヒューズを定義する。図２Ｃの例示的実施形態で、１０〜３０ｎｍの初期金属層厚さは、約１０〜２０ｎｍ程度の厚さＴＦになる（ここで、シリサイド形成はドーピング領域２７により妨害を受けて、厚さＴＡ＝ＴＣ＝５０ｎｍである領域（ドーピング領域２３、２６、２８、２４）にシリサイドの形成が妨害されなかった。）。
図３Ａ及び図３Ｂは本発明の他の例示的実施形態による半導体集積ヒューズを概念的に示したものである。一般的に、図３Ａ及び図３Ｂはポリシリコン層３２上に形成された導電層３１を含む電気的にプログラム可能な集積ヒューズ構造３０を示したものである。図３Ａはポリシリコン層３２のレイアウトパターンを概念的に示したものであって、図３Ｂは図３Ａで３Ｂ−３Ｂラインに沿って切断した例示的ヒューズ構造３０の概念的断面図である。
図３Ａ及び図３Ｂに示したように、ポリシリコン層３２は陰極３３領域、陽極３４領域、及び陽極３４と陰極３３領域を連結するヒューズリンク３５領域を含む複数のポリシリコン領域を含む。ポリシリコン層３２のヒューズリンク３５領域は相異なるようにドーピングされたポリ領域３６、３７−１、３７−２、３８を含む。ドーピングされたポリ領域３６、３８はヒューズリンク３５領域の両端、陰極３３及び陽極３４領域にそれぞれ隣接するように配置される。ドーピングされたポリ領域３７−１、３７−２は高農度でドーピングされて、電気的に中性である領域であって、ドーピングされた領域３９により分離されている。
図３Ｂの例示的実施形態に示したように、ポリシリコン層３２のドーピングプロファイルは他の領域３３、３４、３５に沿って変化して、他の厚さを有するシリサイド層３１を形成する。図３Ｂで、ヒューズリンク３５領域でドーピングされたポリ領域３７−１、３７−２は、隣接したドーピングポリ領域３６、３８、３９に比較してさらに高いドーピング濃度を有する。その結果、シリサイド層３１の部分３１Ｂは、低いドーピング領域３３、３６、３９、３８、３４上に形成されたシリサイド層３１の部分３１Ａ、３１Ｃ、３１Ｄに比較してさらに減った厚さＴＦ１で形成される。
さらに詳細には、本発明の例示的な実施形態で、ポリシリコン領域３４、３８がｎドーピングされた反面、ポリシリコン領域３３、３６はｐドーピングされることができる。反対に、ポリシリコン領域３４、３８はｐドーピングされた反面、ポリシリコン領域３３、３６はｎドーピングされることができる。ドーピングされたポリ領域３９はｐドーピングされることもできて、ｎドーピングされることもできる。ドーピングされたポリ領域３７−１、３７−２は高農度でドーピングされるが、図２Ａ〜図２Ｃを参照して前述したドーピング領域２７のように中性種またはＰＮ不純物種をイオンインプラントすることによって形成されることができる電気的中性領域である。
図３Ｂで集積ヒューズ３０は図２Ｃの集積ヒューズ２０と同様であって、前述した方法によりプログラムされることができる。図３Ｂの例示的構造で、さらに低い抵抗ポリ導電領域３９、３１Ｄはプログラム電流がさらに一定な（ｕｎｉｆｏｒｍ）分布を有するようにする。さらに高い抵抗導電領域３１Ｂは導電領域３１Ｂの全体長さに沿って凝集が起こるようにする。図２Ｃのヒューズ構造で、プログラム状態とヒューズ長さＬＦによって、凝集は導電領域３１Ｂの長さ全体に沿って起こることもあって、起こらないこともある。他に表現すれば、図３Ｂの集積ヒューズ構造はヒュージング位置とヒュージングされる程度をさらに細部的に調節することができる。
図４Ａ及び図４Ｂは本発明の他の例示的実施形態による半導体集積ヒューズを概念的に示したものである。図４Ａ及び図４Ｂはポリシリコン層４２上に形成された導電層４１を含む電気的にプログラム可能な集積ヒューズ構造体４０を示す。図４Ａはポリシリコン層４２のレイアウトパターンを概念的に示した平面図であって、図４Ｂは図４Ａで４Ｂ−４Ｂラインに沿って例示的ヒューズ構造体４０を切断した断面図である。
図４Ａ及び図４Ｂを参照すると、ポリシリコン層４２はドーピングされた陰極４３及び陽極４４領域と、陽極４４と陰極４３領域を連結するヒューズリンク４５領域を含む。ポリシリコン層４２のヒューズリンク４５領域は相異なるドーピングされたポリ領域４６、４７、４８を含み、非ドーピング（ｕｎｄｏｐｅｄ）ポリ領域４９を含む。ドーピングされたポリ領域４６、４８はヒューズリンク４５領域の両端、陰極４３と陽極４４領域にそれぞれ隣接するように配置される。ドーピングされたポリ領域４７は高農度でドーピングされて、電気的に中性である領域である。
図４Ｂの例示的実施形態に示したように、ポリシリコン層４２のドーピングプロファイルは他の領域４３、４４、４５に沿って変化して、他の厚さを有するシリサイド層４１を形成する。図４Ｂで、ヒューズリンク４５領域でドーピングされたポリ領域４７は、隣接したドーピングポリ領域４６、４８、４９に比較してさらに高いドーピング濃度を有する。その結果、シリサイド層４１の部分４１Ｂは、低いドーピング領域４３、４６、４８、４４と非ドーピング領域４９上に形成されたシリサイド層４１の部分４１Ａ、４１Ｃ、４１Ｄに比較してさらに減った厚さＴＦ１で形成される。
さらに詳細には、本発明の例示的な実施形態で、ポリシリコン領域４４、４８がｎドーピングされた反面、ポリシリコン領域４３、４６はｐドーピングされることができる。反対に、ポリシリコン領域４４、４８はｐドーピングされた反面、ポリシリコン領域４３、４６はｎドーピングされることができる。ドーピングされたポリ領域４７は高農度でドーピングされるが、図２Ａ〜図２Ｃを参照して前述したドーピング領域２７のように中性種またはＰＮ不純物種全てをイオンインプラントすることによって形成されることができる電気的中性領域である。非ドーピング領域４９はシリサイド導電層４１のさらに厚い部分４１Ｄを提供するようになって、このような部分は垂直方向に電流が集中されるようにして、ヒューズプログラムする間、導電層部分４１Ｄから導電層部分４１Ｂに電流が流れる時、ドーピングされて中性領域４７上に配置されたシリサイド層４１の導電部分４１Ｂに沿って凝集が生じるようにする。高集積、小ピッチヒューズレイアウトデザインにおいて、導電層部分４１Ｄの水平方向の幅ＷＦをさらに小さく維持する反面、増加された垂直方向の厚さは電流集中現象によってヒューズブローを局部化する手段を提供する。
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明の技術的思想や必須な特徴を変更しなくて他の具体的な形態で実施できるということを理解することができることである。それゆえ以上で記述した実施形態は全ての面で例示的なことであって限定的でないことに理解しなければならない。
本発明の半導体集積ヒューズが使われることができる素子は高集積回路半導体素子、プロセッサ、ＭＥＭ’ｓ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ディスプレイ素子（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）等であり得る。特に、高速特性が要求されるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＣＰＵとＤＳＰの組合せ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ロジック素子、ＳＲＡＭ等にさらに有用であることができる。但し、上で言及した半導体集積ヒューズが使われることができる素子は例示に過ぎない。
２０：集積ヒューズ構造
２１：導電層
２２：ポリシリコン層
２３：陰極
２４：陽極
２５：ヒューズリンク
２１：導電層
２２：ポリシリコン層
２３：陰極
２４：陽極
２５：ヒューズリンク
Claims (44)
- 陽極、陰極、及び、前記陽極及び前記陰極間に形成されたヒューズリンクとを含むポリシリコン層であって、ヒューズリンクは第１不純物濃度を有するドーピング第１ポリシリコン領域と、前記第１不純物濃度よりもさらに濃度の高い第２不純物濃度を有するドーピング第２ポリシリコン領域とを含むポリシリコン層と、
前記ポリシリコン層上に形成された導電層であって、前記導電層の厚さは、前記ヒューズリンク上の部位に応じて変化しており、前記ドーピング第１ポリシリコン領域上の導電層部分は第１厚さを有し、前記ドーピング第２ポリシリコン領域上の導電層部分は前記第１厚さより薄い第２厚さを有する導電層を含むことを特徴とする半導体集積ヒューズヒューズ装置。 - 前記ドーピング第１ポリシリコン領域はｐ型またはｎ型不純物でドーピングされ、前記ドーピング第２ポリシリコン領域はｐ型またはｎ型不純物でドーピングされることを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記ドーピング第２ポリシリコン領域は電気的に中性にドーピングされたポリシリコン領域であって、前記ドーピング第１ポリシリコン領域はｎ型不純物またはｐ型不純物を含むことを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記ドーピング第２ポリシリコン領域は中性種でドーピングされたポリシリコンであることを特徴とする請求項３に記載の半導体集積ヒューズ装置。
- 前記中性種はシリコン、ゲルマニウム、アルゴン、酸素、窒素またはフッ素であることを特徴とする請求項４に記載の半導体集積ヒューズ装置。
- 前記ヒューズリンクは前記ドーピング第２ポリシリコン領域の前記第２不純物濃度よりも濃度の低い第３不純物濃度を有するドーピング第３ポリシリコン領域をさらに含み、前記ドーピング第２ポリシリコン領域は前記ドーピング第１ポリシリコン領域及び前記ドーピング第３ポリシリコン領域間に配置されたことを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記ドーピング第１ポリシリコン領域は第１不純物型を含み、前記ドーピング第３ポリシリコン領域は前記第１不純物型と反対の型である第２不純物型を含むことを特徴とする請求項６に記載の半導体集積ヒューズ装置。
- 前記ドーピング第２ポリシリコン領域は前記ドーピング第１ポリシリコン領域及び前記ドーピング第３ポリシリコン領域のオーバーラップ領域であって、前記ドーピング第２ポリシリコン領域はｎ型及びｐ型不純物のいずれもを含むことを特徴とする請求項７に記載の半導体集積ヒューズ装置。
- 前記ドーピング第３ポリシリコン領域上の導電層の部分は前記第２厚さより厚い第３厚さを有することを特徴とする請求項６に記載の半導体集積ヒューズ装置。
- 前記第１厚さ及び前記第３厚さは同じであることを特徴とする請求項９に記載の半導体集積ヒューズ装置。
- 前記ヒューズリンクは非ドーピング第４ポリシリコン領域を含み、前記非ドーピング第４ポリシリコン領域上の導電層の部分は前記第１厚さ及び前記第２厚さよりさらに厚い第４厚さを有することを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記ドーピング第２ポリシリコン領域と前記非ドーピング第４ポリシリコン領域は隣接して配置されたことを特徴とする請求項１１に記載の半導体集積ヒューズ装置。
- 前記非ドーピング第４ポリシリコン領域は前記ドーピング第１ポリシリコン領域及び前記ドーピング第２ポリシリコン領域間に配置されたことを特徴とする請求項１２に記載の半導体集積ヒューズ装置。
- 前記ヒューズリンクの前記ドーピング第１ポリシリコン領域は前記陽極または前記陰極に隣接して配置されたことを特徴とする請求項１３に記載の半導体集積ヒューズ装置。
- 前記ヒューズリンクは前記第１不純物濃度よりも濃度の高い第５不純物濃度を有するドーピング第５ポリシリコン領域を含み、前記ドーピング第１ポリシリコン領域は前記ドーピング第２ポリシリコン領域及び前記ドーピング第５ポリシリコン領域間に配置されて、前記ドーピング第５ポリシリコン領域上の前記導電層の部分は前記第１厚さより薄い前記第５厚さを有することを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記導電層の第２厚さ及び第５厚さは同じであることを特徴とする請求項１５に記載の半導体集積ヒューズ装置。
- 前記ドーピング第２ポリシリコン領域及び前記ドーピング第５ポリシリコン領域は電気的に中性領域であることを特徴とする請求項１５に記載の半導体集積ヒューズ装置。
- 前記ドーピング第１ポリシリコン領域はｐ型またはｎ型不純物を含むことを特徴とする請求項１７に記載の半導体集積ヒューズ装置。
- 前記ドーピング第１ポリシリコン領域は前記陽極及び前記陰極間の前記ヒューズリンクのセンター領域に配置されることを特徴とする請求項１５に記載の半導体集積ヒューズ装置。
- 前記ドーピング第２ポリシリコン領域は前記陽極と前期陰極間の前記ヒューズリンクのセンター領域に配置されることを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記陽極の幅ＷＡと前記陰極の幅ＷＣは前記ヒューズラインの幅ＷＦよりそれぞれ広いことを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記幅ＷＣは前記幅ＷＡより広いことを特徴とする請求項２１に記載の半導体集積ヒューズ装置。
- 前記導電層は金属シリサイド層であることを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 前記陰極はｎ型不純物でドーピングされたポリシリコンであって、前記陽極はｐ型不純物でドーピングされたポリシリコンであることを特徴とする請求項１に記載の半導体集積ヒューズ装置。
- 陽極と陰極、前記陽極と前記陰極間を連結するヒューズリンクを含むポリシリコン層と、
前記ポリシリコン層上に形成された導電層を含み、
前記ヒューズリンク上に形成された前記導電層の第１部分は第１厚さＴ１を有し、
前記ヒューズリンク上に形成された前記導電層の第２部分は第２厚さＴ２を有し、
前記Ｔ２はＴ１より薄く、前記導電層の第２部分は、ヒュージングイベントが開始されて前記集積ヒューズ装置をプログラムする高低抗領域を提供することを特徴とする半導体集積ヒューズ装置。 - 前記導電層の前記第１部分及び前記第２部分は相互に隣接して、前記導電層は電流集中が発生するＴ１からＴ２への転移領域を有することを特徴とする請求項２５に記載の半導体集積ヒューズ装置。
- 前記導電層は金属シリサイド層であることを特徴とする請求項２５に記載の半導体集積ヒューズ装置。
- 前記導電層の第２部分は電気的に中性である前記ヒューズリンクのドーピングポリシリコン領域上に配置されたことを特徴とする請求項２５に記載の半導体集積ヒューズ装置。
- 前記導電層の第１部分は前記ヒューズリンクの非ドーピングポリシリコン領域上に配置されたことを特徴とする請求項２５に記載の半導体集積ヒューズ装置。
- 半導体基板上にポリシリコン層を形成するが、前記ポリシリコン層は陽極、陰極、及び前記陽極と前記陰極間に形成されたヒューズリンクを含み、
前記ヒューズリンク内に第１不純物濃度を有するドーピング第１ポリシリコン領域を形成して、
前記ヒューズリンク内に前記第１不純物濃度よりも濃度の高い第２不純物濃度を有するドーピング第２ポリシリコン領域を形成して、
前記ポリシリコン領域上に導電層を形成するが、前記導電層の厚さは、前記ヒューズリンク上の部位に応じて変化しており、前記ドーピング第１ポリシリコン領域上の前記導電層の部分は第１厚さを有して、前記ドーピング第２ポリシリコン領域上の前記導電層の部分は前記第１厚さより薄い第２厚さを有するように形成することを含むことを特徴とする半導体集積ヒューズ装置の形成方法。 - 前記ヒューズリンク内の前記ドーピング第２ポリシリコン領域は電気的に中性であることを特徴とする請求項３０に記載の半導体集積ヒューズ装置の形成方法。
- 前記ドーピング第２ポリシリコン領域の第２不純物濃度よりも濃度の低い第３不純物濃度を有するドーピング第３ポリシリコン領域を形成することをさらに含むが、前記ドーピング第２ポリシリコン領域は前記ドーピング第１ポリシリコン領域及び前記ドーピング第３ポリシリコン領域間に形成することを特徴とする請求項３１に記載の半導体集積ヒューズ装置の形成方法。
- 前記ドーピング第１ポリシリコン領域はｎ型不純物でドーピングされて、前記ドーピング第３ポリシリコン領域はｐ型不純物でドーピングされたことを特徴とする請求項３２に記載の半導体集積ヒューズ装置の形成方法。
- 前記ドーピング第３ポリシリコン領域上の前記導電層の部分は前記第２厚さより厚い第３厚さを有するように形成されることを特徴とする請求項３２に記載の半導体集積ヒューズ装置の形成方法。
- 前記第１厚さ及び第３厚さは同じであることを特徴とする請求項３４に記載の半導体集積ヒューズ装置の形成方法。
- 前記ヒューズリンク内に非ドーピング第４ポリシリコン領域を形成することをさらに含むが、前記非ドーピング第４ポリシリコン領域上に前記導電層の部分は前記第１厚さ及び前記第２厚さより厚い第４厚さを有するように形成されることを特徴とする請求項３０に記載の半導体集積ヒューズ装置の形成方法。
- 前記ドーピング第２ポリシリコン領域と前記非ドーピング第４ポリシリコン領域は隣接して形成されたことを特徴とする請求項３６に記載の半導体集積ヒューズ装置の形成方法。
- 前記非ドーピング第４ポリシリコン領域は前記ドーピング第１ポリシリコン領域及び前記ドーピング第２ポリシリコン領域間に形成されたことを特徴とする請求項３７に記載の半導体集積ヒューズ装置の形成方法。
- 前記ヒューズリンク内に前記第１不純物濃度よりも濃度の高い第５不純物濃度を有するドーピング第５ポリシリコン領域を形成することをさらに含み、前記ドーピング第１ポリシリコン領域は前記ドーピング第２ポリシリコン領域及び前記ドーピング第５ポリシリコン領域間に形成されて、前記ドーピング第５ポリシリコン領域上の前記導電層の部分は前記第１厚さより薄い第５厚さを有するように形成されることを特徴とする請求項３０に記載の半導体集積ヒューズ装置の形成方法。
- 前記ドーピング第２ポリシリコン領域及び前記ドーピング第５ポリシリコン領域は電気的に中性であることを特徴とする請求項３９に記載の半導体集積ヒューズ装置の形成方法。
- 前記ポリシリコン層上に導電層を形成することは、
前記ポリシリコン層上に金属物質層を形成して、
アニーリング工程を行って前記金属物質を利用したシリサイド層を形成するが、前記シリサイド層はヒューズリンク上に、前記ヒューズリンクのポリシリコン領域の不純物濃度を変えることよって厚さが変わることを特徴とする請求項３０に記載の半導体集積ヒューズ装置の形成方法。 - 半導体基板上にポリシリコン層を形成するが、前記ポリシリコン層は陽極、陰極、及び前記陽極と前記陰極間に形成されたヒューズリンクを含むポリシリコン層を形成して、
前記ポリシリコン層上に導電層を形成するが、前記ヒューズリンク上の前記導電層の第１部分は第１厚さＴ１を有するように形成されて、前記ヒューズリンク上の前記導電層の第２部分は第２厚さＴ２を有するように形成されて、Ｔ２はＴ１より低いように形成されて前記導電層の第２部分は、ヒュージングイベントが開始されて前記集積ヒューズ装置をプログラムする高低抗領域を提供することを特徴とする半導体集積ヒューズ装置の形成方法。 - 前記導電層の前記第１部分及び前記第２部分は隣接して、前記導電層は電流集中が発生するＴ１からＴ２への転移領域を含むことを特徴とする請求項４２に記載の半導体集積ヒューズ装置の形成方法。
- 前記導電層は金属シリサイド層であることを特徴とする請求項４２に記載の半導体集積ヒューズ装置の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/411,341 US7576407B2 (en) | 2006-04-26 | 2006-04-26 | Devices and methods for constructing electrically programmable integrated fuses for low power applications |
| US11/411,341 | 2006-04-26 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2007294961A true JP2007294961A (ja) | 2007-11-08 |
| JP2007294961A5 JP2007294961A5 (ja) | 2010-06-03 |
| JP5165272B2 JP5165272B2 (ja) | 2013-03-21 |
Family
ID=38542581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007108608A Active JP5165272B2 (ja) | 2006-04-26 | 2007-04-17 | 低電力アプリケーションのための電気的にプログラム可能な集積ヒューズ装置及びその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7576407B2 (ja) |
| JP (1) | JP5165272B2 (ja) |
| KR (1) | KR100872882B1 (ja) |
| CN (1) | CN101068015B (ja) |
| DE (1) | DE102007020903A1 (ja) |
Cited By (1)
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| JP5165272B2 (ja) | 2013-03-21 |
| CN101068015A (zh) | 2007-11-07 |
| US20070252237A1 (en) | 2007-11-01 |
| DE102007020903A1 (de) | 2007-10-31 |
| CN101068015B (zh) | 2012-07-18 |
| KR20070105871A (ko) | 2007-10-31 |
| KR100872882B1 (ko) | 2008-12-10 |
| US7576407B2 (en) | 2009-08-18 |
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