KR102573736B1 - 퓨즈 구조체 및 그것의 제조방법 - Google Patents

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Abstract

퓨즈 구조체 및 그 제조방법에 관한 기술이다. 본 발명의 일 실시예에 따른 퓨즈 구조체는 반도체 기판 상에 형성된 애노드 패턴, 상기 애노드 패턴 상부에 형성되는 캐소드 패턴, 및 상기 반도체 기판 표면에 대해 수직으로 연장되며 상기 애노드 패턴과 상기 캐소드 패턴 사이를 전기적으로 연결하는 연결부를 포함한다. 상기 연결부는 부분적으로 상이한 선폭을 갖도록 구성된다.

Description

퓨즈 구조체 및 그것의 제조방법{Fuse Structure and Method of Manufacturing The Same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 퓨즈 구조체 및 그것의 제조방법에 관한 것이다.
로직(logic)이나 메모리 소자와 같은 반도체 기술 분야에서, 퓨즈는 다양한 목적을 구현하기 위해 사용되고 있다. 예를 들면, 메모리 디바이스에서, 불량 메모리 셀을 대체하는 소자로 이용될 수 있다. 그 밖에 퓨즈는 웨이퍼 상에서 인식 매체로서 이용될 수도 있다.
이와 같은 퓨즈는 프로그램 방식에 따라, 레이저 퓨즈와 이 퓨즈(e-fuse)로 구분될 수 있다. 레이저 퓨즈는 레이저를 이용하여 선택적으로 프로그램(즉, 단선)되도록 구성되고, 이 퓨즈는 전류(또는 전압)를 이용하여 선택적으로 프로그램되도록 구성된다.
그 중 이 퓨즈는 간단한 전류-전압 인가를 통해 프로그램이 가능하므로, 별도의 고가 장비가 요구되지 않는 이점이 있다. 이와 같은 이 퓨즈는 실리사이드(silicide)/폴리실리콘(poly silicon)과 같은 도전 레이어에 전압(voltage)을 가함으로써, 일렉트로마이그레이션(electromigration) 또는 럽쳐(rupture)에 따른 저항 값에 의해 정보를 저장할 수 있다.
상기 럽쳐를 위해 전압을 인가하면, 필연적으로 퓨즈에 발열이 일어난다. 또한, 이렇게 발생된 열은 퓨즈내에 잠열로 작용하고, 인접하는 다른 퓨즈에 영향을 미쳐, 원치 않는 럽쳐를 유발할 수 있다.
본 발명은 퓨즈의 신뢰성을 개선할 수 있는 퓨즈 구조체 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 퓨즈 구조체는, 반도체 기판 상에 형성된 애노드 패턴, 상기 애노드 패턴 상부에 형성되는 캐소드 패턴, 및 상기 반도체 기판 표면에 대해 수직으로 연장되며 상기 애노드 패턴과 상기 캐소드 패턴 사이를 전기적으로 연결하는 연결부를 포함하며, 상기 연결부는 부분적으로 상이한 선폭을 갖도록 구성된다.
또한, 본 발명의 다른 실시예에 따른 퓨즈 구조체의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 애노드 패턴을 형성한 다음, 상기 복수의 절연막을 형성한다. 상기 복수의 절연막내에 정상 직경 영역 및 확장 직경 영역을 갖는 비아홀을 형성하고, 상기 복수의 절연막 상부에 상기 비아홀 내부를 충진하도록 도전층을 형성하여 연결부를 포함하는 캐소드 패턴을 형성한다. 이때, 상기 확장 직경 영역에 해당하는 상기 연결부내에 보이드가 형성될 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 퓨즈 구조체의 제조방법은 다음과 반도체 기판 상부에 애노드 패턴을 형성하고, 상기 복수의 절연막을 형성한다. 상기 복수의 절연막내에 정상 직경 영역 및 축소 직경 영역을 갖는 비아홀을 형성한 다음, 상기 복수의 절연막 상부에 상기 비아홀 내부를 충진하도록 도전층을 형성하여 연결부를 포함하는 캐소드 패턴을 형성한다. 이때, 상기 축소 직경 영역에 해당하는 상기 연결부가 럽쳐 타겟으로 이용될 수 있다.
본 발명에 따르면, 3차원 퓨즈 구조체 형성시, 비아홀의 형태 변형을 통해 내부 보이드를 형성하고, 내부 보이드의 위치를 변경할 수 있다. 이에 따라, 럽쳐 전류(전압)을 낮출 수 있고, 나아가, 퓨즈 구조체가 형성되는 파워 드라이버의 면적 효율을 개선할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 퓨즈 구조체의 제조방법을 설명하기 위한 도면들이다.
도 6 내지 도 10은 본 발명의 다른 실시예에 따른 퓨즈 구조체의 제조방법을 설명하기 위한 도면들이다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 퓨즈 구조체의 제조방법을 설명하기 위한 도면들이다.
도 15 내지 도 18은 본 발명의 다른 실시예에 따른 퓨즈 구조체의 제조방법을 설명하기 위한 도면들이다.
도 19 내지 도 22는 본 발명의 다른 실시예에 따른 퓨즈 구조체의 제조방법을 설명하기 위한 도면들이다.
도 23 내지 도 26은 본 발명의 다른 실시예에 따른 퓨즈 구조체의 제조방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 3차원 퓨즈 구조체의 제조방법을 설명하도록 한다.
도 1을 참조하면, 반도체 기판(100) 상부에 하지층(105)을 형성한다. 하지층(105)은 복수의 반도체 회로층 및 절연층을 포함하는 층일 수 있다. 하지층(105) 상부에 퓨즈 구조체의 일부에 해당하는 애노드 패턴(110)을 형성한다. 상기 애노드 패턴(110)은 금속막의 증착 및 패터닝 공정에 의해 형성될 수 있다. 애노드 패턴(110)이 형성된 하지층(105) 상부에 제 1 절연막(115), 제 2 절연막(120) 및 제 3 절연막(125)을 형성할 수 있다. 제 2 절연막(120)은 특정 식각 매체에서 대해 제 1 및 제 3 절연막(115,125)에 비해 식각 속도가 빠른 막일 수 있다. 또한, 제 1 내지 제 3 절연막(115,120,125)은 또 다른 특정 식각 매체에 대해 동일한 식각 속도를 가지고 식각될 수 있다. 다시 말해, 제 1 내지 제 3 막은 식각 매체에 따라 상이한 식각 선택비를 가질 수도 있고 동일한 식각 선택비를 가질 수도 있다. 또한, 제 2 절연막(120)은 제 1 및 제 3 절연막(115,125)보다 상대적으로 낮은 두께로 증착될 수 있다. 예를 들어, 제 1 및 제 3 절연막(115,125)은 실리콘 산화막을 포함하는 물질일 수 있고, 제 2 절연막(120)은 실리콘 질화막을 포함하는 물질일 수 있다.
다음, 도 2에 도시된 바와 같이, 상기 애노드 패턴(110)이 노출될 수 있도록 제 3, 제 2 및 제 1 절연막(125,120,115)은 동일한 식각 속도를 갖는 식각 매체를 이용하여 비등방성 식각하여, 예비 홀(H1)을 형성할 수 있다.
도 3을 참조하면, 제 2 절연막(120)을 쉽게 식각할 수 있는 특정 식각 매체를 이용하여, 상기 제 2 절연막(120)을 확장하는 공정을 실시하므로써, 비아홀(H11)이 형성된다. 제 2 절연막(120)내에 위치하는 비아홀(H11)의 직경은 제 1 및 제 3 절연막(115,125)내에 위치하는 비아홀(H11)의 직경보다 상대적으로 크다.
도 4를 참조하면, 비아홀(H11)이 충진되도록 제 3 절연막(125) 상부에 도전 층을 형성하고, 이를 패터닝하여, 캐소드 패턴(130)을 형성한다. 상기 캐소드 패턴(130)을 형성하기 위한 도전층 증착시, 직경이 상이한 비아홀(H11)의 구조적 특징으로 인해, 상대적으로 넓은 직경을 갖는 비아홀(H11) 부분에 보이드(V)가 발생될 수 있다. 이와 같은 보이드(V) 영역은 이후 퓨즈 구조체의 럽쳐 영역으로 동작될 수 있다. 미설명 도면 부호 130a는 애노드 패턴(110) 및 캐소드 패턴(130)을 연결하는 연결부에 해당한다.
본 실시예의 퓨즈 구조체(F1)는 도 5에 도시된 바와 같이, 애노드 패턴(110) 및 캐소드 패턴(130), 그리고, 상기 반도체 기판(100)의 표면에 대해 수직으로 연장되며 애노드 패턴(110) 및 캐소드 패턴(130)을 연결하는 연결부(130a)를 포함할 수 있다. 이에 따라, 퓨즈 구조체(F1)는 문자 "I" 형태의 3차원 구조를 가질 수 있다.
특히, 퓨즈 구조체(F1)는 그것의 연결부(130a) 내부에, 상술한 바와 같은 보이드(V)가 구비되어 있기 때문에, 전류 및 전압에 취약할 수 있다. 이에 따라, 보이드(V)가 전류 전압에 취약한 특성을 이용하여, 기존의 럽쳐 전류(전압) 보다 낮은 전류(전압)을 보이드(V) 부분에 인가하므로써, 쉽게 럽쳐를 수행할 수 있다. 이에 따라, 고전류로 인한 문제점을 줄일 수 있으며, 파워 드라이버의 면적을 줄일 수 있다.
도 6 내지 도 10을 참조하여 본 발명의 다른 실시예를 설명하도록 한다.
도 6을 참조하면, 반도체 기판(200) 상부에 반도체 회로층(도시되지 않음) 및 절연층(도시되지 않음)에 해당하는 하지층(205)을 형성한다. 하지층(205) 상부에 퓨즈 구조체의 일부로서 금속 물질로 애노드 패턴(210)을 형성한다.
애노드 패턴(210)이 형성된 하지층(205) 상부에 제 1 절연막(215) 및 제 2 절연막(220)을 순차적으로 형성한다. 제 1 및 제 2 절연막(215,220)은 특정 식각 매체에 대해 식각 선택비가 상이할 수 있다. 또한, 제 1 및 제 2 절연막(215,220)은 다른 특정 식각 매체에 대해 동일한 식각 선택비로 식각이 이루어질 수도 있다. 본 실시예에서, 제 1 절연막(215)은 제 2 절연막(220)에 비해 박막으로 형성될 수 있다.
도 7을 참조하면, 애노드 패턴(210)이 노출되도록 제 2 및 제 1 절연막(220,215)을 동일한 식각 선택비를 갖는 식각 매체를 이용하여, 비등방성 식각하여, 예비 홀(H2)을 형성한다.
다음, 도 8을 참조하면, 상기 특정 식각 매체를 이용하여, 제 1 절연막(215)을 선택적으로 확장시키기 위한 식각 공정을 추가한다. 이에 따라, 하부 직경이 상대적으로 큰 비아홀(H21)이 형성된다.
도 9를 참조하면, 비아홀(H21)이 충진되도록 제 2 절연막(220) 상부에 도전층을 형성하고, 상기 도전층을 패터닝하여, 캐소드 패턴(230)을 형성한다. 상기 캐소드 패턴(230)을 형성하기 위한 도전층 증착시, 직경이 상이한 비아홀(H21)의 구조적 특징에 의해, 상대적으로 넓은 직경을 갖는 부분에서 도전층이 완벽히 충전되지 않는 보이드(V)가 발생될 수 있다. 이와 같은 보이드는 잘 알려진 바와 같이 누설의 원인이 될 수 있고, 작은 값의 전류 및 전압에 의해 파열될 수 있다.
이와 같은 본 실시예의 퓨즈 구조체(F2)는 도 10에 도시된 바와 같이, 애노드 패턴(210) 및 캐소드 패턴(230), 그리고, 상기 반도체 기판(200)의 표면에 대해 수직으로 연장되며 애노드 패턴(210) 및 캐소드 패턴(230)을 연결하는 연결부(230a)를 포함할 수 있다. 이에 따라, 퓨즈 구조체(F2)는 실질적인 문자 "I" 형태의 3차원 구조를 가질 수 있다. 특히, 퓨즈 구조체(F2)는 그것의 연결부(230a)의 하부 영역에 보이드(V)가 구비되어 있기 때문에, 상기 보이드(V) 부분을 럽쳐 타겟으로 이용할 때, 기존의 럽쳐 전류(전압) 보다 낮은 전류(전압)에 의해 럽쳐를 진행할 수 있다. 이에 따라, 고전류로 인한 문제점을 줄일 수 있으며, 파워 드라이버의 면적을 줄일 수 있다.
도 11 내지 도 14을 참조하여 본 발명의 다른 실시예에 따른 퓨즈 구조체 제조방법을 설명하도록 한다.
먼저, 도 11을 참조하면, 하지층(305)이 구비된 반도체 기판(300) 상부에 애노드 패턴(310)을 공지의 방식으로 형성한다. 애노드 패턴(310)이 형성된 하지층(305) 상부에 제 1 절연막(315) 및 제 2 절연막(320)을 순차적으로 적층한다. 제 1 및 제 2 절연막(315,320)은 특정 식각 매체에 대해 식각 선택비가 상이할 수 있고, 다른 특정 식각 매체에 대해서 동일한 식각 선택비를 가질 수 있다. 제 2 절연막(320)은 상기 제 1 절연막(315)보다 박막으로 형성될 수 있다.
다음, 제 1 및 제 2 절연막(315,320) 모두를 동일한 식각 속도로 식각할 수 있는 식각 매체를 가지고 비등방성 식각하여, 애노드 패턴(310)을 노출시키는 예비 홀(H3)을 형성한다.
도 12를 참조하면, 제 2 절연막(320)을 선택적으로 식각할 수 있는 식각 매체를 이용하여, 제 2 절연막(320)을 확장시키는 식각 공정을 추가한다. 이에 따라, 상부 직경이 하부 직경보다 넓은 비아홀(H31)이 형성된다.
다음 도 13을 참조하여 설명하면, 비아홀(H31)이 충진되도록 제 2 절연막(320) 상부에 도전막, 예컨대, 금속막을 형성하여 캐소드 패턴(330)을 형성한다. 캐소드 패턴(330) 형성을 위한 금속막 증착시, 오버 행(overhang) 현상이 발생될 수 있어, 상기 비아홀(H31)의 상부 영역에 전기적으로 취약한 보이드(V)가 발생될 수 있다.
본 실시예에 따른 퓨즈 구조체(F3)는 도 14에 도시된 바와 같이, 애노드 패턴(310) 및 캐소드 패턴(330), 그리고, 상기 반도체 기판(300)의 표면에 대해 수직으로 연장되며 애노드 패턴(310) 및 캐소드 패턴(330)을 연결하는 연결부(330a)로 구성될 수 있다. 퓨즈 구조체(F3)는 실질적인 문자 "I" 형태의 3차원 구조를 가질 수 있다. 본 실시예의 퓨즈 구조체(F3)는 연결부(330a)의 상측 부분에 보이드(V)가 구비되어 있기 때문에, 상기 보이드(V) 부분을 럽쳐 타겟으로 이용할 때, 기존의 럽쳐 전류(전압) 보다 낮은 전류(전압)으로 럽쳐를 진행할 수 있다. 이에 따라, 고전류로 인한 문제점을 줄일 수 있으며, 파워 드라이버의 면적을 줄일 수 있다.
도 15 내지 도 18을 참조하여, 본 발명의 다른 실시예에 따른 퓨즈 구조체의 제조방법을 설명하도록 한다.
도 15를 참조하면, 하지층(405)이 구비된 반도체 기판(400) 상부에 애노드 패턴(410)을 공지의 방식으로 형성한다. 애노드 패턴(410)이 형성된 하지층(405) 상부에 제 1 절연막(415), 제 2 절연막(420) 및 제 3 절연막(425)을 순차적으로 적층한다. 제 1 내지 제 3 절연막(415,420,425)은 서로 다른 절연막으로 구성될 수 있다. 특히, 제 2 절연막(420)은 특정 식각 매체에 대해 제 1 및 제 3 절연막(415,425)과 서로 다른 식각 선택비를 가질 수도 있다. 한편, 제 1 내지 제 3 절연막(415,420,425)은 다른 특정 식각 매체에 대해 동일한 식각 선택비를 가질 수도 있다.
예를 들어, 제 1 내지 제 3 절연막(415,420,425) 모두에 대해 동일 식각 선택비를 갖는 물질로, 비등방성 식각하여, 애노드 패턴(410)을 노출시키는 예비 홀(H4)을 형성한다. 이때, 예비 홀(H4)의 직경은 예정된 퓨즈의 선폭보다는 좁을 수 있다.
도 16를 참조하면, 제 1 및 제 3 절연막(415,425)을 선택적으로 식각할 수 있는 식각 매체를 이용하여, 제 1 및 제 3 절연막(415,425)을 확장시키는 식각 공정을 추가하여, 비아홀(H41)을 형성한다. 본 실시예의 비아홀(H41)은 제 2 절연막(420)이 위치되는 중심부의 직경이 상대적으로 좁게 형성된다.
다음, 도 17을 참조하여 설명하면, 비아홀(H41)이 충진되도록 제 3 절연막(425) 상부에 금속막을 형성하고, 상기 금속막을 패터닝하여 캐소드 패턴(430)을 형성한다. 경우에 따라, 캐소드 패턴(430) 형성을 위한 금속막 증착시, 상대적으로 좁은 직경을 갖는 비아홀(H31)을 충전하는 과정에서 보이드(V)가 발생될 수 있다.
본 실시예에 따른 퓨즈 구조체(F4)는 도 18에 도시된 바와 같이, 애노드 패턴(410) 및 캐소드 패턴(430), 그리고, 상기 반도체 기판(400)의 표면에 대해 수직으로 연장되며 애노드 패턴(410) 및 캐소드 패턴(430)을 연결하는 연결부(430a)로 구성될 수 있다. 퓨즈 구조체(F4)는 실질적인 문자 "I" 형태의 3차원 구조를 갖지만, 연결부(430a)의 중간 부분이 상대적으로 좁은 선폭을 갖기 때문에, 다른 연결부(430a) 영역보다 낮은 전류(전압)에 의해 럽쳐가 이루어질 수 있다. 또한, 경우에 따라, 상기 좁은 선폭의 연결부(430a) 형성시 보이드(V)가 발생될 수 있기 때문에, 좁은 선폭 영역의 연결부(430a) 주변을 럽쳐 타겟으로 이용할 때, 상대적으로 낮은 전류(전압)으로 럽쳐를 진행할 수 있다. 이에 따라, 고전류로 인한 문제점을 줄일 수 있으며, 파워 드라이버의 면적을 줄일 수 있다.
도 19 내지 도 22을 참조하여 본 발명의 다른 실시예에 따른 퓨즈 구조체 제조방법을 설명하도록 한다.
먼저, 도 19를 참조하면, 하지층(505)이 구비된 반도체 기판(500) 상부에 애노드 패턴(510)을 공지의 방식으로 형성한다. 애노드 패턴(510)이 형성된 하지층(505) 상부에 제 1 절연막(515) 및 제 2 절연막(520)을 순차적으로 적층한다. 이때, 제 1 절연막(515)은 제 2 절연막(520)보다 박막으로 증착할 수 있다. 제 1 및 제 2 절연막(515,520)은 특정 식각 매체에 대해 상이한 식각 선택비를 가질 수 있고, 또 다른 특정 식각 매체에 대해 동일한 식각 선택비를 가질 수도 있다. 다음, 제 1 및 제 2 절연막(515,520)을 비등방성 식각하여, 애노드 패턴(510)을 노출시키는 예비 홀(H5)을 형성한다. 이때, 예비 홀(H5)의 폭(직경)은 예정된 퓨즈의 폭(직경)보다 좁은 폭을 가질 수 있다.
도 20을 참조하면, 제 2 절연막(520)을 쉽게 식각할 수 있는 식각 매체를 이용하여, 제 2 절연막(520)을 확장시키는 식각 공정을 추가한다. 이에 따라, 상부 직경이 하부 직경보다 넓은 비아홀(H51)이 형성된다. 여기서, 제 2 절연막(520)내에 형성되는 비아홀(H51)의 직경이 상기 예정된 퓨즈의 폭(직경)에 해당될 수 있다.
다음, 도 21을 참조하여 설명하면, 비아홀(H51)이 충진되도록 제 2 절연막(520) 상부에 금속막을 형성하여 캐소드 패턴(530)을 형성한다.
본 실시예에 따른 퓨즈 구조체(F5)는 도 22에 도시된 바와 같이, 애노드 패턴(510) 및 캐소드 패턴(530), 그리고, 상기 반도체 기판(500)의 표면에 대해 수직으로 연장되며 애노드 패턴(510) 및 캐소드 패턴(530)을 연결하는 연결부(530a)를 포함할 수 있다. 퓨즈 구조체(F5)는 실질적인 문자 "I" 형태의 3차원 구조를 가질 수 있지만, 연결부(530a)의 하측 부분에 상대적으로 좁은 선폭을 갖는 부분이 존재하기 때문에, 기존의 럽쳐 전류(전압) 보다 낮은 전류(전압)을 인가하여, 상대적으로 낮은 전류(전압)으로 럽쳐를 진행할 수 있다. 즉, 상대적으로 좁은 선폭을 갖는 연결부(530a)의 일 부분이 보이드로서 작용할 수 있어, 럽쳐 전류를 감소시킬 수 있다.
도 23 내지 도 26을 참조하여 본 발명의 다른 실시예에 따른 퓨즈 구조체 제조방법을 설명하도록 한다.
먼저, 도 23을 참조하면, 하지층(605)이 구비된 반도체 기판(600) 상부에 애노드 패턴(610)을 공지의 방식으로 형성한다. 애노드 패턴(610)이 형성된 하지층(605) 상부에 제 1 절연막(615) 및 제 2 절연막(620)을 순차적으로 적층한다. 이때, 제 2 절연막(620)은 제 1 절연막(615)보다 작은 두께로 증착할 수 있다. 제 1 및 제 2 절연막(615,620)은 특정 식각 매체에 대해 상이한 선택비를 가질 수 있고, 또 다른 특정 식각 매체에 대해 동일한 식각 선택비를 가질 수 있다.
다음, 제 1 및 제 2 절연막(615,620) 모두를 동일한 식각 속도로 식각할 수 있는 식각 매체를 가지고 비등방성 식각하여, 애노드 패턴(610)을 노출시키는 예비 홀(H6)을 형성한다. 이때, 예비 홀(H6)의 폭(직경)은 예정된 퓨즈의 폭(직경)보다 좁은 폭을 가질 수 있다.
도 24를 참조하면, 제 1 절연막(615)을 쉽게 식각할 수 있는 식각 매체를 이용하여, 제 1 절연막(615)을 확장시키는 식각 공정을 추가한다. 이에 따라, 상부 직경이 하부 직경보다 좁은 비아홀(H61)이 형성된다. 여기서, 제 1 절연막(615)내에 형성되는 비아홀(H61)의 직경이 상기 예정된 퓨즈의 폭(직경)에 해당될 수 있다.
다음, 도 25를 참조하여 설명하면, 비아홀(H61)이 충진되도록 제 2 절연막(620) 상부에 금속막을 형성하여 캐소드 패턴(630)을 형성한다. 경우에 따라, 캐소드 패턴(630) 형성을 위한 금속막 증착시, 상대적으로 좁은 직경을 갖는 비아홀(H61) 부분에서 보이드(V)가 발생될 수 있다.
본 실시예에 따른 퓨즈 구조체(F6)는 도 26에 도시된 바와 같이, 애노드 패턴(610) 및 캐소드 패턴(630), 그리고, 상기 반도체 기판(600)의 표면에 대해 수직으로 연장되며 애노드 패턴(610) 및 캐소드 패턴(630)을 연결하는 연결부(630a)를 포함할 수 있다. 퓨즈 구조체(F6)는 실질적인 문자 "I" 형태의 3차원 구조를 가질 수 있지만, 연결부(630a)의 소정 부분이 상대적으로 좁은 선폭을 가질 수 있고, 좁은 선폭 부분에 의해 보이드(V)가 발생될 수도 있기 때문에, 기존의 럽쳐 전류(전압) 보다 낮은 전류(전압)을 인가하여, 상대적으로 낮은 전류(전압)으로 럽쳐를 진행할 수 있다. 이에 따라, 고전류로 인한 문제점을 줄일 수 있으며, 파워 드라이버의 면적을 줄일 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 3차원 퓨즈 구조체 형성시, 비아홀의 형태 변형을 통해 내부 보이드를 형성하고, 내부 보이드의 위치를 변경할 수 있다. 이에 따라, 럽쳐 전류(전압)을 낮출 수 있고, 나아가, 퓨즈 구조체가 형성되는 파워 드라이버의 면적 효율을 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110,210,310,410,510,610: 애노드 패턴
130,230,330,430,530,630: 캐소드 패턴
130a,230a,330a,430a,530a,630a:연결부

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  8. 반도체 기판 상부에 애노드 패턴을 형성하는 단계;
    상기 애노드 패턴이 형성된 상기 반도체 기판 상부에 복수의 절연막을 형성하는 단계;
    상기 복수의 절연막내에 정상 직경 영역 및 확장 직경 영역을 갖는 비아홀을 형성하는 단계; 및
    상기 복수의 절연막 상부에 상기 비아홀 내부를 충진하도록 도전층을 형성하여 연결부를 포함하는 캐소드 패턴을 형성하는 단계를 포함하며,
    상기 확장 직경 영역에 해당하는 상기 연결부내에 보이드가 형성되고,
    상기 복수의 절연막을 형성하는 단계 및 상기 복수의 절연막내에 상기 정상 직경 영역 및 상기 확장 직경 영역을 갖는 비아홀을 형성하는 단계는,
    상기 애노드 패턴 상부에 제 1 절연막, 제 2 절연막 및 제 3 절연막을 순차적으로 적층하는 단계;
    상기 애노드 패턴이 노출되도록 상기 제 3 절연막, 제 2 절연막 및 제 1 절연막을 비등방성 식각하여 예비 홀을 형성하는 단계; 및
    상기 제 2 절연막을 선택적으로 추가 식각하여, 상기 제 2 절연막에 대응되는 중간 영역이 확장된 비아 홀을 형성하는 단계를 포함하는 퓨즈 구조체의 제조방법.
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  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 2 절연막은 상기 제 1 및 제 3 절연막에 비해 박막으로 형성하는 퓨즈 구조체의 제조방법.
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