CN111223839A - 一种efuse熔丝的版图结构 - Google Patents

一种efuse熔丝的版图结构 Download PDF

Info

Publication number
CN111223839A
CN111223839A CN202010054792.6A CN202010054792A CN111223839A CN 111223839 A CN111223839 A CN 111223839A CN 202010054792 A CN202010054792 A CN 202010054792A CN 111223839 A CN111223839 A CN 111223839A
Authority
CN
China
Prior art keywords
metal layer
hole
efuse
layout structure
fuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010054792.6A
Other languages
English (en)
Inventor
晏颖
金建明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN202010054792.6A priority Critical patent/CN111223839A/zh
Publication of CN111223839A publication Critical patent/CN111223839A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供一种efuse熔丝的版图结构，至少包括：自下而上叠放的多个金属层，其中每两层金属层之间设有单个通孔；所述通孔在垂直方向上彼此投影完全重叠，并且与多个金属层构成串联结构，串联结构构成熔丝本体；位于最上层的金属层上设有与最上层通孔连接的焊盘；位于最下层的金属层上设有与最下层通孔连接的焊盘。本发明的efuse熔丝的版图结构将多层金属层之间的单个通孔串联起来构成一根熔丝本体，并在熔丝本体两端设置焊盘以形成有效散热面积，这种结构可以既减少efuse在平面上的版图面积，又可以获得较好的散热效果，保证熔断发生熔丝本体上，采用本发明的版图，每个efuse单元的熔丝结构可以减少约30％的面积。

Description

一种efuse熔丝的版图结构
技术领域
本发明涉及半导体技术领域，特别是涉及一种efuse熔丝的版图结构。
背景技术
eFuse(熔丝)基于电迁移(EM)原理，通过熔断熔丝的方式，实现高可靠的片上编程功能。随着对芯片面积的要求越来越高，efuse模块作为芯片内部用于参数设置的专用IP，面积参数是其主要设计指标之一。而在efuse模块内部，由efuse基本单元构成的阵列占据整个IP面积的一半以上。
常规efuse的熔丝呈酒杯型和工字型，整个熔丝由Pad部分和熔丝本体(link)两部分版图构成，两者都采用在同金属层平面布置的方式，考虑到电流能力和散热特性，Pad(焊盘)部分往往所占用较大的面积。常规efuse单元的熔丝如图1和图2所示，依次分别是酒杯型和工字型，其特点是整个熔丝由Pad部分和熔丝本体(link)两部分版图构成，两者都采用同金属层平面布置的方式，考虑到电流能力和散热特性，Pad部分往往所占用较大的面积。
因此，缩小基本单元的面积是设计具有竞争力的efuse IP的主要途径之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种efuse熔丝的版图结构，用于解决现有技术中efuse熔丝在平面上占用较大面积的问题。
为实现上述目的及其他相关目的，本发明提供一种efuse熔丝的版图结构，该版图结构至少包括：
自下而上叠放的多个金属层；所述多个金属层中每两层金属层之间设有单个通孔；所述每两层金属层之间的单个通孔在垂直方向上彼此投影完全重叠，并且与所述多个金属层构成串联结构，所述串联结构构成熔丝本体；位于最上层的所述金属层上设有与最上层所述通孔连接的焊盘；位于最下层的所述金属层上设有与最下层所述通孔连接的焊盘。
优选地，所述自下而上叠放的金属层有六层，其中自下而上依次为第一至第六金属层。
优选地，所述第一、第二金属层之间设有的所述单个通孔为第一通孔；所述第二、第三金属层之间设有的所述单个通孔为第二通孔；所述第三、第四金属层之间设有的所述单个通孔为第三通孔；所述第四、第五金属层之间设有的所述单个通孔为第四通孔；所述第五、第六金属层之间设有的所述单个通孔为第五通孔。
优选地，位于最上层的所述金属层为第六金属层，该第六金属层上设有与所述第五通孔连接的第一焊盘；位于最下层的所述金属层为第一金属层，该第一金属层上设有与所述第一通孔连接的第二焊盘。
优选地，所述第一至第五通孔为横截面形状和大小都相同的结构。
优选地，所述第一至第五通孔的横截面形状为正方形。
优选地，所述横截面为正方形的所述第一至第五通孔的横截面边长为50nm。
优选地，所述第一和第二焊盘的横截面形状大小相同。
优选地，所述第一和第二焊盘的横截面形状为矩形。
优选地，所述第一至第五通孔投影到所述第一、第二焊盘的其中三条边的距离相等。
优选地，所述第一至第五通孔投影到所述第一、第二焊盘的其中三条边的距离为所述通孔横截面边长的2倍。
优选地，所述第一、第二焊盘部分投影重叠。
如上所述，本发明的efuse熔丝的版图结构，具有以下有益效果：本发明的efuse熔丝的版图结构将多层金属层之间的单个通孔串联起来构成一根熔丝本体，并在熔丝本体两端设置pad(焊盘)以形成有效散热面积，这种结构可以既减少efuse在平面上的版图面积，又可以获得较好的散热效果，保证熔断发生熔丝本体上。通过设计验证，采用本发明的版图方式，每个efuse单元的熔丝结构可以减少约30％的面积。
附图说明
图1显示为现有技术中的一种的efuse熔丝版图结构示意图；
图2显示为现有技术中的另一种的efuse熔丝版图结构示意图；
图3显示为本发明的efuse熔丝版图结构俯视图；
图4显示为本发明的efuse熔丝版图结构的纵截面示意图；
图5显示为现有技术中常规的efuse熔丝发生熔断时的热分布仿真图；
图6显示为现有技术中1um长度的第二金属层熔丝的熔断SEM图；
图7显示为本发明的efuse熔丝的版图结构中焊盘与通孔的位置关系示意图；
图8显示为本发明的efuse熔丝内部电流方向示意图；
图9显示为本发明的efuse熔丝的电路示意图；
图10显示为本发明的efuse熔丝的三维结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种efuse熔丝的版图结构，如图3所示，图3显示为本发明的efuse熔丝版图结构俯视图。该版图结构至少包括：自下而上叠放的多个金属层；本实施例中所述自下而上叠放的金属层有六层，其中自下而上依次为第一至第六金属层。如图4所示，图4显示为本发明的efuse熔丝版图结构的纵截面示意图。同时参阅图10，图10显示为本发明的efuse熔丝的三维结构示意图。本发明的所述efuse熔丝版图结构中，自下而上依次叠放的六个金属层为第一金属层(M1)、第二金属层(M2)、第三金属层(M3)、第四金属层(M4)、第五金属层(M5)、第六金属层(M6)。
本发明的所述efuse熔丝版图结构中，所述多个金属层中每两层金属层之间设有单个通孔；进一步地，所述第一、第二金属层之间设有的所述单个通孔为第一通孔，如图4所示，即第一金属层M1与第二金属层M2之间设有第一通孔V1；所述第二、第三金属层之间设有的所述单个通孔为第二通孔，即第二金属层M2与第三金属层M3之间设有第二通孔V2；所述第三、第四金属层之间设有的所述单个通孔为第三通孔，即第三金属层M3与第四金属层M4之间设有第三通孔V3；所述第四、第五金属层之间设有的所述单个通孔为第四通孔，即所述第四金属层M4与第五金属层M5之间设有第四通孔V4；所述第五、第六金属层之间设有的所述单个通孔为第五通孔，即所述第五金属层M5与第六金属层M6之间设有第五通孔V5。
本发明的所述efuse熔丝版图结构中，所述每两层金属层之间的单个通孔在垂直方向上彼此投影完全重叠，并且与所述多个金属层构成串联结构，所述串联结构构成熔丝本体；如图4所示，所述第一通孔V1、第二通孔V2、第三通孔V3、第四通孔V4、第五通孔V5在纵向(垂直方向上完全相互投影)，相互投影的各个所述通孔与各自通孔上方和下方的金属层相连接构成串联结构，所述第一金属层M1、第一通孔V1、第二金属层M2、第二通孔V2、第三金属层M3、第三通孔V3、第四金属层M4、第四通孔V4、第五金属层M5、第五通孔V5、第六金属层M6、第六通孔V6相互连接构成的串联结构作为本发明的所述efuse熔丝本体(Link)。
本发明的所述efuse熔丝版图结构中，位于最上层的所述金属层上设有与最上层所述通孔连接的焊盘；位于最下层的所述金属层上设有与最下层所述通孔连接的焊盘。进一步地，如图4所示，位于最上层的所述金属层为第六金属层M6，该第六金属层M6上设有与所述第五通孔V5连接的第一焊盘Pad1；位于最下层的所述金属层为第一金属层M1，该第一金属层M1上设有与所述第一通孔V1连接的第二焊盘pad2。亦即所述第一通孔V1在垂直方向上完全投影在所述第二焊盘Pad2上，所述第五通孔V5在垂直方向上完全投影在所述第一焊盘Pad1上。
本发明进一步地，所述第一至第五通孔为横截面形状和大小都相同的结构。再进一步地，所述第一至第五通孔的横截面形状为正方形。本实施例中，所述横截面为正方形的所述第一至第五通孔的横截面边长为50nm。
本发明进一步地，所述第一焊盘Pad1和第二焊盘Pad2的横截面形状大小相同。在其他实施例中，所述第一焊盘Pad1和第二焊盘Pad2的横截面形状大小也可以不相同。进一步地，所述第一和第二焊盘的横截面形状为矩形。如图3所示，图3显示为本发明的efuse熔丝版图结构俯视图，其中，所述第一至第五通孔相互堆叠，因此，俯视图中只能看到最上层的第五通孔V5，所述第一焊盘Pad1与所述第二焊盘Pad2彼此有一部分投影重叠，二者投影没有完全重叠。
本发明进一步地，所述第一至第五通孔投影到所述第一、第二焊盘的其中三条边的距离相等。再进一步地，所述第一至第五通孔投影到所述第一、第二焊盘的其中三条边的距离为所述通孔横截面边长的2倍。更进一步地，所述第一、第二焊盘部分投影重叠。如图7所示，图7显示为本发明的efuse熔丝的版图结构中焊盘与通孔的位置关系示意图。图7中的Pad表示所述第一、第二焊盘中的任意一个，本实施例中，假设所述第一至第五通孔的边长为L，所述第一至第五通孔距离所述第一、第二焊盘中任意一个的其中三个边的距离都为2L。
如图5和图6所示，图5显示为现有技术中常规的efuse熔丝发生熔断时的热分布仿真图；可以看出，采用这种版图方法会导致熔丝Pad占用较大面积，使得efuse单元面积增大，从而使得efuse整体面积扩大。图6显示为现有技术中1um长度的第二金属层熔丝的熔断SEM图；可见熔断发生在熔丝中部热量聚集之处。
如图8和图9所示，图8显示为本发明的efuse熔丝内部电流方向示意图；图9显示为本发明的efuse熔丝的电路示意图。在本发明的熔丝版图里，编程电流从位于M6层的Pad1流入，经过通孔串及其金属层构成的熔丝本体(Link)，再由M1层的Pad2流到控制管。
本发明为了减少efuse单元面积，对efuse单元中熔丝部分的版图方式进行改进。本发明的efuse熔丝结构是由Pad和熔丝本体(Link)两部分组成。其中，熔丝本体部分采用一种立体版图形式，即由多层金属层之间的单个通孔(via)在垂直方向上构成串联结构，各层之间的通孔为同心叠放方式布置。熔丝本体两端分别为最上层金属层的Pad1和最下层金属层的Pad2。熔丝本体的长度为对应工艺下的所用到各层金属层高度和各层间通孔的高度之和，金属层之间通孔的截面积为正方形，通孔宽度为最小值；熔丝两端的Pad边到所在层通孔边的距离为通孔边长的2倍。
本发明的熔丝版图结构是将多层金属层之间的单个通孔串联起来构成一根熔丝(Link)本体，并在熔丝本体两端设置Pad以形成有效散热面积，这种结构可以既减少efuse在平面上的版图面积，又可以获得较好的散热效果，保证熔断发生熔丝本体上。
综上所述，本发明的efuse熔丝的版图结构将多层金属层之间的单个通孔串联起来构成一根熔丝本体，并在熔丝本体两端设置pad(焊盘)以形成有效散热面积，这种结构可以既减少efuse在平面上的版图面积，又可以获得较好的散热效果，保证熔断发生熔丝本体上。通过设计验证，采用本发明的版图方式，每个efuse单元的熔丝结构可以减少约30％的面积。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种efuse熔丝的版图结构，其特征在于，该版图结构至少包括：
自下而上叠放的多个金属层；所述多个金属层中每两层金属层之间设有单个通孔；
所述每两层金属层之间的单个通孔在垂直方向上彼此投影完全重叠，并且与所述多个金属层构成串联结构，所述串联结构构成熔丝本体；位于最上层的所述金属层上设有与最上层所述通孔连接的焊盘；位于最下层的所述金属层上设有与最下层所述通孔连接的焊盘。
2.根据权利要求1所述的efuse熔丝的版图结构，其特征在于：所述自下而上叠放的金属层有六层，其中自下而上依次为第一至第六金属层。
3.根据权利要求2所述的efuse熔丝的版图结构，其特征在于：所述第一、第二金属层之间设有的所述单个通孔为第一通孔；所述第二、第三金属层之间设有的所述单个通孔为第二通孔；所述第三、第四金属层之间设有的所述单个通孔为第三通孔；所述第四、第五金属层之间设有的所述单个通孔为第四通孔；所述第五、第六金属层之间设有的所述单个通孔为第五通孔。
4.根据权利要求3所述的efuse熔丝的版图结构，其特征在于：位于最上层的所述金属层为第六金属层，该第六金属层上设有与所述第五通孔连接的第一焊盘；位于最下层的所述金属层为第一金属层，该第一金属层上设有与所述第一通孔连接的第二焊盘。
5.根据权利要求4所述的efuse熔丝的版图结构，其特征在于：所述第一至第五通孔为横截面形状和大小都相同的结构。
6.根据权利要求5所述的efuse熔丝的版图结构，其特征在于：所述第一至第五通孔的横截面形状为正方形。
7.根据权利要求6所述的efuse熔丝的版图结构，其特征在于：所述横截面为正方形的所述第一至第五通孔的横截面边长为50nm。
8.根据权利要求7所述的efuse熔丝的版图结构，其特征在于：所述第一和第二焊盘的横截面形状大小相同。
9.根据权利要求8所述的efuse熔丝的版图结构，其特征在于：所述第一和第二焊盘的横截面形状为矩形。
10.根据权利要求9所述的efuse熔丝的版图结构，其特征在于：所述第一至第五通孔投影到所述第一、第二焊盘的其中三条边的距离相等。
11.根据权利要求10所述的efuse熔丝的版图结构，其特征在于：所述第一至第五通孔投影到所述第一、第二焊盘的其中三条边的距离为所述通孔横截面边长的2倍。
12.根据权利要求1或11所述的efuse熔丝的版图结构，其特征在于：所述第一、第二焊盘部分投影重叠。
CN202010054792.6A 2020-01-17 2020-01-17 一种efuse熔丝的版图结构 Pending CN111223839A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010054792.6A CN111223839A (zh) 2020-01-17 2020-01-17 一种efuse熔丝的版图结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010054792.6A CN111223839A (zh) 2020-01-17 2020-01-17 一种efuse熔丝的版图结构

Publications (1)

Publication Number Publication Date
CN111223839A true CN111223839A (zh) 2020-06-02

Family

ID=70827186

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010054792.6A Pending CN111223839A (zh) 2020-01-17 2020-01-17 一种efuse熔丝的版图结构

Country Status (1)

Country Link
CN (1) CN111223839A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361130A (zh) * 2021-12-30 2022-04-15 浙江大学 一种MIM结构的新型efuse器件单元及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1275807A (zh) * 1999-02-23 2000-12-06 因芬尼昂技术北美公司 垂直熔丝及其制造方法
CN101064298A (zh) * 2006-04-27 2007-10-31 美国凹凸微系有限公司 用作集成电路器件熔丝的钨插塞
CN107845621A (zh) * 2016-09-19 2018-03-27 爱思开海力士有限公司 熔丝结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1275807A (zh) * 1999-02-23 2000-12-06 因芬尼昂技术北美公司 垂直熔丝及其制造方法
CN101064298A (zh) * 2006-04-27 2007-10-31 美国凹凸微系有限公司 用作集成电路器件熔丝的钨插塞
CN107845621A (zh) * 2016-09-19 2018-03-27 爱思开海力士有限公司 熔丝结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361130A (zh) * 2021-12-30 2022-04-15 浙江大学 一种MIM结构的新型efuse器件单元及其制备方法
CN114361130B (zh) * 2021-12-30 2024-09-03 浙江大学 一种MIM结构的新型efuse器件单元及其制备方法

Similar Documents

Publication Publication Date Title
Huang et al. Power delivery for 3D chip stacks: Physical modeling and design implication
AU764576B2 (en) Power electronic device
TWI676256B (zh) 積體電路以及配置積體電路之方法
JP4377342B2 (ja) 半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラム
US6373772B2 (en) Semiconductor integrated circuit device having fuses and fuse latch circuits
CN111223839A (zh) 一种efuse熔丝的版图结构
CN109698193B (zh) 一种半导体存储器的阵列结构
JPS60263491A (ja) 配線相互接続構造体
US9324718B2 (en) Three dimensional multilayer circuit
CN111244086A (zh) 一种efuse熔丝的版图结构
CN111276478B (zh) 一种efuse熔丝的版图结构
CN113035864B (zh) 电源配置结构、集成电路器件和电子设备
JP2021132203A (ja) 非整数値の倍数のセル高さを有する半導体セルブロック
US7107561B2 (en) Method of sizing via arrays and interconnects to reduce routing congestion in flip chip integrated circuits
US4575744A (en) Interconnection of elements on integrated circuit substrate
JP4497327B2 (ja) 半導体記憶装置
JP2000068383A (ja) 半導体集積回路装置の設計方法および半導体集積回路装置
CN115701651A (zh) 提高堆叠裸片内信号完整性的互连结构
CN113013140A (zh) efuse熔丝的版图结构
US10566286B2 (en) High bandwidth routing for die to die interposer and on-chip applications
KR100621814B1 (ko) 반도체 디바이스를 패키징하기 위한 컴퓨터로 구현된 방법 및 반도체 다이를 패키징하는 컴퓨터로 구현된 방법
CN116207072A (zh) efuse熔丝的版图结构
US11990407B2 (en) Semiconductor device and wiring structure
US20240021560A1 (en) Power delivery structures and methods of manufacturing thereof
US20080017979A1 (en) Semiconductor structure having extra power/ground source connections and layout method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200602

RJ01 Rejection of invention patent application after publication