KR100483226B1 - 퓨즈를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

퓨즈 및 상기 퓨즈를 덮는 에칭 스토퍼막을 갖는 반도체 장치에 있어서, 상기 에칭 스토퍼막을 노출하는 광학창과 도체 패턴을 노출하는 콘택트 홀을 동시에 형성하고, 다시 상기 에칭 스토퍼막을 드라이 에칭함으로써 상기 퓨즈를 덮는 절연막을 상기 광학창에서 노출시킨다.

Description

퓨즈를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING FUSE AND FABRICATION METHOD THEREOF}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 퓨즈와 상기 퓨즈에 협동하는 창을 가지며, 상기 창을 통해서 레이저 빔을 조사함으로써 상기 퓨즈를 선택적으로 용단하는 반도체 장치에 관한 것이다.
반도체 집적 회로 장치의 끊임없는 미세화에 따라서, 최근의 고집적 밀도 반도체 장치에서는 소자 불량부의 제조 수율에 주는 영향을 무시할 수 없게 되었다. 이 문제는 특히 총 비트수가 큰 64MbitDRAM(다이나믹 랜덤 액세스 메모리) 등의 대용량 LSI 메모리에 있어서 심각하며, 이 때문에 이와 같은 대용량 LSI 메모리에서는 메모리 셀에 복수의 예비 행과 복수의 예비 열을 형성하는 용장 구성(redundant construction)이 사용되고 있다. 이와 같은 용장 구성은 일반적으로 폴리실리콘 등으로 구성된 퓨즈를 포함하고, 불량 비트를 포함한 행 또는 열을 예비 행 또는 예비 열로 치환하는 경우, 또는 기타의 기능 선택을 할 경우에 상기 퓨즈를 레이저 또는 전류에 의해 용단하도록 구성되어 있다.
그런데 이와 같은 퓨즈의 주위에는 반도체 회로 소자나 배선층이 배치되어 있지만, 고집적화의 진전에 따라 최근의 고집적 반도체 장치에서는 퓨즈의 근방까지 배선층이 뻗어 있으며, 이 때문에 반도체 장치의 보호막을 형성할 때에 배선층의 폭이나 피치의 미세화에 따라 보호막의 평탄성이 열화하는 문제가 생긴다. 보호막의 평탄성이 열화하면 배선층끼리 사이에 보호막이 완전히 충전되지 않아서, 보이드(void)가 발생하게 되어 내습성이 열화한다. 이 때문에 내습성의 향상을 목적으로 하여 여러 가지 보호막을 채용함으로써 평탄성을 개선하는 것이 시도되고 있다.
한편 퓨즈 상에 평탄성이 높은 보호막을 채용한 경우에는, 퓨즈가 형성하는 단차에 의해 적층하는 보호막의 막 두께가 국소적으로 변화한다. 이 때문에 모든 퓨즈 상에 균일한 막 두께의 보호막을 형성하기가 곤란해진다. 또한, 근년에는 웨이퍼도 대구경화하고 있으며, 웨이퍼면 내의 막 두께 변동도 커지고 있어서, 웨이퍼 상의 칩마다의, 또는 퓨즈마다의 보호막의 막 두께 산포(dispersion)를 무시할 수 없게 되었다.
도 1a∼도 1c는 종래의 퓨즈 개구창의 형성 방법을 설명한다.
우선 도 1a를 참조하면, p형 실리콘 기판(41) 상에 기초층 산화막(42)을 개재하여 복수 개의 퓨즈(43)를 폴리실리콘층의 패터닝에 의해 설치하고, 또한 CVD법에 의해 SiO2막(44)을 그 위에 상기 퓨즈(43)를 덮어서 퇴적한 후, 스퍼터링법 또는 증착법 등의 PVD 등(물리적 기상 성장법)에 의해 Al 합금막을 상기 SiO2막(44) 상에 퇴적시킨다. 또한 이것을 패터닝함으로써 배선층(45) 및 본딩부(46)를 형성한다. 이어서 상기 SiO2막(44) 상에 상기 배선층(45) 및 본딩부(46)를 덮어서 SiO2막(47)을 PCVD법(플라즈마 CVD법)에 의해 퇴적하고, 다시 상기 SiO2막(47) 상에 SOG막을 스핀 코트법에 의해 도포하고, 이어서 가열 처리 및 RIE(반응성 이온 에칭)법에 의한 에치 백(etchback)에 의해 오목부에 SOG막(48)을 메워 넣은, 또는 단차부의 근방에 SOG막(48)을 잔존시킨 평탄화 구조를 형성한다. 또한 상기 평탄화 구조 상에 보호막이 되는 SiN막(49)을 PCVD법에 의해 퇴적시킨다.
이어서 도 1b의 공정에서 레지스트 패턴(50)을 마스크로 RIE를 실행함으로써, 상기 SiN막(49) 중에 퓨즈 개구창(51) 및 본딩부(46)를 노출하는 본딩용 개구(52)를 동시에 형성한다. 이 때 퓨즈(43) 상에는 SiO2막(44)이 잔존하도록 에칭 시간을 제어한다.
이어서 도 1c의 공정에서 상기 레지스트 패턴(50)을 제거한 후, 상기 본딩용 개구(52)에서 소정의 전기적 접속을 행한 후, 용장성을 필요로 하는 장소에서 퓨즈(43)에 대하여 상기 퓨즈 개구창(51)을 통해서 레이저 빔을 조사하는 레이저 조사 공정을 행하여 퓨즈(43)를 용단한다. 상기 퓨즈(43)는 또한 다른 소망하는 회로 기능을 선택하기 위한 것이어도 좋다.
그러나 이 종래 기술의 경우에, 상기 퓨즈(43) 상에 형성하는 절연막의 두께는 평탄화 공정에 의해 국소적으로 막 두께가 다르게 되어 있고, 이 때문에 레이저 용단 공정에서 용단하기 쉬운 퓨즈와 용단하기 어려운 퓨즈가 혼재해 버리는 문제가 생긴다. 또한, 레이저 용단을 하기 쉬운 칩과 레이저 용단을 하기 어려운 칩이 혼재해서 얻어지기도 하여, 재현성이 좋게 확실하게 퓨즈를 용단하기가 곤란하였다.
도 2a∼도 2d는 상기 퓨즈(43) 상에 형성하는 절연막의 두께를 균일하게 할 수 있는 다른 종래의 퓨즈 개구창의 형성 방법을 나타낸다. 단 도면 중 앞서 설명한 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 2a를 참조하면, 우선 도 1a의 경우와 마찬가지로 상기 p형 실리콘 기판(41) 상에 기초층 산화막(42)을 개재하여 복수 개의 퓨즈(43)를 폴리실리콘층의 패터닝에 의해 설치하고, 또한 CVD법에 의해 SiO2막(44)을 퇴적한 후, 스퍼터링법 또는 증착법 등의 PVD법에 의해 Al 합금막을 퇴적하고 패터닝함으로써, 상기 배선층(45) 및 본딩부(46)를 형성한다. 이어서 상기 SiO2막(47)을 PCVD법에 의해 퇴적한 후 그 위에 SOG막을 스핀 코트에 의해 도포하고, 이어서 SOG막을 경화 처리한 후, RIE법에 의해 에치 백함으로써, 오목부에 SOG막(48)을 메워 넣는다거나, 단차의 근방에 잔존시켜서 표면을 평탄화하고, 이어서 보호막이 되는 SiN막(49)을 PCVD법에 의해 퇴적한다.
이어서 도 2b의 공정에서 상기 레지스트 패턴(50)을 사용하여 RIE를 실행함으로써, 퓨즈 개구창(51) 및 본딩용 개구(52)를 동시에 형성하나, 이 때 퓨즈 개구창(51) 내의 SiO2막(44)을 모두 에칭에 의해 제거한다.
또한 도 2b에 도시한 구조에서는 기초층 산화막(42)의 노출면은 평탄하지만, 실제로는 상기 기초층 산화막(42)의 표면은 퓨즈(43) 상의 절연막의 두께의 불균일성에 기인하여 다소 에칭되어, 요철을 생기게 한다.
이어서 도 2c의 공정에서 상기 레지스트 패턴(50)을 제거한 후, CVD법에 의해 SiO2막(53)을 전면에 퇴적하여 퓨즈(43)의 커버막으로 한다. 이 공정에서 기초층 산화막(42)에 의해 앞서의 에칭 공정 때 형성된 요철은 메워진다.
이어서 도 2d의 공정에서 새로운 레지스트 패턴(54)을 마스크로 하여 RIE를 실행함으로써 상기 본딩용 개구(52)의 표면을 덮은 SiO2막(53)을 선택적으로 제거하고, 상기 본딩부(46)를 노출한다. 이어서 상기 레지스트 마스크(54)를 제거한 후, 본딩용 개구(52)를 이용하여 소정의 전기적 접속을 행한 후, 용장성을 필요로 하는 장소에서 퓨즈(43)에 상기 퓨즈 개구창(51)을 통해서 레이저광을 조사하여, 퓨즈(43)를 용단한다. 앞서와 마찬가지로 퓨즈(43)는 소망하는 회로 기능을 선택하기 위한 것이어도 좋다.
이 종래 기술의 경우에는 퓨즈(43) 상의 절연막, 즉 SiO2막(53)의 두께는 퇴적 공정의 조건을 제어함으로써 어느 정도 균일한 막 두께로 할 수 있으며, 이 때문에 각 퓨즈에서 거의 균일한 또는, 각 칩에서 거의 균일한 레이저 용단 특성을 얻을 수 있다.
도 3a∼도 3c는 에칭 스토퍼를 사용한, 또 다른 종래의 퓨즈의 형성 공정을 설명한다.
도 3a를 참조하면, 실리콘 기판(61)을 선택 산화하여 기판(61) 표면에 필드 절연막(62)을 형성한 후, 실리콘 기판(61)의 노출 표면에 두께 100nm의 커패시터용 SiO2막(63)을 형성한다. 이어서 이와 같이 해서 얻어진 구조 상에 상기 두께 수 100nm의 폴리실리콘층을 퇴적시키고, 패터닝함으로써 상기 폴리실리콘 퓨즈(64) 및 예비 커패시터 전극(65)을 형성한다. 이어서 상기 커패시터 전극(65)으로 덮여 있지 않은 부분의 커패시터용 SiO2막(66)을 에칭에 의해서 제거한 후 게이트 산화막이 되는 SiO2막(66)을 상기 퓨즈(64) 및 커패시터 전극(65)을 덮어서 형성하고, 다시 상기 SiO2막(66) 상에 두께 수 100nm의 폴리실리콘층을 퇴적하고, 패터닝함으로써 게이트 전극(67) 및 폴리실리콘 퓨즈(64)를 덮는 폴리실리콘층(68)을 형성한다. 또한 상기 게이트 전극(67)을 마스크로 하여 불순물 원소의 이온 주입을 행함으로써, 확산 영역(69)을 형성한다.
이어서 상기 도 3a의 공정에서는 CVD법에 의해 두께 1μm의 PSG막(70)을 퇴적하여 소스 영역(69)에 대한 콘택트 홀을 형성하고, 이어서 콘택트 홀 내에 Al 전극(71)을 메워 넣은 후, 다시 CVD법에 의해 전면에 두께 1μm의 PSG막(72)을 퇴적시킨다.
이어서 도 3b의 공정에서 폴리실리콘 퓨즈(64)의 용단부에 대응하는 퓨즈 개구창이 되는 개구부(73)를 CHF3 가스를 이용한 드라이 에칭에 의해 PSG막(72, 70) 중에 형성한다. 또한 이 경우에는 폴리실리콘층(68)이 에칭 스토퍼층이 된다.
이어서 도 3c의 공정에서 CF4를 사용한 드라이 에칭에 의해 폴리실리콘층(68)을 선택적으로 제거한 후, 다시 CHF3 가스를 이용한 드라이 에칭에 의해 폴리실리콘 퓨즈(64) 상에 형성된 SiO2막(66)을 제거하고, 이어서 용단하고자 하는 폴리실리콘 퓨즈(64)에 전류를 흘려서 이를 용단한다(일본국 특개소 58-161361호 공보 참조).
또한 경우에 따라서는, 폴리실리콘 퓨즈(64) 상에 형성된 SiO2막(66)을 잔존시켜도 좋다.
도 4a∼도 4c는 종래의 또 다른 폴리실리콘 퓨즈의 제조 공정을 설명한다.
도 4a를 참조하면, 우선 실리콘 기판(81)의 소정 영역에 소자 영역(82)을 구획한 후, 전면에 제1 절연막(83)을 퇴적하여 소자 영역(82)에 대한 콘택트 홀을 형성하고, 이어서 상기 절연막(83)의 전면에 폴리실리콘층을 상기 콘택트 홀을 포함하도록 퇴적하고, 패터닝함으로써 폴리실리콘 전극(84) 및 폴리실리콘 퓨즈(85)를 형성한다. 이어서 상기 절연막(83)의 전면에 상기 전극(84) 및 퓨즈(85)를 덮어서 두께 1.0μm의 제2 절연막(86)을 퇴적하고, 다시 소정의 개구부를 형성하여 백금을 피착시키고 약 500℃에서 열처리함으로써 백금 실리사이드층(87)을 형성한다. 이어서 상기 절연막(86)의 전면에 Ti를 퇴적하고, 패터닝함으로써 상기 개구부가 Ti로 이루어지는 배리어 금속막(88)을 형성하여, 마찬가지로 폴리실리콘 퓨즈(85) 상에 Ti 패턴을 스토퍼층(89)으로서 형성한다. 이어서 상기 절연막(86)의 전면에 Al을 퇴적하고, 패터닝함으로써 Al 배선층(90)을 형성한 후, 상기 배선층(90)을 덮어서 두께 1.5μm의 제3 절연막(91)을 퇴적한다.
이어서 도 4b의 공정에서 상기 절연막(91) 중에 상기 소자 영역(82)에 대응하는 Al 배선층(90)을 노출하는 콘택트부(92)를 형성하고, 마찬가지로 상기 스토퍼층(89)이 잔존하는 부분에 퓨즈 개구창(93)을 동시에 형성하고, 상기 스토퍼층(89)을 노출시킨다.
이어서 도 4c의 공정에서 과산화수소를 사용하여 상기 Ti 스토퍼층(89)을 선택적으로 제거하여 퓨즈 개구창(93)을 형성하고, 다시 용단하고자 하는 퓨즈(85)에 레이저 빔을 조사함으로써 폴리실리콘 퓨즈(85)를 용단한다(특개평 3-50756호 공보 참조).
이와 같이 도 3a∼도 3c 또는 도 4a∼도 4c의 제안에서는, 에칭 스토퍼층을 사용함으로써 퓨즈 상의 절연막의 두께를 일정하게 할 수 있으며, 따라서 같은 강도의 레이저광을 조사함으로써 재현성이 좋게 퓨즈를 절단할 수 있다.
그러나 도 1a-도 1c의 공정에 의한 반도체 장치의 제조 방법에서는, 에칭 스토퍼막을 사용하지 않기 때문에 창(51)을 형성하는 RIE 공정의 제어가 곤란하고, 이 때문에 상기 보호막(49)의 막 두께 분포의 영향이 퓨즈 상에 잔존하는 절연막(44)의 막 두께에 영향을 주기 쉽다. 그 결과, 퓨즈 상에 잔존하는 절연막(44)의 막 두께 분포에 의해 퓨즈(43)의 안정한 레이저 용단 공정이 곤란해진다. 또한, 모든 퓨즈를 안정하게 용단하기 위한 레이저광의 파워 밴드가 좁아지는 문제가 생긴다.
또한, 도 2a∼도 2d의 공정에서는 개구부에 새로운 절연막(53)을 형성함으로써, 레이저 용단 공정의 재현성은 향상하지만, 절연막(53)의 성막 공정 및 본딩용 개구의 재 에칭 공정이 별도로 필요하게 되어, 제조 공정이 대폭적으로 증가하는 문제가 있다.
한편, 에칭 스토퍼층을 사용한 도 3a∼도 3c의 방법의 경우는, 레이저 용단의 재현성은 향상하지만, 에칭 스토퍼층(68)의 에칭 공정 등에서 각종의 가스를 전환해서 사용할 필요가 있어서, 복수의 가스 종류를 준비하지 않으면 안된다. 또한, 본딩용 개구의 형성 공정이 별도로 필요해지는 문제가 있다.
또한, 도 4a∼도 4c에 나타낸 방법의 경우에는, 본딩용 개구(92)도 동시에 형성하고 있으나, 이들의 에칭 공정은 웨트 에칭 공정이어서 미세화된 고집적도 반도체 장치에는 부적당하다.
또한, 도 4a∼도 4c의 공정의 경우에는 SOG막 등의 평탄화 막은 사용하고 있지 않으므로 절연막(91)의 막 두께 분포는 거의 균일하여, 막 두께 분포의 영향을 특별히 고려하지 않고 행하고 있으며, 최근의 미세화 반도체 장치에서 일반적으로 사용되고 있는 평탄화 막을 형성할 경우에, 어떠한 문제가 생기는가에 대해서는 아무런 시사하는 바가 없다. 가령, 이 공정을 드라이 에칭으로 치환한다고 하더라도, 에칭 가스의 선택, 또는 그 전환 절차 등은 하등 구체적으로 시사하고 있지 않아서, 이와 같은 공정을 채용한다 하더라도 레이저 용단의 재현성의 향상 이외의 이점은 전혀 불명확하다.
또한, 종래의 폴리실리콘 퓨즈(64 또는 85)의 용단 공정에서는, 폴리실리콘 퓨즈(64, 85)를 구성하는 실리콘이 비산하고, 비산한 퓨즈가 퓨즈 개구창의 측벽 주변에 도전성 피착물로서 피착하지만, 이 도전성 피착물이 원인이 되어 폴리실리콘 퓨즈(34, 55)가 다시 도통한다거나, 또는 같은 퓨즈 개구창 내에 형성된 인접하는 폴리실리콘끼리가 단락하는 문제가 생기는 일이 있다.
도 5는 도 3c의 폴리실리콘 퓨즈(64)의 길이 방향을 따른 개략적 단면도이다.
도 5를 참조하면 퓨즈(64)를 레이저 용단한 경우에, 퓨즈(64)를 구성하는 포리실리콘은 용단부(74)에서 절단되나, 용단에 수반하는 도전성 피착물(75)이 SiO2막(76)의 측면에 피착하여, 폴리실리콘 퓨즈(64)와 폴리실리콘층(68)이 전기적으로 접속되고, 그에 따라 용단된 폴리실리콘 퓨즈(64)가 도전성 피착물(75) 및 폴리실리콘층(68)을 통해서 다시 도통해 버린다.
도 1a∼도 1c는 종래의 퓨즈를 갖는 반도체 장치의 제조 공정을 나타낸 도면;
도 2a∼도 2d는 다른 종래의 퓨즈를 갖는 반도체 장치의 제조 공정을 나타낸 도면;
도 3a∼도 3c는 또 다른 종래의 퓨즈를 갖는 반도체 장치의 제조 공정을 나타낸 도면;
도 4a∼도 4c는 또 다른 종래의 퓨즈를 갖는 반도체 장치의 제조 공정을 나타낸 도면;
도 5는 종래의 퓨즈를 갖는 반도체 장치의 문제점을 설명하는 도면;
도 6a∼도 6c는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타낸 도면;
도 7a∼도 7d는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 공정을 나타낸 도면;
도 8은 본 발명의 제3 실시예에 의한 반도체 장치의 구성을 나타낸 도면;
도 9a∼도 9e는 도 8의 반도체 장치의 제조 공정을 나타낸 도면;
도 10a∼도 10d는 본 발명의 제4 실시예에 의한 반도체 장치의 제조 공정을 나타낸 도면;
따라서 본 발명은 상기와 같은 과제를 해결한 신규이고 유용한 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 퓨즈와 상기 퓨즈에 협동하는 개구창을 가지며, 상기 개구창을 통해서 레이저 빔을 조사함으로써 상기 퓨즈를 선택적으로 용단하는 반도체 장치에 있어서, 상기 퓨즈의 용단을 확실하게, 재현성이 좋게 실행할 수 있고, 게다가 효율적으로 제조할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는
기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈 상에 형성되어 상기 퓨즈 형성 영역을 덮는 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 상에 형성된 도체 패턴과, 상기 층간 절연막 상에 형성되어 상기 도체 패턴을 덮는 보호막과, 상기 보호막 중에 형성되어 상기 도체 패턴을 노출하는 본딩 콘택트 패드와, 상기 보호막 중에 상기 퓨즈에 대응하여 형성되어 상기 층간 절연막 및 상기 에칭 스토퍼층을 관통하는 개구창으로 이루어지는 반도체 장치의 제조 방법에 있어서,
상기 개구창을 형성하는 공정은, 상기 보호막 및 상기 층간 절연막 중에, 상기 에칭 스토퍼층을 노출하도록 제1 개구부를 형성하는 공정과, 상기 제1 개구부를 통해서 상기 에칭 스토퍼층을 에칭하고, 제2 개구부를 상기 제1 개구부에 연속하여 형성하는 공정을 포함하고,
상기 제1 개구부를 형성하는 공정은 상기 본딩 콘택트 패드를 형성하는 공정과 동시에 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 의하면, 상기 퓨즈를 에칭 스토퍼층으로 덮고, 상기 개구창을 상기 제1 개구부 및 제2 개구부를 순차적으로 형성하는 공정으로 형성함으로써, 가령 상기 층간 절연막과 보호막 사이에 평탄화 막 등의 두께가 국소적으로 변동하는 막이 개재하고 있어도, 상기 퓨즈를 덮어서 형성되어 상기 개구창으로 노출되는 퓨즈 피복막의 두께가 일정하게 되고, 이 때문에 이러한 개구창을 통해서 레이저 빔을 조사하여 행하여지는 상기 퓨즈의 용단이 확실하게, 재현성이 좋게, 퓨즈마다의 분산이 없게, 또 칩마다의 분산이 없게 실행된다. 본 발명에서는 특히 상기 본딩 콘택트 패드의 형성과 상기 제1 개구부의 형성을 동시에 행하기 때문에 공정수가 삭감되어 반도체 장치 제조시의 스루풋(throughput)이 향상한다.
본 발명의 다른 과제는
기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈 상에 형성되어 상기 퓨즈를 덮는 퓨즈 피복막과, 상기 퓨즈 피복막상에 상기 퓨즈 형성 영역을 덮도록 형성된 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 상에 형성된 도체 패턴과, 상기 층간 절연막 상에 형성되어 상기 도체 패턴을 덮는 보호막과, 상기 층간 절연막 및 상기 에칭 스토퍼층을 관통하는 개구창으로 이루어지는 반도체 장치의 제조 방법에 있어서,
상기 개구창을 형성하는 공정은, 상기 보호막 및 상기 층간 절연막 중에, 상기 에칭 스토퍼층을 노출하도록 제1 개구부를 형성하는 공정과,
상기 제1 개구부를 통해서 상기 에칭 스토퍼층을 에칭하고, 제2 개구부를 상기 제1 개구부에 연속하여 형성하는 공정을 포함하고,
상기 제2 개구부를 형성하는 공정은 상기 퓨즈 피복막의 두께가 상기 제2 개구부에서 감소하도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 의하면, 상기 퓨즈 피복막의 두께를 상기 제2 개구부의 형성시에 에칭에 의해 당초의 두께보다도 감소시킬 수 있으며, 이 때문에 상기 퓨즈 피복막을 다른 절연막과 공통으로 형성한 경우에도, 상기 다른 절연막에 부수하는 기생 용량을 상기 절연막에 충분한 두께를 확보하게 함으로써 최소화할 수 있고, 게다가 상기 개구창을 통한 퓨즈의 용단 공정을 저 에너지의 레이저 빔에 의해 실행할 수 있게 된다.
본 발명의 다른 과제는
기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈 상에 형성되어 상기 퓨즈 형성 영역을 덮는 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 상에 형성된 도체 패턴과, 상기 층간 절연막 상에 형성되어 상기 도체 패턴을 덮는 보호막과, 상기 보호막 중에 형성되어 상기 도체 패턴을 노출하는 본딩 콘택트 패드와, 상기 보호막 중에 상기 퓨즈에 대응하여 형성되어 상기 층간 절연막 및 상기 에칭 스토퍼층을 관통하는 개구창으로 이루어지는 반도체 장치의 제조 방법에 있어서,
상기 개구창을 형성하는 공정은, 상기 본딩 콘택트 패드와 동시에 상기 보호막 및 상기 층간 절연막 중에 상기 에칭 스토퍼층에 대응하는 제1 개구부를, 상기 본딩 콘택트 패드에서 상기 도체 패턴이 노출하도록 형성하는 공정과,
상기 본딩 콘택트 패드를 레지스트 패턴으로 덮어서, 상기 제1 개구부를 통해서 상기 에칭 스토퍼층을 에칭하고, 제2 개구부를 상기 제1 개구부에 연속하여 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 특징에 의하면, 상기 반도체 장치가 다층 배선 구조 등의 구조를 상기 에칭 스토퍼층과 상기 도체 패턴 사이에 포함하고 있어서, 상기 본딩 콘택트 패드에서 상기 도체 패턴이 노출된 시점에서도 상기 제1 개구부에서 상기 에칭 스토퍼층이 노출하지 않을 경우에, 상기 본딩 콘택트 패드의 도체 패턴을 레지스트 패턴에 의해 보호함으로써, 과잉 에칭하는 일이 없이 상기 제1 개구부에 연속하여 제2 개구부를 형성할 수 있어서, 상기 제2 개구부에서 상기 에칭 스토퍼층을 노출시킬 수 있게 된다. 상기 에칭 스토퍼층을 다시 에칭함으로써, 상기 퓨즈에 협동하는 개구창이 형성된다.
본 발명의 다른 과제는
기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈 형성 영역을 덮는 퓨즈 피복막과, 상기 퓨즈 피복막 상에 형성된 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 중에 형성되어 상기 에칭 스토퍼층을 관통하여 상기 퓨즈 피복막을 노출하는 개구창으로 이루어지는 반도체 장치에 있어서,
상기 절연막은 상기 개구창을 구획하는 제1 측벽을 가지며,
상기 에칭 스토퍼층은 상기 개구창을 구획하는 제2 측벽을 가지며,
상기 제2 측벽은 상기 제1 측벽보다도 후퇴한 위치에 형성되는 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
본 발명의 특징에 의하면, 상기 개구창 중에 상기 퓨즈에 인접하여 상기 제2 측벽의 후퇴분에 대응한 공간이 형성되기 때문에, 상기 퓨즈를 용단한 경우에도 용단된 퓨즈의 단편이 이러한 공간에 수용되어, 용단한 퓨즈의 단편이 도전체로 이루어지는 에칭 스토퍼층에 접촉하여 단락을 생기게 하는 문제가 회피된다.
본 발명의 기타 과제 및 이점은 이하에 도면을 참조하면서 행하는 본 발명의 바람직한 실시예의 상세한 설명으로부터 명백해질 것이다.
[제1 실시예]
도 6a∼도 6c는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타낸다.
도 6a를 참조하면 Si 기판(1) 상에는 기판(1) 표면에 형성된 절연막(2)을 개재하여 폴리실리콘으로 된 퓨즈 패턴(3)이 형성되고, 상기 절연막(2) 상에는 상기 퓨즈 패턴(3)을 덮어서 SiO2 또는 BPSG 등의 절연막(4)이 더 형성된다. 또한 상기 절연막(4) 상에 상기 퓨즈 패턴(3)을 덮어서 폴리실리콘 등의 에칭 스토퍼막(5)이 형성되고, 다시 상기 절연막(4) 상에는 상기 에칭 스토퍼막(5)을 덮어서 다른 절연막(6)이 형성된다. 또한 상기 절연막(6) 상에는 Al 합금 등으로 된 배선 패턴(7A) 및 콘택트 패드(7B)가 형성되고, 다시 상기 절연막(6) 상에는 상기 배선 패턴(7A) 및 콘택트 패드(7B)를 덮어서 SiN 등으로 된 패시베이션막(passivation film)(8)이 형성된다.
다음에 도 6b의 공정에서, 상기 패시베이션막(8) 상에는 상기 폴리실리콘 퓨즈 패턴(3)에 대응한 개구부 및 상기 콘택트 패드(7B)에 대응한 개구부를 갖는 레지스트 패턴(R)이 형성되고, 상기 레지스트 패턴(R)을 마스크로 상기 패시베이션막(8) 및 그 밑의 절연막(6)을 드라이 에칭에 의해 패터닝함으로써, 상기 패시베이션막(8) 중 및 상기 절연막(6) 중에 상기 폴리실리콘 퓨즈 패턴(3)에 대응한 개구창(9) 및 상기 콘택트 패드(7B)를 노출하는 콘택트 홀(10)을 동시에 형성한다.
도 6b의 드라이 에칭 공정은 상기 폴리실리콘 에칭 스토퍼막(5)이 노출한 시점에서 선택비가 변하기 때문에 실질적으로 에칭이 진행하지 않게 되지만, 본 실시예에서는 도 6c의 공정에서 상기 레지스트 패턴(R)을 제거한 후, 에칭 가스를 Si의 에칭에 사용되는 가스로 전환하여, 상기 에칭 스토퍼막(5)을 다시 에칭하여 상기 절연막(4)의 표면을 상기 개구창(9)에서 노출시킨다.
본 실시예에 의하면, 도 6b의 공정에서 콘택트 홀(10)과 개구창(9)이 실질적으로 동시에 형성되기 때문에, 이것들을 별도의 마스크 공정에 의해 형성한 경우에 비해 반도체 장치의 제조 공정이 실질적으로 간소화된다.
또한, 도 6b의 공정에서 개구창(9)을 형성하는 드라이 에칭 공정은 상기 에칭 스토퍼막(5)에 의해 실질적으로 정지하기 때문에, 도 6c의 공정에서 상기 개구창(9)에 있어서 상기 절연막(4)에 대해 실질적으로 평탄한 평면이 얻어지며, 이 때문에 상기 퓨즈 패턴(3)을 용단하는 데 필요한 레이저 빔의 에너지는 실질적으로 일정하게 된다. 환언하면, 퓨즈(3)를 포함하는 반도체 장치를 도 6a∼도 6c의 공정에 의해 제조함으로써, 소정 에너지의 레이저 빔에 의해 퓨즈(3)를 확실하게, 재현성이 좋게 용단할 수 있게 된다.
[제2 실시예]
도 7a∼도 7d는 본 발명의 제2 실시예에 의한 DRAM의 제조 공정을 나타낸다.
도 7a를 참조하면, p형 Si기판(11) 상에는 메모리 셀 영역을 구획하는 필드 산화막(12)이 상기 기판(11) 상에 형성한 질화막 패턴 및 패드 산화막(도시하지 않음)을 마스크로 사용한 주지의 웨트 산화법에 의해, 약 500nm의 두께로 형성된다.
상기 메모리 영역에는 상기 Si 기판(11) 표면의 열산화에 의해 메모리 셀 트랜지스터의 게이트 산화막(13)이 형성되어 있으며, 상기 게이트 산화막(13) 상에는 폴리실리콘으로 된 게이트 전극(14)이 폴리실리콘막의 패터닝에 의해 형성된다. 또한 상기 메모리 셀 영역 중에 상기 게이트 전극(14)을 마스크로 n형 불순물의 이온 주입을 행함으로써, n형 확산 영역(15, 16)을 형성한다. 상기 확산 영역(15, 16)은 또 LDD 구조를 가지도록 형성할 수도 있다. 이 경우에는 주지하는 바와 같이, 상기 확산 영역(15, 16)을 n-형으로 형성한 후에 상기 게이트 전극(14)에 측벽 산화막을 형성하고, 다시 n+형의 이온 주입을 행한다.
다음에 상기 Si 기판(11) 상에 상기 필드 산화막(12) 및 게이트 전극(14)을 덮어서 SiO2막(17)을 800℃의 CVD법에 의해 약 200nm의 두께로 형성하고, 다시 상기 SiO2막(17) 중에 상기 확산 영역(16)을 노출하는 콘택트 홀을 형성한다. 또한 상기 SiO2막(17) 상에 CVD법에 의해, 두께 50nm의 폴리실리콘막과 두께 100nm의 WSi막을 상기 콘택트 홀을 포함하도록 순차적으로 퇴적하고, 패터닝함으로써 비트선 패턴(18) 및 퓨즈 패턴(19)을 형성한다.
또한 상기 SiO2막(17) 상에 상기 비트선 패턴(18) 및 퓨즈 패턴(19)을 덮어서 SiO2막(20)을 800℃의 CVD법에 의해 약 500nm의 두께로 형성하고, 다시 상기 SiO2막(20) 중에 상기 확산 영역(15)을 노출하는 콘택트 홀을 형성한다. 또한 상기 SiO2막(20) 상에 상기 확산 영역(15)을 노출하는 콘택트 홀을 포함하도록 도전성 폴리실리콘막을 CVD법에 의해 약 250nm의 두께로 형성하고, 이것을 패터닝함으로써 상기 콘택트 홀을 통해서 상기 확산 영역(15)에 접촉하는 축적 전극(21)을 형성한다.
다음에 상기 SiO2막(20) 상에 SiN막을 상기 축적 전극(21)을 덮어서 형성하고, 다시 그 표면을 열산화함으로써 커패시터 절연막을 구성하는 절연막(22)을 형성한다. 또한 상기 절연막(22) 상에 도전성 아모르퍼스 실리콘막을 약 100nm의 두께로 규일하게 퇴적하고 이것을 패터닝함으로써, 상기 축적 전극(21)에 대하여 사이에 상기 커패시터 절연막(22)을 끼워서 대향하는 대향 전극 패턴(23)과, 상기 퓨즈 패턴(19)을 덮는 에칭 스토퍼 패턴(24)을 형성한다.
또한 상기 절연막(22) 상에 상기 대향 전극 패턴(23)과 에칭 스토퍼 패턴(24)을 덮어서 BPSG막(25)을 CVD법에 의해 약 500nm의 두께로 형성하고, 다시 이것을 N2 분위기 중, 900℃의 열처리에 의해 리플로(reflow)시킨다. 이 리플로 공정에서 상기 대향 전극 패턴(23)과 에칭 스토퍼 패턴(24)은 결정화하여, 다 같이 폴리 실리콘 패턴이 된다.
또한 상기 BPSG막(25) 상에 스퍼터링에 의해 Al 합금막을 퇴적하고, 이것을 패터닝함으로써 상기 BPSG막(25) 상에 배선 패턴(26) 및 콘택트 패드(27)를 형성한다. 다시 BPSG막(25) 상에 상기 배선 패턴(26) 및 콘택트 패드(27)를 덮어서 두께가 약 100nm의 SiO2막(28)을 300℃의 플라즈마 CVD법에 의해 형성하고, 다시 그 위에 SOG막을 스핀 코팅에 의해 도포한다. 상기 SOG막을 다시 N2 분위기 중, 약 450℃의 온도에서 30분간 열처리하여 용제를 휘발시킨 후, 상기 SOG막에 대하여 상기 기판(11)의 주면에 거의 수직으로 작용하는 RIE법에 의해 에치 백을 행함으로써, 상기 배선 패턴(26) 및 콘택트 패드(27)의 가장자리부에 형성되는 단부를 메우는 SOG 패턴(29)이 형성된다. 다시 이렇게 하여 형성된 구조 상에 SiN로 된 패시베이션막(30)을 플라즈마 CVD법에 의해 약 1000nm의 두께로 형성한다. 상기 SOG 패턴(29)을 이와 같은 단차부에 대응하여 형성함으로써, 상기 단차부를 직접 패시베이션막(30)으로 덮은 경우에 이러한 단차부에 대응하여 형성되기 쉬운 보이드의 형성을 회피할 수 있다.
다음에 도 7b의 공정에서 도 7a의 구조 상에 레지스트막을 퇴적하고, 이것을 패터닝하여 상기 퓨즈 패턴(19)에 대응한 개구부와 상기 콘택트 패드(27)에 대응한 개구부를 갖는 레지스트 패턴(31)을 형성한다. 다시 상기 레지스트 패턴(31)을 마스크로 상기 패시베이션막(30) 및 그 밑의 SiO2막(28), 그리고 BPSG막(25)을, CF4와 O2를 1 : 10의 비율로 혼합한 CF4/O2 에칭 가스를 사용한 다운 플로 플라즈마 에칭법에 의해 패터닝하여, 상기 에칭 스토퍼 패턴(24)을 노출하는 개구부(32)와 상기 콘택트 패드(27)를 노출하는 개구부(33)를 동시에 형성한다.
이와 같은 플라즈마 에칭에서는, 상기 폴리실리콘 에칭 스토퍼 패턴(24)과 그 위의 BPSG막(25) 사이의 에칭 선택비를 1 : 20 정도로 할 수 있고, 또 상기 콘택트 패드(27)와 그 위의 절연막 사이의 에칭 선택비를 실질적으로 무한대로 할 수 있기 때문에, 도 7b의 개구부(32) 중에서 파선으로 나타낸 바와 같이 절연막, 특히 SOG막(29)에 현저한 국소적인 막 두께 변동이 있는 경우에도, 개구부(32)의 저부는 상기 에칭 스토퍼 패턴(24)에 의해 평탄하게 유지되고, 또 상기 개구부(33)의 저부도 상기 콘택트 패드(27)가 노출한 시점에서 평탄하게 유지된다.
다음에 도 7c의 공정에서 상기 에칭 가스의 유량비(CF4 : O2)를 상기 1 : 10으로부터 10 : 1로 변경하고, 상기 개구부(32)에 노출하고 있는 폴리실리콘 에칭 스토퍼 패턴(24)을 상기 레지스트 패턴(31)을 사용한 다운 플로 플라즈마 에칭법에 의해 선택적으로 제거하여, 상기 SiO2막(20)을 노출한다. 이 공정에서도 상기 에칭 스토퍼 패턴(24)과 콘택트 패드(27) 사이의 에칭 선택비는 무한대가 되기 때문에, 상기 콘택트 패드(27)가 상기 개구부(33)에서 다시 에칭되는 일은 없다.
또한 도 7c의 공정에서 상기 다운 플로 플라즈마 에칭시의 CF4와 O2 에칭 가스의 유량비를 앞서의 SiO2막을 에칭하는 조건으로 복귀시켜서, 상기 개구부(32)에 노출하고 있는 상기 SiO2막(20)을 약 100nm만 에칭하고, 상기 개구부(32)에 대응하여 상기 폴리실리콘 퓨즈 패턴(19)과 협동하는 개구창을 형성한다.
마지막으로 도 7d의 공정에서 상기 개구창(32)을 통해서 레이저 빔을 조사하고, 용장 기능을 필요로 하는 장소에서, 또는 소망하는 기능을 선택할 필요가 있는 장소에서 퓨즈 패턴(19)을 선택적으로 용단한다.
본 실시예에서는 상기 에칭 스토퍼 패턴(24)을 사용함으로써, 퓨즈 패턴(19) 상에서 막 두께가 국소적으로 크게 변동하는 SOG막(29) 등의 평탄화가 존재하고 있어도, 상기 퓨즈 개구창(32)의 저부에서 상기 퓨즈 패턴(19)을 덮는 SiO2막(20)의 두께가 실질적으로 균일하게 되어, 상기 퓨즈 패턴(19)에 대해 안정하고 신뢰성이 높은 레이저 용단을 재현성이 좋게 행할 수 있다. 그 때, 도 7b의 공정에서 상기 개구부(32, 33)가 동일한 마스크에 의해 동시에 형성되기 때문에, 반도체 장치의 제조 스루풋이 실질적으로 향상한다. 또한, 본 실시예에서는 도 7c의 공정에서 상기 개구부(32)에서 상기 에칭 스토퍼 패턴(24)을 드라이 에칭할 경우에도 상기 개구부(33)에서 상기 콘택트 패드(27)가 에칭되는 일이 없어서, 신뢰성이 높은 본딩 콘택트가 보증된다.
또한 본 실시예에서는 도 7c에 나타낸 바와 같이, 상기 퓨즈 패턴(19)을 덮은 SiO2막(20)의 두께가 상기 개구창(32)에서 임의의 막 두께로 설정될 수 있기 때문에, 상기 비트선 패턴(18)의 기생 용량을 감소시키기 위해 상기 SiO2막(20)의 두께를 증대시킨 경우에도, 상기 개구창(32)에서는 상기 SiO2막(20)의 두께의 결과에 영향이 없어서, 상기 퓨즈 패턴(19)은 낮은 에너지의 레이저 빔에 의해 확실하게 용단된다. 또한, 반대로 상기 SiO2막(20)의 막 두께에 따라서는 에칭할 필요성이 없어진다.
본 실시예의 구성에서는, 상기 퓨즈 패턴(19)은 비트선 패턴(18)과 동시에 형성할 필요는 없으며, 상기 게이트 전극(14)에 대응하는 워드선 패턴과 동시에 형성하여도 좋다. 또한, 퓨즈 패턴(19)은 앞서 설명한 바와 같은 WSi/Si 구조를 갖는 것에 한정되는 것은 아니며, 다른 금속 실리사이드, 특히 TiSi, MoSi, CoSi 등의 고융점 금속 실리사이드층과 폴리실리콘의 적층 구조, 또는 폴리실리콘의 단층 구조로 형성하여도 좋다. 또한 상기 퓨즈 패턴(19)은 아모르퍼스 실리콘으로 형성하여도 좋다.
또한 상기 에칭 스토퍼 패턴(24)도 상기 대향 전극(23)과 동시에 형성할 필요성은 없으며, 예를 들어 상기 대향 전극(23)과 상기 배선 패턴(26) 사이에 개재하는 다층 배선 구조의 일부로 형성하여도 좋다. 예를 들어 이러한 다층 배선 구조가 W/TiN/Ti 구조를 갖는 경우에는, 그 일부를 구성하는 W층 또는 TiN/Ti층으로 형성하여도 좋다.
또한 본 실시예에서는, 상기 평탄화 패턴(29)으로서 SOG 대신에 TEOS를 사용할 수도 있다.
본 실시예에서는, 대향 전극 패턴(23)과 에칭 스토퍼 패턴(24)의 형성시에 커패시터 유전체막(22)을 남기도록 되어 있으나, 상기 커패시터 유전체막(22)은 에칭 스토퍼 패턴(24)과 대향 전극 패턴(23)의 패터닝시에 동시에 패터닝하여도 좋다.
또한 상기 도 7b의 상기 폴리실리콘 패턴(24)을 에칭 스토퍼로 하여 절연막을 에칭하는 공정에서는, 상기 개구부(32)를 형성하는 드라이 에칭 공정으로서 CF4와 O2의 혼합 가스를 에칭 가스로 한 드라이 에칭 공정을 사용하였으나, 상기 개구부(32)를 형성하는 드라이 에칭 공정은 이러한 특정의 가스의 조합에 한정되는 것이 아니라, 상기 에칭 스토퍼 패턴(24) 및 Al 합금으로 된 콘택트 패드(27)에 대한 반응성이 낮은 에칭 가스계, 예를 들어 CF4, CHF3, C2F6, C4F8, CH2F2 등의 가스 또는 그 혼합 가스를 사용할 수 있다. 또한, 이들 가스에 다시 Ar, N2, O2 또는 He를 첨가한 가스를 사용하여도 좋다. 특히 상기 CF4와 O2의 혼합 가스 이외에는 CHF3와 O2의 혼합 가스가 바람직하다.
또한 본 실시예에서 도 7c의 상기 폴리실리콘 패턴(24)을 에칭하는 드라이 에칭 공정에서는, 에칭 가스로서 O2와 CF4의 혼합 가스를 사용하고 있으나, 상기 드라이 에칭 공정에서의 에칭 가스는 O2와 CF4의 혼합 가스에 한정되는 것은 아니라, BCl3, CF4, HBr, SiCl4, Cl2, HI, Ar, N2, O2, He 등의 가스 또는 그 혼합 가스를 사용할 수 있다. 특히 상기 O2와 CF4의 혼합 가스 이외에는 Cl2와 O2의 혼합 가스가 바람직하다.
또한 본 실시예에서는, 상기 폴리실리콘 에칭 스토퍼 패턴(24)은 부유 전위에 있으나, 이것을 전기적으로 적당한 전위로 클램프하여 두면, 상기 레이저 빔에 의한 퓨즈 패턴(19)의 용단 공정에서 용단한 퓨즈의 단편이 비산하여 상기 에칭 스토퍼 패턴(24)에 접촉한 경우에, 이것을 검출할 수 있다. 또 상기 폴리실리콘 퓨즈 패턴(19)은 인접하는 배선 패턴(26)의 전위에 의해 동작이 불안정하게 되는 경우도 생각할 수 있으나, 이와 같은 상황이 생기는 경우에는 상기는 배선 패턴(26) 중 상기 퓨즈 패턴(19)을 둘러 싸는 부분의 전위를 소정 전위로 유지하여, 일종의 가드 링을 형성하도록 하여도 좋다.
또한 본 실시예는 DRAM에 한정되는 것이 아니라, 논리 회로와 DRAM을 혼재한 반도체 집적 회로나, 바이폴러형을 포함한 기타의 용장 구성이나 부가적 기능의 선택 가능성이 요구되는 반도체 집적 회로 일반에 대해서도 유효하다.
[제3 실시예]
도 8은 본 발명의 제3 실시예에 의한 DRAM의 구성을 나타낸다. 단 도 8 중의 앞서 설명한 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 8을 참조하면, 본 실시예에서는 상기 개구창(32)에서 상기 폴리실리콘 에칭 스토퍼막(24)의 측벽면을, 도면 중의 화살표로 나타낸 바와 같이 상기 개구창(32)의 측벽면보다도 후퇴하여 형성하고 있다. 이와 같이 상기 폴리실리콘 에칭 스토퍼막(24)의 측벽면을 후퇴시킴으로써, 상기 개구창(32) 중에 비산한 용단 퓨즈의 단편을 수용할 수 있는 공간이 형성되어, 앞서 도 5로 설명한 문제점이 해결된다.
도 9a∼도 9e는 도 8의 구조를 형성하는 공정을 간략화하여 나타낸다. 도면 중에서 앞서 설명한 부분에 대응하는 부분에는 동일한 부호를 붙이고, 설명을 생략한다. 도 9a∼도 9e 중에서, 도 8의 요소의 몇가지는 간단하게 하기 위해 생략하고 있다.
도 9a, 도 9b를 참조하면, 도 9a는 도 9b의 구조의 평면도이고, 한편 도 9b는 도 9a 중의 라인 A-A를 따른 단면도를 나타낸다.
도 9a, 도 9b의 상태에서는, 상기 레지스트 패턴(34) 중에 상기 개구창(32)에 대응하여 형성된 개구부에서 상기 BPSG막(25), SiO2막(28) 및 패시베이션막(30)으로 된 퓨즈 패턴(19)을 나타낸다. 상기 퓨즈 패턴(19)은 상기 비트선(18)의 연재 방향으로 평행하게 뻗는다.
다음에 도 9c의 공정에서 상기 레지스트 패턴(34)을 마스크로 상기 절연막 구조를 예를 들어 C4F8와 CH2F2의 혼합 가스 등, 프레온 가스계의 에칭 가스를 사용한 RIE법에 의해 드라이 에칭하고, 상기 개구부(32)에서 상기 폴리실리콘 에칭 스토퍼 패턴(24)을 노출시킨다. 이 공정에서는, 상기 C4F8와 CH2F2의 혼합 가스 외에 C4F3와 CF4의 혼합 가스를 Ar으로 희석한 에칭 가스, 또는 C4F 3와 CF4의 혼합 가스를 Ar으로 희석한 에칭 가스, 또는 C4F8와 CH2F2의 혼합 가스를 베이스로 한 희석 에칭 가스를 사용할 수도 있다. 이와 같은 프레온계의 에칭 가스는 폴리실리콘 에칭 스토퍼 패턴(24)과는 실질적으로 반응하지 않으며, 이 때문에 에칭 스토퍼 패턴(24)이 에칭되는 일은 없다.
다음에 도 9d의 공정에서 에칭 가스를 CF4와 O2의 혼합 가스로 전환하고, 다운플로 드라이 에칭 또는 케미컬 드라이 에칭에 의해 상기 개구부(32)에 노출된 상기 폴리실리콘막(24)을 선택적으로, 그리고 등방적으로 에칭한다. 이러한 선택적 그리고 등방적인 드라이 에칭의 결과, 상기 폴리실리콘 에칭 스토퍼 패턴(24)의 측벽면은 상기 개구부의 측벽면으로부터 거리 W만큼 후퇴하고, 그 결과 상기 개구부 측벽면에 공간(24A)이 형성된다. 그 때, 도 9d의 공정에서는 상기 후퇴량 W가 상기 패턴(24)의 막 두께 h보다도 커지도록 에칭 시간을 제어한다.
도 9d의 선택적 그리고 등방적 드라이 에칭 공정은 상기 CF4와 O2의 혼합 가스 이외에도, NF3와 O2의 혼합 가스, SF6와 O2의 혼합 가스, 또는 CF3와 O2, NF3와 0, SF6와 O2의 혼합 가스로부터 O2를 제외한 에칭 가스로 하여 실행할 수도 있다.
도 9e는 이와 같이 해서 형성된 폴리실리콘 퓨즈 패턴(19)에 대하여 레이저 빔에 의한 용단을 행한 상태를 나타낸다.
도 9e를 참조하면, 레이저 빔의 조사에 의해 퓨즈 패턴(19)은 그 위의 SiO2 막(20)과 함께 순간적으로 증발하여, 용단부(19X)가 형성된다. 그 때, 비산한 퓨즈 패턴(19)의 일부가 상기 용단부(19X)를 둘러 싸는 영역에서 도전성의 피착물(19Y)을 형성하지만, 본 실시예에서는 상기 개구창(32)의 측벽면에서 도전성의 폴리실리콘 에칭 스토퍼 패턴(24)의 측벽면이 후퇴하고 있기 때문에, 이러한 피착물(19Y)은 상기 공간(24A)에 수용되어, 상기 폴리실리콘 에칭 패턴(24), 또는 기타의 도체 패턴과 단락하는 것이 회피된다.
앞서도 설명한 바와 같이, 본 실시예에서는 상기 후퇴량 W는 상기 패턴(24)의 두께 h보다도 크게 설정되어 있는 데, 예를 들어 W의 값을 h의 2배 이상으로 설정하여도 좋다.
[제4 실시예]
도 10a∼도 10c는 본 발명의 제4 실시예에 의한 DRAM의 제조 공정을 나타낸 도면이다. 단 도면 중에서 앞서 설명한 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 10a를 참조하면, 본 실시예의 DRAM은 제2 실시예의 DRAM과 마찬가지 구성을 갖지만, 상기 BPSG막(25)과 그 위의 배선 패턴(26) 및 콘택트 패드(27)를 포함한 배선층 사이에 배선 패턴(81)과 층간 절연막(82)을 포함한 다층 배선 구조가 삽입되어 있다. 또한, 상기 BPSG막(25) 상의 오목부에는 고밀도 플라즈마 CVD법에 의해 형성된 CMP(화학 기계 연마) 공정에 의해 평탄화된 SiO2막(25A)이 형성되어 있다. 또한, 상기 층간 절연막(82)의 오목부도 마찬가지의 평탄화 SiO2막(83)으로 메워 있으며, 상기 배선층은 상기 층간 절연막(82, 83) 상에 형성된다.
도 10a의 구조에서는 상기 콘택트 패드(27)와 상기 에칭 스토퍼 패턴(24) 사이의 높이의 차가 상기 다층 배선 구조분만큼 증대하기 때문에, 도 10b의 공정에서 상기 개구부(32, 33)를 레지스트 패턴(31)을 마스크로 형성한 경우에, 상기 개구부(32)는 상기 폴리실리콘 에칭 스토퍼 패턴(24)까지 도달하지 않는다. 또한, 이에 따라 상기 개구부(32)의 저부는 상기 SOG 패턴(29)에 대응한 만곡 형상을 갖는다.
물론 이 상태에서 드라이 에칭을 계속하여, 상기 개구부(32)를 상기 폴리실리콘 패턴(24)까지 도달시키는 것은 가능하나, 이러한 과잉 에칭을 행한 경우에는, 상기 개구부(33)의 에칭 손상을 무시할 수 없어서, 상기 콘택트 패드(27)에서의 본딩이 불량하게 될 우려가 있다.
따라서 본 실시예에서는 도 10c의 공정에서 레지스트 패턴(31)을 제거하고, 새롭게 상기 개구부(32)에 대응한 개구부를 가지며, 또한 상기 개구부(33)를 메우는 레지스트 패턴(31A)을 형성하고, 상기 레지스트 패턴(31A)을 마스크로 상기 개구부(32)의 드라이 에칭 공정을 계속한다. 그 결과, 도 10c에 나타낸 바와 같이 상기 퓨즈 패턴(19)과 협동하는 개구창(32)이 형성된다. 이 공정에서는 상기 개구부(33)는 레지스트 패턴(31A)으로 메워져 있기 때문에, 상기 콘택트 패드(27)가 과잉 에칭되는 일은 없다.
또한 도 10d의 공정에서 상기 레지스트 패턴(31A)를 제거한다.
본 실시예에서는 이와 같이 반도체 장치가 다층 배선 구조를 갖는 경우에도, 그리고 폴리실리콘 에칭 스토퍼 패턴(24)과 콘택트 패드(27) 사이에 큰 높이 차가 존재하는 경우에도, 안정하게 개구창(32)을 형성할 수 있게 된다. 이 때문에 본 실시예의 구성은 특히 DRAM 등의 메모리 장치와 논리 장치를 기판 상에 모노리스(monolithic)로 형성한 반도체 장치 등, 집적 규모가 크고 복잡한 배선 구조를 갖는 반도체 장치에 적합하다.
본 발명에 의하면, 퓨즈와 상기 퓨즈에 협동하는 개구창을 갖는 반도체 장치에 있어서, 상기 개구창을 형성할 때에 상기 퓨즈를 에칭 스토퍼막으로 덮어둠으로써, 상기 퓨즈를 덮는 피복막의 두께가 일정하게 되어, 상기 개구창을 통한 상기 퓨즈의 레이저 용단을 안정하게 실행할 수 있게 된다. 이 때, 본 발명에서는 상기 개구창을 형성하는 공정과 콘택트 홀을 형성하는 공정을 실질적으로 동시에 함으로써, 반도체 장치의 제조 공정을 간소화할 수 있고, 반도체 장치의 스루풋을 향상시킴과 동시에 제조 비용을 저감할 수가 있다.
또한, 상기 개구창에서, 상기 에칭 스토퍼로서 사용되는 폴리실리콘막을 창의 측벽면으로부터 다소 후퇴하여 형성함으로써, 용단한 퓨즈를 수용하는 공간이 형성되어, 용단한 퓨즈가 단락 등의 문제를 야기하는 것을 억제할 수 있다.
이상, 본 발명을 바람직한 실시예에 의해 설명하였지만, 본 발명은 이러한 특정의 실시예에 한정되는 것은 아니고, 청구의 범위에 기재한 요지 내에서 여러 가지 변경·변형이 가능하다.

Claims (30)

  1. 기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈 상에 형성되어 상기 퓨즈 형성 영역을 덮는 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 상에 형성된 도체 패턴과, 상기 층간 절연막 상에 형성되어 상기 도체 패턴을 덮는 보호막과, 상기 보호막 중에 형성되어 상기 도체 패턴을 노출하는 본딩 콘택트 패드와, 상기 보호막 중에 상기 퓨즈에 대응하여 형성되어 상기 층간 절연막 및 상기 에칭 스토퍼층을 관통하는 개구창으로 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 개구창을 형성하는 공정은 상기 보호막 및 상기 층간 절연막 중에, 상기 에칭 스토퍼층을 노출하도록 제1 개구부를 형성하는 공정과,
    상기 제1 개구부를 통해서 상기 에칭 스토퍼층을 에칭하고, 제2 개구부를 상기 제1 개구부에 연속하여 형성하는 공정을 포함하고,
    상기 제1 개구부를 형성하는 공정은 상기 본딩 콘택트 패드를 형성하는 공정과 동시에 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 퓨즈는 상기 에칭 스토퍼층의 밑에 형성된 퓨즈 피복막으로 덮여 있으며, 상기 제2 개구부를 형성하는 공정은 상기 퓨즈 피복막의 두께가 상기 제2 개구부에서 감소하도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 층간 절연막은 국소적으로 두께가 변화하는 평탄화 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 개구부를 형성하는 공정 및 상기 콘택트 홀을 형성하는 공정은 프레온계의 에칭 가스를 사용하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 개구부를 형성하는 공정은 BCl3, CF4, HBr, SiCl4, Cl2, HI, Ar, N2, O2, He 및 이들의 혼합물로 이루어진 군으로부터 선택된 에칭 가스를 사용하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2 개구부를 형성하는 공정은 상기 에칭 스토퍼층을 등방적(等方的)으로 에칭하는 공정을 포함하며, 상기 등방적으로 에칭하는 공정은 상기 에칭 스토퍼층이 상기 개구창의 측벽면으로부터 상기 에칭 스토퍼층의 두께 이상으로 후퇴하도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1 개구부를 형성하는 공정은 에칭 가스로서 CF4와 O2의 혼합 가스를 제1 유량비로 사용함으로써 실행되며, 상기 제2 개구부를 형성하는 공정은 에칭 가스로서 CF4와 O2의 혼합 가스를 상기 제1 유량비(流量比)와는 다른 제2 유량비로 사용함으로써 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 반도체 장치는 그 구조 중에 메모리 셀을 더 포함하며, 상기 에칭 스토퍼층은 상기 메모리 셀 중에서 메모리 셀 커패시터를 구성하는 대향 전극의 층레벨과 상기 도체 패턴의 층레벨 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 에칭 스토퍼층은 상기 대향 전극의 층레벨과 동일한 층레벨에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 퓨즈는 상기 메모리 셀의 워드선 또는 비트선의 층레벨에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈 상에 형성되어 상기 퓨즈를 덮는 퓨즈 피복막과, 상기 퓨즈 피복막 상에 상기 퓨즈 형성 영역을 덮도록 형성된 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 상에 형성된 도체 패턴과, 상기 층간 절연막 상에 형성되어 상기 도체 패턴을 덮는 보호막과, 상기 층간 절연막 및 상기 에칭 스토퍼층을 관통하는 개구창으로 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 개구창을 형성하는 공정은 상기 보호막 및 상기 층간 절연막 중에, 상기 에칭 스토퍼층을 노출하도록 제1 개구부를 형성하는 공정과,
    상기 제1 개구부를 통해서 상기 에칭 스토퍼층을 에칭하고, 제2 개구부를 상기 제1 개구부에 연속하여 형성하는 공정을 포함하고,
    상기 제2 개구부를 형성하는 공정은 상기 퓨즈 피복막의 두께가 상기 제2 개구부에서 감소하도록 실행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 제2 개구부를 형성하는 공정은 상기 에칭 스토퍼층을 등방적으로 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 등방적으로 에칭하는 공정은 상기 에칭 스토퍼층이 상기 개구창의 측벽면으로부터 상기 에칭 스토퍼층의 두께 이상으로 후퇴하도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 반도체 장치는 그 구조 중에 다이나믹 랜덤 액세스 메모리를 더 포함하며, 상기 에칭 스토퍼층은 상기 다이나믹 랜덤 액세스 메모리의 메모리셀 커패시터를 구성하는 대향 전극의 층레벨과 상기 도체 패턴의 층레벨 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 에칭 스토퍼층은 상기 대향 전극의 층레벨과 동일한 층레벨에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 상기 퓨즈는 상기 메모리 셀의 워드선 또는 비트선의 층레벨에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈 상에 형성되어 상기 퓨즈 형성 영역을 덮는 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 상에 형성된 도체 패턴과, 상기 층간 절연막 상에 형성되어 상기 도체 패턴을 덮는 보호막과, 상기 보호막 중에 형성되어 상기 도체 패턴을 노출하는 본딩 콘택트 패드와, 상기 보호막 중에 상기 퓨즈에 대응하여 형성되어 상기 층간 절연막 및 상기 에칭 스토퍼층을 관통하는 개구창으로 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 개구창을 형성하는 공정은, 상기 본딩 콘택트 패드와 동시에 상기 보호막 및 상기 층간 절연막 중에 상기 에칭 스토퍼층에 대응하는 제1 개구부를, 상기 본딩 콘택트 패드에서 상기 도체 패턴이 노출하도록 형성하는 공정과,
    상기 본딩 콘택트 패드를 레지스트 패턴으로 덮어서, 상기 제1 개구부를 통해서 상기 에칭 스토퍼층을 에칭하고, 제2 개구부를 상기 제1 개구부에 연속하여 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 층간 절연막과 상기 도체 패턴 사이에 다층 배선 구조를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제2 개구부를 형성하는 공정은 상기 에칭 스토퍼층을 등방적으로 에칭하는 공정을 포함하며, 상기 등방적으로 에칭하는 공정은 상기 에칭 스토퍼층이 상기 개구창의 측벽면으로부터 상기 에칭 스토퍼층의 두께 이상으로 후퇴하도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17항에 있어서, 상기 제1 개구부를 형성하는 공정 및 상기 본딩 콘택트 패드를 형성하는 공정은 프레온계의 에칭 가스를 사용하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제17항에 있어서, 상기 제2 개구부를 형성하는 공정은 BCl3, CF4, HBr, SiCl4, Cl2, HI, Ar, N2, O2, He 및 이들의 혼합물로 이루어진 군으로부터 선택된 에칭 가스를 사용하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제17항에 있어서, 상기 제1 개구부를 형성하는 공정은 에칭 가스로서 CF4와 O2의 혼합 가스를 제1 유량비로 사용함으로써 실행되며, 상기 제2 개구부를 형성하는 공정은 에칭 가스로서 CF4와 O2의 혼합 가스를 상기 제1 유량비와는 다른 제2 유량비로 사용함으로써 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제17항에 있어서, 상기 반도체 장치는 그 구조 중에 다이나믹 랜덤 액세스 메모리를 더 포함하며, 상기 에칭 스토퍼층은 상기 다이나믹 랜덤 액세스 메모리의 메모리 셀 커패시터를 구성하는 대향 전극의 층레벨과 상기 도체 패턴의 층레벨 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제17항에 있어서, 상기 에칭 스토퍼층은 상기 대향 전극의 층레벨과 동일한 층레벨에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서, 상기 퓨즈는 상기 메모리 셀의 워드선 또는 비트선의 층레벨에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 기판과, 상기 기판 상에 형성된 퓨즈와, 상기 퓨즈를 덮는 퓨즈 피복막과, 상기 퓨즈 피복막 상에 형성된 에칭 스토퍼층과, 상기 에칭 스토퍼층을 덮는 층간 절연막과, 상기 층간 절연막 중에 형성되어 상기 에칭 스토퍼층을 관통하여 상기 퓨즈 피복막을 노출하는 개구창으로 이루어지는 반도체 장치에 있어서,
    상기 층간 절연막은 상기 개구창을 구획하는 제1 측벽을 가지며,
    상기 에칭 스토퍼층은 상기 개구창을 구획하는 제2 측벽을 가지며,
    상기 제2 측벽은 상기 제1 측벽보다도 후퇴한 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서, 상기 제2 측벽은 상기 제1 측벽으로부터 실질적으로 상기 에칭 스토퍼층의 두께 이상의 거리만큼 후퇴하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서, 상기 반도체 장치는 그 구조 중에 다이나믹 랜덤 액세스 메모리를 더 포함하며, 상기 에칭 스토퍼층은 상기 다이나믹 랜덤 액세스 메모리의 메모리 셀 커패시터를 구성하는 대향 전극의 층레벨과 상기 도체 패턴의 층레벨 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  29. 제26항에 있어서, 상기 에칭 스토퍼층은 상기 대향 전극의 층레벨과 동일한 층레벨에 형성되는 것을 특징으로 하는 반도체 장치.
  30. 제28항에 있어서, 상기 퓨즈는 상기 메모리 셀의 워드선 또는 비트선의 층레벨에 형성되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322543B1 (ko) * 1999-08-31 2002-03-18 윤종용 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법
KR20010045256A (ko) * 1999-11-04 2001-06-05 박종섭 식각 프로파일 개선방법
JP3907911B2 (ja) * 2000-03-30 2007-04-18 Ｎｅｃエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2002050692A (ja) * 2000-08-01 2002-02-15 Nec Corp 半導体装置およびその製造方法
KR100727834B1 (ko) * 2000-09-07 2007-06-14 다이킨 고교 가부시키가이샤 드라이 에칭 가스 및 드라이 에칭 방법
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
KR100425452B1 (ko) * 2001-07-04 2004-03-30 삼성전자주식회사 반도체 소자의 리페어 퓨즈 개구 방법
US6489227B1 (en) * 2001-07-30 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of etching a polysilicon layer during the stripping of the photoresist shape used as an etch mask to create an opening to an underlying fuse structure
US20030025177A1 (en) * 2001-08-03 2003-02-06 Chandrasekharan Kothandaraman Optically and electrically programmable silicided polysilicon fuse device
KR100449029B1 (ko) * 2002-04-04 2004-09-16 삼성전자주식회사 패드영역에 퓨즈박스를 구비한 반도체 장치 및 그의제조방법
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
JP2005197602A (ja) * 2004-01-09 2005-07-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7238620B1 (en) 2004-02-18 2007-07-03 National Semiconductor Corporation System and method for providing a uniform oxide layer over a laser trimmed fuse with a differential wet etch stop technique
KR100534102B1 (ko) * 2004-04-21 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역들 및 그 제조방법들
US7585784B1 (en) * 2004-06-16 2009-09-08 National Semiconductor Corporation System and method for reducing etch sequencing induced downstream dielectric defects in high volume semiconducting manufacturing
JP4504791B2 (ja) * 2004-11-24 2010-07-14 パナソニック株式会社 半導体回路装置及びその製造方法
US7662674B2 (en) * 2005-05-20 2010-02-16 Intel Corporation Methods of forming electromigration and thermal gradient based fuse structures
KR100714483B1 (ko) * 2005-07-18 2007-05-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR100762874B1 (ko) * 2005-12-08 2007-10-08 주식회사 하이닉스반도체 반도체 소자의 퓨즈 형성방법
KR100818707B1 (ko) * 2006-06-29 2008-04-01 주식회사 하이닉스반도체 커패시터 및 퓨즈를 갖는 반도체 소자의 구조와 그 제조방법
US20080003767A1 (en) * 2006-06-29 2008-01-03 Ik-Soo Choi Method for fabricating semiconductor device
KR100728992B1 (ko) 2006-06-30 2007-06-15 주식회사 하이닉스반도체 리저브 캐패시터의 배치 방법
DE102006046790B4 (de) * 2006-10-02 2014-01-02 Infineon Technologies Ag Integriertes Bauelement und Verfahren zum Trennen einer elektrisch leitfähigen Verbindung
US7893459B2 (en) * 2007-04-10 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structures with reduced moisture-induced reliability degradation
US7564115B2 (en) * 2007-05-16 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered through-silicon via structure
JP5521422B2 (ja) * 2009-07-22 2014-06-11 株式会社リコー 半導体装置
JP2011091426A (ja) * 2010-12-20 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法
JP5981260B2 (ja) * 2011-09-30 2016-08-31 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP2013157468A (ja) * 2012-01-30 2013-08-15 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
US8697565B2 (en) * 2012-03-30 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow via formation by oxidation
KR20140010268A (ko) * 2012-07-16 2014-01-24 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP6215020B2 (ja) * 2013-01-25 2017-10-18 エスアイアイ・セミコンダクタ株式会社 半導体装置
CN109887901B (zh) * 2019-02-27 2020-11-20 上海华虹宏力半导体制造有限公司 一种避免金属熔丝被过刻蚀的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213469A (ja) * 1994-11-03 1996-08-20 Toshiba Corp 集積回路の製造方法及び集積回路の製造に用いられる中間製品及び永久的に改造可能な集積回路
JPH09260601A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 半導体集積回路装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6044829B2 (ja) 1982-03-18 1985-10-05 富士通株式会社 半導体装置の製造方法
JPS6289338A (ja) * 1985-10-16 1987-04-23 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4862243A (en) 1987-06-01 1989-08-29 Texas Instruments Incorporated Scalable fuse link element
US5017510A (en) 1987-06-01 1991-05-21 Texas Instruments Incorporated Method of making a scalable fuse link element
JPH01298738A (ja) * 1988-05-27 1989-12-01 Hitachi Ltd 半導体装置の製造方法
JPH0350756A (ja) * 1989-07-18 1991-03-05 Nec Corp 半導体集積回路の製造方法
US5235205A (en) 1991-04-23 1993-08-10 Harris Corporation Laser trimmed integrated circuit
US5096850A (en) * 1991-04-23 1992-03-17 Harris Corporation Method of laser trimming
JPH05235170A (ja) 1992-02-24 1993-09-10 Nec Corp 半導体装置
US5879966A (en) * 1994-09-06 1999-03-09 Taiwan Semiconductor Manufacturing Company Ltd. Method of making an integrated circuit having an opening for a fuse
US5747868A (en) * 1995-06-26 1998-05-05 Alliance Semiconductor Corporation Laser fusible link structure for semiconductor devices
JPH0951038A (ja) * 1995-08-07 1997-02-18 Matsushita Electron Corp 半導体装置およびその製造方法
US5760674A (en) * 1995-11-28 1998-06-02 International Business Machines Corporation Fusible links with improved interconnect structure
US6054340A (en) * 1997-06-06 2000-04-25 Motorola, Inc. Method for forming a cavity capable of accessing deep fuse structures and device containing the same
US5970346A (en) * 1997-09-19 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse window guard ring structure for nitride capped self aligned contact processes
US6121073A (en) * 1998-02-17 2000-09-19 Taiwan Semiconductor Manufacturing Company Method for making a fuse structure for improved repaired yields on semiconductor memory devices
US5989784A (en) * 1998-04-06 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Etch recipe for embedded DRAM passivation with etch stopping layer scheme
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
US6413848B1 (en) * 1998-07-17 2002-07-02 Lsi Logic Corporation Self-aligned fuse structure and method with dual-thickness dielectric
US6162686A (en) * 1998-09-18 2000-12-19 Taiwan Semiconductor Manufacturing Company Method for forming a fuse in integrated circuit application

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213469A (ja) * 1994-11-03 1996-08-20 Toshiba Corp 集積回路の製造方法及び集積回路の製造に用いられる中間製品及び永久的に改造可能な集積回路
JPH09260601A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 半導体集積回路装置

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