JPH08213469A - 集積回路の製造方法及び集積回路の製造に用いられる中間製品及び永久的に改造可能な集積回路 - Google Patents

集積回路の製造方法及び集積回路の製造に用いられる中間製品及び永久的に改造可能な集積回路

Info

Publication number
JPH08213469A
JPH08213469A JP7271186A JP27118695A JPH08213469A JP H08213469 A JPH08213469 A JP H08213469A JP 7271186 A JP7271186 A JP 7271186A JP 27118695 A JP27118695 A JP 27118695A JP H08213469 A JPH08213469 A JP H08213469A
Authority
JP
Japan
Prior art keywords
integrated circuit
fuse element
contact pad
window
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7271186A
Other languages
English (en)
Other versions
JP2965894B2 (ja
Inventor
Motoya Okazaki
元哉 岡崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JPH08213469A publication Critical patent/JPH08213469A/ja
Application granted granted Critical
Publication of JP2965894B2 publication Critical patent/JP2965894B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05567Disposition the external layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684Tungsten [W] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Abstract

(57)【要約】 【課題】ヒューズ素子を組み入れた集積回路を製造する
際、2つのフォトリソグラフィ工程及び別個の層や導伝
材を不要にすることを目的とする。 【解決手段】カスタム化できる集積回路15は、ヒュー
ズ素子19及びコンタクトパッド21と、絶縁層23中
で同素子及びパッド上まで達する窓31,33とを有す
る。コンタクトパッド上の窓33はこのパッドまで達
し、表面を露出させる。ヒューズ素子上の窓31は、こ
の素子には到達せず、ヒューズ素子は絶縁体の薄膜で覆
われている。同素子及びパッドは基板の同一面上に形成
され、単一のフォトリソグラフィ法転写工程で同時に形
成される。少なくとも1つの狭い幅のレジスト開孔をヒ
ューズ素子上に配置することにより、一回のエッチング
工程で、異なる深さの窓を同素子及びパッドの上に形成
する。ヒューズ素子部のエッチング速度は、マイクロロ
ーディング効果によってコンタクトパッド部よりも遅く
なる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は集積回路の製造方
法、集積回路の製造に用いられる中間製品、及び永久的
に改造可能な集積回路に関し、特にコンタクトパッド及
びヒューズ素子の各々を露出する窓を有し、ヒューズの
選択的溶断により機能を達成する回路及びその製造方法
に関する。
【0002】
【従来の技術】ヒューズ素子を半導体集積回路内に組み
入れて、基礎回路設計を永久的に改造する、つまり、い
わゆる特定用途向け集積回路(ASIC´s)を製造す
ることは公知である。例えば、Takayama et
al.の米国特許第4,536,949号を参照され
たい。ヒューズ素子は、そのままであれば、ある種の回
路装置間の導体となり、また、抵抗素子としても役立つ
であろう。ヒューズの溶断により特定の導体路が断たれ
るので、回路の機能は永久的に改造、即ちカスタム化さ
れる。ヒューズ素子は通常、ヒューズに高エネルギーの
レーザービームを照射するか、或いは電流を流すことに
より溶断される。集積回路内のヒューズの溶断により単
一の基礎回路設計で多数の機能及び性能を実現できるの
で、高度の製造効率性が達成される。更に、選択的に配
置されたヒューズ素子を用いれば、例えばDRAMチッ
プ内の欠陥冗長セル等を絶縁することができる。
【0003】ヒューズ素子を絶縁チップ層の下に埋め込
む場合には、ヒューズ素子の上に窓を設けて、ヒューズ
が溶断されたときに高温ガスが外に逃げられるようにし
なければならない。さもなくば、高温ガスと、それによ
り発生した圧力とが周辺のチップ構造を熱的及び機械的
に破壊してしまう。更に、ヒューズの溶断にレーザーを
用いる場合には、レーザービームがヒューズ素子に入射
されるように窓を設けなければならない。
【0004】最近では、ヒューズ素子の上に窓を形成
し、絶縁体の薄膜をヒューズ素子の上に残すことが望ま
しいことが判明している。薄膜はヒューズ素子の腐食を
防ぎ、また、膜内に余分な熱が発生して保持されるので
ヒューズの溶断の効率性を高める。このような窓を形成
する従来の技術を図3に示す。1個以上のコンタクトパ
ッド5を含んだ主要導体路の下に位置するチップ層3の
上にヒューズ素子1(1つだけを図示する)を設ける。
このようにヒューズ素子1をコンタクトパッド5より低
い位置に設けることによって、コンタクトパッド5の上
に窓9を形成するのと同じエッチング工程で窓7をヒュ
ーズ素子1の上に形成できる。レジストパターン10に
形成されている開孔を用いて、エッチング工程中に窓7
及び窓9を形成する。これらの開孔(レジストパターン
により形成される窓とサイズが一致している)の幅は、
ヒューズ素子とコンタクトパッドの各々よりも僅かに小
さい。例えば、ヒューズの窓7の幅が10μmで、コン
タクトパッドの窓9の幅が80μmである場合には、窓
サイズの差異が比較的小さいことから、各窓のエッチン
グ速度は大して変わらない。絶縁膜11は、ヒューズ素
子1とコンタクトパッド5の両部分が同じ速度でエッチ
ングされるので、コンタクトパッド5を露出する窓9を
形成するのに十分な時間だけエッチャントに当てること
で、ヒューズ素子1の上にも窓9と同じ深さの窓7が形
成される。ヒューズ素子1は、コンタクトパッド5より
も僅かに低く位置しているため、絶縁体の薄膜13がヒ
ューズ素子1とその上の窓7との間に望み通りに残る。
【0005】しかしながら、この従来の方法では、コン
タクトパッドを含んだ主要回路の導体とヒューズ素子と
を製造するために、2つの別個のフォトリソグラフィ法
転写工程が必要である。また、チップ層や導伝材も別個
に必要である。そのため、加工時間、作業量、費用が増
加してしまうという問題があった。従って、ヒューズを
組み入れた集積回路を製造するうえで、2つのフォトリ
ソグラフィ工程及び別個の層や導伝材を必要としないこ
とが望まれる。
【0006】
【発明が解決しようとする課題】上述したように、従来
の集積回路の製造方法、集積回路の製造に用いられる中
間製品、及び永久的に改造可能な集積回路は、2つの別
個のフォトリソグラフィ法転写工程が必要になったり、
チップ層や導伝材も別個に必要となる。このため、加工
時間、作業量、費用が増加してしまうという問題があっ
た。
【0007】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、種々の回路機能
及び性能を達成するために容易に永久的に改造すること
ができる集積回路及びその製造方法を提供することにあ
る。
【0008】この発明の別の目的は、集積回路のヒュー
ズ窓とヒューズ素子との間に絶縁体の薄膜を維持する技
術を提供し、コンタクトパッドやヒューズ素子を形成す
るたびにフォトリソグラフィ法転写工程、層、導伝材を
何度も必要としないようにできる集積回路及びその製造
方法を提供することにある。この発明の更に別の目的
は、上記製造技術に用いられる中間集積回路製品と、最
終製品としての永久的な改造の可能な集積回路とを提供
することにある。
【0009】
【課題を解決するための手段】この発明の第1の実施の
形態は、ヒューズ素子とコンタクトパッドとを有する集
積回路の製造方法である。ヒューズ素子及びコンタクト
パッドを有する回路が基板上に形成されている。この回
路は、少なくとも一部分が絶縁層で覆われている。パタ
ーニングされたレジスト層が絶縁層の上に形成される。
レジスト層は、ヒューズ素子の上に第1の開孔、コンタ
クトパッドの上に第2の開孔をそれぞれ配置する。第1
の開孔の幅寸法は、第2の開孔に比べて、第1の開孔の
絶縁層のエッチング速度を減少するのに十分な程度に小
さい。絶縁層は、第1と第2の開孔の部分が、比較的小
さい第1の開孔の幅寸法により決まる異なる速度でエッ
チングされ、ヒューズ素子とコンタクトパッド各々の上
に、異なる深さを有する第1及び第2の窓が形成され
る。第1の窓はヒューズ素子に僅かに届かずに終わって
いるので、絶縁層の一部が薄膜としてヒューズ素子と第
1の窓との間に残る。第2の窓はコンタクトパッドまで
達しているので、コンタクトパッドが露出している。
【0010】この発明の第2の実施の形態は、ヒューズ
素子とコンタクトパッドとを有する集積回路の製造に用
いる中間製品である。この製品は、基板とこの基板上に
形成された回路とからなる。この回路は、ヒューズ素子
とコンタクトパッドとを有している。絶縁層は、回路の
少なくとも一部分を覆っている。パターニングされたレ
ジスト層が絶縁層の上に形成されている。レジスト層は
ヒューズ素子の上に第1の開孔を、コンタクトパッドの
上に第2の開孔を各々配置する。第1の開孔の幅寸法
は、第2の開孔に比べて第1の開孔の部分の絶縁層のエ
ッチング速度を減少するのに十分な程度に小さい。
【0011】この発明の第3の実施の形態は、永久的に
改造することができる集積回路である。この回路は基板
とこの基板上に形成された回路とからなる。この回路
は、同じ平面上に配置されているヒューズ素子とコンタ
クトパッドとからなる。回路は少なくとも一部分が絶縁
層により覆われている。絶縁層には、ヒューズ素子とコ
ンタクトパッドの上に第1及び第2の窓がそれぞれ形成
されている。第1の窓の深さはヒューズ素子に届かずに
終わっているため、絶縁層の一部が薄膜としてヒューズ
素子と第1の窓との間に残っている。第2の窓はコンタ
クトパッドまで達しているので、コンタクトパッドが露
出している。
【0012】この発明の上記及びその他の目的、特性、
利点は、添付した図面と関連付けて以下の詳細にわたる
説明を考慮することにより容易に認められ且つ十分理解
されるものである。
【0013】
【発明の実施の形態】まず、図1について説明する。半
導体集積回路15はシリコン基板17を有している。図
示されていないが、基板17にはドーピングされた種々
の領域(及び多数の層)が組み込まれ、様々な回路装置
を形成している。基板17の同一の上面には、ヒューズ
素子19とコンタクトパッド21とが設けられている。
(多数のヒューズ素子やコンタクトパッドが設けられて
いるのが典型的である。)これらの素子は、種々の半導
体装置を接続して回路を完成する全導体路の一部を構成
している。回路の導体路(ヒューズ素子19及びコンタ
クトパッド21を含む)に適した材料には、Al、Al
Cu、AlCuSi、Ti、TiN、W、WSi、Ti
Siが含まれるが、これだけに限らない。導体路はSi
2 またはSi34 の絶縁層23で覆われている。絶
縁層23の厚みは、製品にもよるが、一般的に6000
オングストロームから10,000オングストロームの
範囲である。絶縁層23の上には、たとえばAPEX−
Eなどのレジスト材のパターン25が設けられており、
これによりヒューズ素子19の上には狭いスリット状の
開孔27が、コンタクトパッド21の上には非常に大き
な開孔29が各々配置される。
【0014】レジストパターン25は、ヒューズ素子1
9の上に窓31を形成し、コンタクトパッド21の上に
窓33を形成するエッチング工程で用いられる。窓31
は開孔27と同じサイズであり、窓33は開孔29と同
じサイズである。エッチング工程後は、レジストパター
ン25を取り除くことができる。開孔29のサイズはコ
ンタクトパッド21のサイズ(通常は20μm以上)と
同じでも構わないが、開孔27の幅は1μm以下でなけ
ればならない。好ましい実施の形態では、開孔29の幅
がおよそ100μmであるのに対し、開孔27の幅はお
よそ0.5μmである。開孔27の幅が1μm以下であ
ることから、ヒューズ素子19の上のエッチング速度は
公知のマイクロローディング効果によりコンタクトパッ
ド21の上のエッチング速度よりも遅くなる。従って、
同じ処理工程で、即ち、絶縁層23を同じエッチャント
(例えば、反応性イオンエッチャント)に同じ時間だけ
当てて開孔27、29をエッチングすることにより、異
なる深さの窓が結果として得られる。窓33はコンタク
トパッド21に達し、コンタクトパッド21は露出して
いる。一方、窓31は、ヒューズ素子19に届かずに終
わっているため、絶縁層23の一部が薄膜35としてヒ
ューズ素子19と窓31との間に残る。
【0015】この工程は、残された薄膜35の厚みが1
000オングストロームから3000オングストローム
の範囲になるように調整することが好ましい。この点に
関して、エッチングの圧力を通常の40−100MTo
rrから、数百(例えば300)MTorrの範囲にま
で増加することにより、マイクロローディング効果を増
加することができる。更に、マイクロローディング効果
は、従来のエッチングガスCF4 とO2 との混合物にC
HF3 を加えても増加することができる。
【0016】開孔27の形状は重要でないが、その幅の
寸法は上記の通り所望のマイクロローディング効果を引
き起こせる程度に小さくなければならない。また、開孔
27は、レーザービームの照射により溶断できる程度に
ヒューズ素子19が十分に露出する窓31を形成するサ
イズでなければならない。
【0017】図3に示されている従来技術及び製品とは
異なり、この発明では、ヒューズ素子19とコンタクト
パッド21とは絶縁層23の上部表面から同じ深さに位
置するように基板17の同一の上面に形成されている。
これにより、ヒューズ素子19とコンタクトパッド21
とを、一回のフォトリソグラフィ法転写工程で単一の金
属材料(または他の適切な導体)により形成することが
可能になっている。更に、余分なチップ層を設けて、ヒ
ューズ素子とコンタクトパッドとを異なるレベルに配置
する必要がない。従って、製造効率が実質的に上がる。
【0018】さて、図2に示されているのはこの発明の
変形例である。図1の第1の実施の形態と同じく、集積
回路15´はコンタクトパッド21´と、コンタクトパ
ッド21´の大部分を露出する窓33´とを有してい
る。第1の実施の形態と異なる点は、隣接している平行
な複数の狭いスリット状の窓31´が、隣接している平
行な複数のヒューズ素子19´a,19´b,19´c
を横切って延びるように設けられていることである。
【0019】これら複数のヒューズや窓は上で説明した
技術を用いて形成される。当然のことながら、レジスト
材のパターンは、窓31´と同じサイズの複数の狭いス
リットにより形成される。第1の実施の形態と同じく、
開孔の幅が狭い(通常は1μm以下)ことから、ヒュー
ズ素子19´a,19´b,19´c上のエッチング速
度は、コンタクトパッド21´上のエッチング速度より
も遅い。その結果、パッド21´に届き、同パッドを露
出する窓33´を形成するのに十分な時間だけ絶縁層を
エッチングすることにより、窓31´はヒューズ素子に
届かずにその上で終わり、絶縁層の一部がヒューズ素子
19´a,19´b,19´cを覆う薄膜として残るよ
うに浅く形成される。
【0020】この発明の更なる変形例では、円形をした
開孔などの小さい開孔を相互に密接に間隔を置いて二次
元に配列したものがスリット状の窓31´の代わりに用
いられる。勿論、各開孔の幅寸法は、上記の通り、所望
のマイクロローディング効果をもたらすのに十分な程度
に小さく維持しなければならない。
【0021】多数の窓を設けてヒューズ素子の露出率を
増加することにより、より大きなレーザーパワーをヒュ
ーズ素子に照射することができるので、ヒューズ素子の
選択的溶断による回路のカスタム化が容易になる。とこ
ろで、複数の窓を用いる際には複数のヒューズ素子を用
いなければならないという訳ではない。例えば、小さな
開孔の一次元配列として、単一のヒューズ素子に沿って
小さな開孔を一列に配置した複数の窓を形成しても、ヒ
ューズ素子の露出率を増大することができる。
【0022】以上に好ましい実施の形態を例にこの発明
を説明した。当業者であれば、添付した特許請求の範囲
の主旨を逸脱することなく本開示に基づいてこの発明を
様々に変形することができることは言うまでもない。
【0023】
【発明の効果】以上説明したように、この発明によれ
ば、種々の回路機能及び性能を達成するために容易に永
久的に改造することができる集積回路及びその製造方法
が得られる。また、集積回路のヒューズ窓とヒューズ素
子との間に絶縁体の薄膜を維持する技術を提供でき、コ
ンタクトパッドやヒューズ素子を形成するたびにフォト
リソグラフィ法転写工程、層、導伝材を何度も必要とし
ないようにできる集積回路及びその製造方法が得られ
る。更に、上記製造技術に用いられる中間集積回路製品
と、最終製品としての永久的な改造の可能な集積回路と
が得られる。
【図面の簡単な説明】
【図1】この発明の実施の形態に係る集積回路について
説明するためのもので、窓開けされたヒューズ素子とコ
ンタクトパッドとを有する集積回路の一部の断面図。
【図2】この発明の実施の形態に係る集積回路の変形例
について説明するためのもので、多数のヒューズ素子と
窓とが配列され、この配列に隣接して窓開けされたコン
タクトパッドが設けられている集積回路の一部の平面
図。
【図3】先行技術による集積回路について説明するため
のもので、窓開けされたヒューズ素子及びコンタクトパ
ッドを含む集積回路の構造の一部の断面図。
【符号の説明】
15…半導体集積回路、17…シリコン基板、19…ヒ
ューズ素子、21…コンタクトパッド、23…絶縁層、
25…レジストパターン、27…第1の開孔、29…第
2の開孔、31…第1の窓、33…第2の窓。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 E

Claims (31)

    【特許請求の範囲】
  1. 【請求項1】 ヒューズ素子とコンタクトパッドとを含
    む集積回路を形成する方法において、 ヒューズ素子とコンタクトパッドとを有する回路パスを
    基板上に形成する工程と、 前記回路パスの少なくとも一部を絶縁層で覆う工程と、 前記ヒューズ素子の上方に第1の開孔が配置され、前記
    コンタクトパッドの上方に第2の開孔が配置されたレジ
    スト層パターンを前記絶縁層上に形成する工程と、 前記第1及び第2の開孔により前記絶縁層をエッチング
    して、ヒューズ素子の上に第1の窓を、コンタクトパッ
    ドの上に第2の窓をそれぞれ形成する工程とを具備し、 前記第1の開孔は絶縁層のエッチング速度が前記第2の
    開孔に比べて遅くなるように幅が十分に狭く、 前記第1の開孔の幅が前記第2の開孔の幅に比べて狭い
    ことにより、エッチング速度に変化が生じて深さの異な
    る窓が形成され、前記第1の窓はヒューズ素子に到達せ
    ずに、前記絶縁層の一部が薄膜としてヒューズ素子と第
    1の窓との間に残り、前記第2の窓はコンタクトパッド
    に達して前記コンタクトパッドを露出させることを特徴
    とする集積回路の製造方法。
  2. 【請求項2】 前記ヒューズ素子と前記コンタクトパッ
    ドとを前記絶縁層の上部表面の下に同じ深さで形成する
    ことを特徴とする請求項1に記載の集積回路の製造方
    法。
  3. 【請求項3】 前記ヒューズ素子と前記コンタクトパッ
    ドとを前記基板の同一面上に形成することを特徴とする
    請求項2に記載の集積回路の製造方法。
  4. 【請求項4】 前記ヒューズ素子と前記コンタクトパッ
    ドとを同じ金属材料で形成することを特徴とする請求項
    1に記載の集積回路の製造方法。
  5. 【請求項5】 前記ヒューズ素子と前記コンタクトパッ
    ドとを一回のフォトリソグラフィ法転写処理工程により
    形成することを特徴とする請求項1に記載の集積回路の
    製造方法。
  6. 【請求項6】 前記第1及び第2の開孔から前記絶縁層
    を同じ化学エッチャントに1回だけ当てて第1及び第2
    の窓を形成し、各開孔部の絶縁層にエッチャントが同じ
    時間だけ当たるようにすることを特徴とする請求項1に
    記載の集積回路の製造方法。
  7. 【請求項7】 前記化学エッチャントが反応性イオンエ
    ッチャントであることを特徴とする請求項6に記載の集
    積回路の製造方法。
  8. 【請求項8】 前記レジスト層パターンが、前記ヒュー
    ズ素子に沿って配列されている開孔の列により形成さ
    れ、前記第1の窓が前記ヒューズ素子に到達せずに終わ
    っている窓の対応する配列としてエッチング工程により
    形成されることを特徴とする請求項1に記載の集積回路
    の製造方法。
  9. 【請求項9】 前記回路パターンが、複数の隣接してい
    る平行なヒューズ素子を有しており、開孔の配列とこれ
    に対応する窓の配列とが、いずれも複数のヒューズ素子
    を横切って延びている複数の狭いスリットで構成されて
    いることを特徴とする請求項8に記載の集積回路の製造
    方法。
  10. 【請求項10】 前記第1の窓が1μm以下の幅で形成
    されることを特徴とする請求項1に記載の集積回路の製
    造方法。
  11. 【請求項11】 前記第1の窓は幅がおよそ0.5μm
    で、前記第2の窓は幅が少なくとも20μmであること
    を特徴とする請求項10に記載の集積回路の製造方法。
  12. 【請求項12】 前記絶縁層がSiO2 或いはSi3
    4 のうちのいずれか一方であることを特徴とする請求項
    1に記載の集積回路の製造方法。
  13. 【請求項13】 ヒューズ素子とコンタクトパッドとを
    含む集積回路の製造に用いられる中間製品において、 基板と、 この基板の上に形成され、ヒューズ素子とコンタクトパ
    ッドとを有する回路パスと、 この回路パスの少なくとも一部を覆う絶縁層と、 この絶縁層上に形成され、前記ヒューズ素子の上方に第
    1の開孔が配置され、前記コンタクトパッドの上方に第
    2の開孔が配置されたパターンが設けられているレジス
    ト層とを具備し、 前記第1の開孔は前記絶縁層のエッチング速度が第2の
    開孔に比べて遅くなるように幅が十分に狭いことを特徴
    とする集積回路の製造に用いられる中間製品。
  14. 【請求項14】 前記ヒューズ素子と前記コンタクトパ
    ッドとが前記絶縁層の上部表面の下に同じ深さで形成さ
    れていることを特徴とする請求項13に記載の集積回路
    の製造に用いられる中間製品。
  15. 【請求項15】 前記ヒューズ素子と前記コンタクトパ
    ッドとが前記基板の同一面上に形成されていることを特
    徴とする請求項14に記載の集積回路の製造に用いられ
    る中間製品。
  16. 【請求項16】 前記ヒューズ素子及び前記コンタクト
    パッドが同じ金属材料により形成されていることを特徴
    とする請求項13に記載の集積回路の製造に用いられる
    中間製品。
  17. 【請求項17】 前記レジスト層パターンが、前記ヒュ
    ーズ素子に沿って配列されている開孔の列により形成さ
    れていることを特徴とする請求項13に記載の集積回路
    の製造に用いられる中間製品。
  18. 【請求項18】 前記回路パターンが、複数の隣接して
    いる平行なヒューズ素子を有し、開孔の列が複数のヒュ
    ーズ素子を横切って延びている複数の狭いスリットから
    成ることを特徴とする請求項17に記載の集積回路の製
    造に用いられる中間製品。
  19. 【請求項19】 前記第1の開孔が1μm以下の幅で形
    成されていることを特徴とする請求項13に記載の集積
    回路の製造に用いられる中間製品。
  20. 【請求項20】 前記第1の開孔は幅がおよそ0.5μ
    mで、前記第2の窓は幅が少なくとも20μmであるこ
    とを特徴とする請求項19に記載の集積回路の製造に用
    いられる中間製品。
  21. 【請求項21】 前記絶縁層がSiO2 或いはSi3
    4 のうちのいずれか一方であることを特徴とする請求項
    13に記載の集積回路の製造に用いられる中間製品。
  22. 【請求項22】 基板と、 この基板に形成され、同一面上に位置するヒューズ素子
    とコンタクトパッドとを有する回路パスと、 前記回路パスの少なくとも一部を覆う絶縁層と、 前記ヒューズ素子の上に形成された第1の窓、及び前記
    コンタクトパッドの上に形成された第2の窓とを具備
    し、 前記第1の窓は深さがヒューズ素子に到達せず、前記絶
    縁層の一部が薄膜としてヒューズ素子と第1の窓との間
    に残され、前記第2の窓は深さがコンタクトパッドまで
    達し、前記コンタクトパッドが露出していることを特徴
    とする永久的に改造可能な集積回路。
  23. 【請求項23】 前記ヒューズ素子及び前記コンタクト
    パッドが、前記絶縁層の上部表面の下に同じ深さで形成
    されていることを特徴とする請求項22に記載の永久的
    に改造可能な集積回路。
  24. 【請求項24】 前記ヒューズ素子及び前記コンタクト
    パッドが基板の同一面に形成されていることを特徴とす
    る請求項22に記載の永久的に改造可能な集積回路。
  25. 【請求項25】 前記ヒューズ素子及び前記コンタクト
    パッドが同じ金属材料で形成されていることを特徴とす
    る請求項22に記載の永久的に改造可能な集積回路。
  26. 【請求項26】 前記第1の窓が前記ヒューズ素子に沿
    って配列されていることを特徴とする請求項22に記載
    の永久的に改造可能な集積回路。
  27. 【請求項27】 前記回路が互いに隣接して平行に配列
    されている複数のヒューズ素子を有し、窓の配列が複数
    のヒューズ素子を横切って延びている複数の狭いスリッ
    トから成ることを特徴とする請求項26に記載の永久的
    に改造可能な集積回路。
  28. 【請求項28】 前記第1の窓が1μm以下の幅で形成
    されていることを特徴とする請求項22に記載の永久的
    に改造可能な集積回路。
  29. 【請求項29】 前記絶縁層の一部である薄膜は、幅が
    1000オングストロームないし3000オングストロ
    ームであることを特徴とする請求項28に記載の永久的
    に改造可能な集積回路。
  30. 【請求項30】 前記第1の窓は幅がおよそ0.5μm
    で、前記第2の窓は幅が少なくとも20μmであること
    を特徴とする請求項22に記載の永久的に改造可能な集
    積回路。
  31. 【請求項31】 前記絶縁層がSiO2 或いはSi3
    4 のうちのいずれか一方であることを特徴とする請求項
    22に記載の永久的に改造可能な集積回路。
JP7271186A 1994-11-03 1995-10-19 集積回路の製造方法及び集積回路の製造に用いられる中間製品及びカスタム集積回路 Expired - Fee Related JP2965894B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/335,387 US5550399A (en) 1994-11-03 1994-11-03 Integrated circuit with windowed fuse element and contact pad
US335387 1994-11-03

Publications (2)

Publication Number Publication Date
JPH08213469A true JPH08213469A (ja) 1996-08-20
JP2965894B2 JP2965894B2 (ja) 1999-10-18

Family

ID=23311557

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7271186A Expired - Fee Related JP2965894B2 (ja) 1994-11-03 1995-10-19 集積回路の製造方法及び集積回路の製造に用いられる中間製品及びカスタム集積回路

Country Status (2)

Country Link
US (2) US5550399A (ja)
JP (1) JP2965894B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999019905A1 (fr) * 1997-10-13 1999-04-22 Fujitsu Limited Dispositif semi-conducteur pourvu d'un fusible et son procede de fabrication
US6562674B1 (en) 1999-07-06 2003-05-13 Matsushita Electronics Corporation Semiconductor integrated circuit device and method of producing the same
JP2007201485A (ja) * 1999-07-06 2007-08-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
US7692190B2 (en) 2005-05-17 2010-04-06 Nec Electronics Corporation Semiconductor device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060063193A1 (en) * 1995-04-11 2006-03-23 Dong-Jing Fu Solid phase sequencing of double-stranded nucleic acids
US5851903A (en) * 1996-08-20 1998-12-22 International Business Machine Corporation Method of forming closely pitched polysilicon fuses
US6261937B1 (en) * 1998-06-24 2001-07-17 Siemens Aktiengesellschaft Method for forming a semiconductor fuse
US6037648A (en) * 1998-06-26 2000-03-14 International Business Machines Corporation Semiconductor structure including a conductive fuse and process for fabrication thereof
US6061264A (en) * 1998-07-17 2000-05-09 Lsi Logic Corporation Self-aligned fuse structure and method with anti-reflective coating
US6413848B1 (en) 1998-07-17 2002-07-02 Lsi Logic Corporation Self-aligned fuse structure and method with dual-thickness dielectric
US6259146B1 (en) * 1998-07-17 2001-07-10 Lsi Logic Corporation Self-aligned fuse structure and method with heat sink
US6121074A (en) * 1998-11-05 2000-09-19 Siemens Aktiengesellschaft Fuse layout for improved fuse blow process window
US6008075A (en) * 1999-02-11 1999-12-28 Vanguard International Semiconductor Corporation Method for simultaneous formation of contacts between metal layers and fuse windows in semiconductor manufacturing
US6174753B1 (en) * 1999-02-18 2001-01-16 Vanguard International Semiconductor Corporation Mask reduction process with a method of forming a raised fuse and a fuse window with sidewall passivation
US6268638B1 (en) 1999-02-26 2001-07-31 International Business Machines Corporation Metal wire fuse structure with cavity
US6096579A (en) * 1999-03-25 2000-08-01 Vanguard International Semiconductor Corporation Method for controlling the thickness of a passivation layer on a semiconductor device
US6235557B1 (en) * 1999-04-28 2001-05-22 Philips Semiconductors, Inc. Programmable fuse and method therefor
US6124165A (en) * 1999-05-26 2000-09-26 Vanguard International Semiconductor Corporation Method for making openings in a passivation layer over polycide fuses using a single mask while forming reliable tungsten via plugs on DRAMs
DE19926499C2 (de) * 1999-06-10 2001-07-05 Infineon Technologies Ag Anordnung von Fuses bei Halbleiterstrukturen mit Cu-Metallisierung
FR2796492B1 (fr) * 1999-07-13 2005-05-20 Ibm Methode amelioree pour graver les materiaux tin et sio2 a la meme vitesse
US6355968B1 (en) * 2000-08-10 2002-03-12 Infineon Technologies Ag Wiring through terminal via fuse
US6489640B1 (en) 2000-10-06 2002-12-03 National Semiconductor Corporation Integrated circuit with fuse element and contact pad
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US6566171B1 (en) 2001-06-12 2003-05-20 Lsi Logic Corporation Fuse construction for integrated circuit structure having low dielectric constant dielectric material
DE10301291B3 (de) * 2003-01-15 2004-08-26 Infineon Technologies Ag Verfahren zum Einbringen von eine unterschiedliche Dimensionierung aufweisenden Strukturen in ein Substrat
KR100526474B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자의 제조방법
US20050250256A1 (en) * 2004-05-04 2005-11-10 Bing-Chang Wu Semiconductor device and fabricating method thereof
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3844858A (en) * 1968-12-31 1974-10-29 Texas Instruments Inc Process for controlling the thickness of a thin layer of semiconductor material and semiconductor substrate
US3878552A (en) * 1972-11-13 1975-04-15 Thurman J Rodgers Bipolar integrated circuit and method
US3969749A (en) * 1974-04-01 1976-07-13 Texas Instruments Incorporated Substrate for dielectric isolated integrated circuit with V-etched depth grooves for lapping guide
US4219835A (en) * 1978-02-17 1980-08-26 Siliconix, Inc. VMOS Mesa structure and manufacturing process
US4269636A (en) * 1978-12-29 1981-05-26 Harris Corporation Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking
US4255207A (en) * 1979-04-09 1981-03-10 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
JPS59214239A (ja) * 1983-05-16 1984-12-04 Fujitsu Ltd 半導体装置の製造方法
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
JPH01319956A (ja) * 1988-06-21 1989-12-26 Nec Corp 半導体集積回路
US5201987A (en) * 1990-06-04 1993-04-13 Xerox Corporation Fabricating method for silicon structures
US5360988A (en) * 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
JPH0737988A (ja) * 1993-07-20 1995-02-07 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999019905A1 (fr) * 1997-10-13 1999-04-22 Fujitsu Limited Dispositif semi-conducteur pourvu d'un fusible et son procede de fabrication
US6399472B1 (en) 1997-10-13 2002-06-04 Fujitsu Limited Semiconductor device having a fuse and a fabrication method thereof
US6617664B2 (en) 1997-10-13 2003-09-09 Fujitsu Limited Semiconductor device having a fuse and a fabrication process thereof
KR100483226B1 (ko) * 1997-10-13 2005-04-15 후지쯔 가부시끼가이샤 퓨즈를 갖는 반도체 장치 및 그 제조 방법
US6562674B1 (en) 1999-07-06 2003-05-13 Matsushita Electronics Corporation Semiconductor integrated circuit device and method of producing the same
US6677195B2 (en) 1999-07-06 2004-01-13 Matsushita Electronics Corporation Semiconductor integrated circuit device and method of producing the same
US6897541B2 (en) 1999-07-06 2005-05-24 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method of producing the same
JP2007201485A (ja) * 1999-07-06 2007-08-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
US7872327B2 (en) 1999-07-06 2011-01-18 Panasonic Corporation Semiconductor integrated circuit device and method of producing the same
US7692190B2 (en) 2005-05-17 2010-04-06 Nec Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
US5550399A (en) 1996-08-27
JP2965894B2 (ja) 1999-10-18
US5753539A (en) 1998-05-19

Similar Documents

Publication Publication Date Title
JP2965894B2 (ja) 集積回路の製造方法及び集積回路の製造に用いられる中間製品及びカスタム集積回路
CA1294377C (en) Fabrication of customized integrated circuits
US4740485A (en) Method for forming a fuse
US4536949A (en) Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse
US4198744A (en) Process for fabrication of fuse and interconnects
KR100447968B1 (ko) 웨이퍼 레벨 패키지의 제조방법
JPH03179763A (ja) アンチヒューズ構造とそれを形成する方法
JPS6044829B2 (ja) 半導体装置の製造方法
US6096566A (en) Inter-conductive layer fuse for integrated circuits
JPH03296211A (ja) ブランキングアパーチャアレーの製造方法
JP2769332B2 (ja) 電気的にプログラム可能な集積回路の製法
US5652169A (en) Method for fabricating a programmable semiconductor element having an antifuse structure
KR100443064B1 (ko) 집적 회로내의 소규모 구조 형성을 위한 이미지 리버설 방법
EP0113522B1 (en) The manufacture of semiconductor devices
US6346748B1 (en) Electronic circuit structure with photoresist layer that has non-precision openings formed by a laser
KR100422292B1 (ko) 금속상부레벨의퓨즈,집적회로제조방법및집적회로상의퓨즈트리밍방법
US6107178A (en) Methods for etching fuse openings in a semiconductor device
KR100299755B1 (ko) 반도체 소자의 리페어용 퓨즈 및 그 형성방법
US7537969B2 (en) Fuse structure having reduced heat dissipation towards the substrate
JPH0316169A (ja) プラズマメタルエッチングを可能とする書込み可能リンク構成体
EP0053484B1 (en) A method for fabricating semiconductor device
JPH0350756A (ja) 半導体集積回路の製造方法
JPH08186174A (ja) 配線構造およびその形成方法
JPH05190509A (ja) エッチング方法
JPH03165562A (ja) マスクromの製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070813

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080813

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110813

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110813

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120813

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees