JPS6289338A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、容量素子と冗長回路、アナログ回路におけるｌ−リ
ミング等で使用されるヒユーズとを有する半導体集積回
路装置に適用して有効な技術に関するものである。

［背景技術］ ＣＯＤ　Ｅ　Ｃ（ｃｏｄｅｒ−ｄｅｃｏｄｅｒ）を有す
る半導体集積回路装置は、Ｃｒ＜回路で使用するスイソ
チドキャパシタ等の容量Ｉ４子と、冗長回路、アナログ
回路における［・リミング等で使用されるヒユーズと配
備えている。

この容量素子は、空乏層の変動による精度の吐下を妨る
ために、半導体基板を電極として使用せず、半導体基板
のに部に積層される導電層で−・対の電極を構成してい
る。容量素子は、例えば、半導体素子を形成する多結晶
シリコン膜と半導体素子間を接続するアルミニウム膜と
を電極材料とし、多結晶シリコン膜を酸化した酸化シリ
コン膜を誘電体膜としている。

しかしながら、半導体集積回路装置の高集積化で、前記
容量素子の容量値が小さくなる傾向にある。そこで、本
発明者は、誘電体膜に酸化シリコン膜よりも誘電率が高
い窒化シリコン膜を使用し、容量素子の容量値を高める
ことを検討した。

一方、それとは別に、本発明者は、製造工程を低減する
ために、ヒユーズを容量素子の一方の電極と同一の製造
工程、すなわち、前記多結晶シリコン膜で構成すること
を検討した。この場合、ヒユーズの−に部には、誘電体
膜と同一の工程で形成される窒化シリコン膜が設けられ
る。これは、製造工程を低減するために、醋記ヒユーズ
の一上部に形成された窒化シリコン膜を除く工程を省略
しようとしたことによる。

かかる技術における検討の結果、本発明者は。

その」二部に窒化シリコン膜を設けてヒユーズの切断を
施すと、酸化シリコン膜に比べて、その切断不良の発生
が著しくなるので、電気的信頼性を低下するという問題
点を見出した。この問題点は、酸化シリコン膜に比べて
窒化シリコン膜の方が融点が高いという特性を有してい
るために生じる。

そこで、ヒユーズの上部の窒化シリコン膜を除去しよう
とすると、マスク形成工程、エツチング工程を必要とす
るので、製造工程を増加してしまうという問題点を生じ
る。

なお、ヒユーズについては、例えば、日経ニレクトロニ
クス、１９８１年１２７４７Ｈ号、Ｐ２４４に記載され
ている。

［発明の目的］ 本発明の目的は、容量素子とヒユーズとを有する半導体
集積回路装置において、集積度の向−１；を図り、かつ
、電気的信頼性の向１−を図ることが可能な技術を提供
することにある。

本発明の他の目的は、容量素子とヒユーズとを有する半
導体集積回路装置の製造に程において、製造工程を低減
することが可能な技術を提（１（することにある。

本発明の前記ならびにその他の［１的と新規な特徴は、
本明細書の記述及び添イ・１図面によって明らかになる
であろう。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡早に説明すれば、下記のとおりである。

すなオ〕ち、容量素子とヒユーズと髪有する半導体集積
回路装置において、前記容量素子の誘電体膜を誘電率が
高い絶縁膜で構成し、前記ヒユーズの上部にエツチング
ストッパとして使用されかつその切断を良好にできる絶
縁膜を構成する。

これにより、容量素子の容量値を増加させるこトカでき
るので、高集積化を図ることができ、ヒユーズを良好に
切断できるので、電気的信頼性の向上を図ることができ
る。

以丁；、本発明の構成について、一実施例とともに説明
する。

［実施例］ 第１図は、本発明の一実施例の構造を説明するためのＭ
ＴＳＦＥＴ（左側）、容量素子（中央）及びヒユーズ（
右側）を有する半導体集積回路装置の要部断面図である
。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は′省略する。

第１図において、■は単結晶シリコンからなるｐ″型の
半導体基板である。２はフィールド絶縁膜であり、Ｍ　
Ｉ　Ｓ　ＦＥＴ等の半導体素子間となる半導体基板ｌの
主面１一部に設けられている。３はｐ型のチャネルス１
ヘノパ領域であり、フィールド絶縁膜２の下部の半導体
基板ｌの主面部に設けられている。

４はｌ／＠緑膜であり、半導体素子形成領域の半導体基
板ｌの上部に設けられている。絶縁膜４は、主として、
　Ｍ　Ｉ　Ｓ　ＦＥＴのゲート絶縁膜を構成するように
なっている。４Δは接続孔であり、ＭＴＳＦＥＴのソー
ス領域又はトレイン領域形成領域部分の絶縁膜４を除去
して設けられている。

５Ａ乃至５Ｄは導電層であり、フ、ｃ−ルド絶縁膜２の
上部、絶縁膜４の１一部又は接続孔４Ａを通して−・端
部が半導体基板ｌのＬ面に接続され他端部がフィールド
絶縁膜２のに部に延在して設けられている。

導電層５Ａ乃至５Ｄは、ＭＴＳＦＥＴのゲート電極、配
線、容量素子の一方の電極、ヒユーズ等を構成するよ）
になっている。導電層５Ａ乃至５Ｄは、第１層目の導電
層で構成され、例えば、抵抗値を低減する不純物（Ｐ、
Ａｓ）が導入された多結晶シリコン膜で構成する。

（ｉはｎ”型の半導体領域であり、導電層５Ａの両側部
の半導体基板１の主面部に設けられている。

１１４導体領域６は、］ミとして、ＭＩＳＦＥＴのソー
ス領域又はドレイン領域を構成するようになっている。

ＭＴＳＦＥＴＱは、主として、半導体基板ｌ、絶縁膜４
、導電層５Ａ及び一対の半導体領域６により構成されて
いる。

導電層５Ｃは、容量素子の一方の電極を構成するように
なっている。

ヒユーズＩ７は、導電層５Ｄにより構成されている。

７は絶縁膜であり、導電層５Ａ乃至５Ｄを覆うように設
けられている。絶縁膜７は、導電層５Δ乃至５１）とそ
の１一部に設けられる導電層とを電気的に分離するよう
に構成されている。

８Ａ、８Ｂは導電層５Ｃ，５Ｄの一ヒ部の絶縁膜７を除
去することによって形成した四部である。

後述する接続孔１１Δ、１１Ｂと同一の工程によって形
成されるこの四部８Ａ及び８Ｂは、容量素子形成のため
及びヒユーズの切断のためのものである（以下、この四
部を便宜的に接続孔という）。

９は絶縁膜であり、接続孔８Ａを通して導電層５Ｃの上
部に設けられている。絶縁膜９は、容量素子の誘電体膜
を構成するようになっており、酸化シリコン膜よりも誘
電率が高い、例えば、窒化シリコン膜で構成する。

１０は絶縁膜であり、接続孔８Ｂを通して導電層５Ｄ（
ヒユーズＦ）の１一部に設けられている。

この絶縁膜ｌＯは、この１〕部に設けられる導電層のエ
ツチングストッパとして使用され、がっ、ヒユーズＦの
電気的切断を良好にできる、例えば、酸化シリコン膜で
構成する。

１１Ａ、ＩＩＢは接続孔であり、半導体領域６の上部の
絶縁膜４，７又は導電層５Ｂの一上部の絶縁膜７を除去
して設けられている。

１２Ａ乃至１２Ｇは導電層であり、接続孔１１Ａを通し
て半導体領域６と、接続孔１１Ｂを通して導電層５Ｂと
電気的に接続されて絶縁膜７のＩ―８一 部に設けられ、また、絶縁膜９の上部に設けられている
。導電層１２Ａ、１２Ｂは、半導体素子間を電気的に接
続する配線を構成し、導電層１２Ｃは、容量素子の他方
の電極を構成するようになっている。導電層１２Ａ乃至
１２Ｃは、第２層目の導電層形成り程により構成され、
抵抗値を小さくして動作速度の高速化を図るために、例
えば、アルミニウム膜又は所定の不純物（Ｓｉ及び又は
Ｃｕ）を含有するアルミニウム膜で構成する。

容量素子Ｃは、絶縁膜９を介在して一対の導電層５Ｃ１
導電層１２Ｃにより構成されている。

このように構成された容量素子Ｃは、誘電率が高い絶縁
膜９で誘電体膜を構成しているので、容量値を増加させ
ることができ、その占有面積を縮小することができる。

また、前記ヒユーズＦは、その」二部に良好な切断がで
きる絶縁膜１０を設けているので、電気的信頼性の向上
を図ることができる。

次に、本実施例の製造方法について、簡単に説明する。

第２図乃至第５図は、本発明の一実施例の製造方法を説
明するための各製造Ｔ、程におけるＭＴＳＦＥＴ、容量
素子及びヒユーズを有する半導体集積回路装置の要部断
面図である。

まず、半導体基板１の１：、面１一部にフィールド絶縁
膜２を形成し、この１−程と帖同一工程で半導体基板ｌ
の主面部にｐ型のチャネルストッパ領域３を形成する。

この後、半導体素子形成領域の！１１導体Ｊｌ（板ｌの
主面部に絶縁膜４を形成【２、所定の絶縁膜４を除去し
て接続孔４Ａを形成する。

この後、絶縁膜４、フィールド絶縁膜２等の所定のに部
に導電層５Ａ乃至５Ｄを形成する。導電層５Ａ乃至５Ｄ
は、例λば、ＣＶ　［’ｌ技術で形成した多結晶シリコ
ン膜で形成する。また、高融点金属（Ｍｏ、Ｔａ、Ｔｉ
、Ｗ）膜、そのシリサイド膜又は多結晶シリコン膜とシ
リサイド膜との重ね膜等で形成してもよい。

そして、導電層５Δの両側部にイオン打込み技術で不純
物を導入し、ソース領域父はドレイン領域として使用さ
れるｒｌ”型のｈｉＬ導体領域６を形成する。

この後、導電層５Ａ乃至５ｎを覆うよろに絶縁膜７を形
成する。絶縁膜７は、例えば、フォスフッ１シリケーｌ
−ガラス膜に用い、４５００　［人］程度の膜厚で形成
する。

そして、導電層５Ｃ，５ｎの上部の絶縁膜７を除去し、
第２図に示すように、接続孔８Ａ、８１３を形成する。

第２図に示す接続孔８Δ、８Ｂを形成する工程の後に、
第３図に示すように、接続孔８Ａを通して導電層５Ｃの
上部に絶縁膜９を形成する。絶縁膜９は、例えば、ＣＶ
　Ｄ技術等で形成した窒化シリコン膜を用い、８００［
人］程度の膜厚で形成する。絶縁膜９は、窒化シリコン
膜の単層に限定されず、後述する絶縁膜１０よりも誘電
率が高くなるように、例えば、酸化シリコン膜」−に窒
化シリコン膜を形成した２層膜又は窒化シリコン膜を酸
化シリコン膜で挟んだ３層膜等の複数層で形成してもよ
い。

第３図に示す絶縁膜９を形成する工程の後に、第４図に
示すように、接続孔８１（を通して導電層５Ｄの上部に
絶縁膜１０を形成する。絶縁膜１（）は、例えば、導電
層５ｒ）４酸化して形成された酸化シリコン膜を用い、
　８００　［人］程度の膜厚で形成する。

この酸化シリコン膜からなる絶縁膜１０は、ヒユーズＦ
を良好に電気的切断することができるので、この後の製
造工程で除去する必要がなくなる。

すなわち、絶縁膜ｌＯを窒化シリコン膜で形成した場合
に比べて、それを除去するためのマスク形成工程及びエ
ツチング工程がなくなるので、Ｈｉ８工程を低減するこ
とができる。

第４図に示す絶ｍ１Ｆ１１ｏを形成する一］二程の後に
、第５図に示すように、導電層５１３１一部の絶縁膜７
及び半導体領域６１一部の絶縁膜４，７を除去して接続
孔１１Ａ、１１Ｂを形成する。

第５図に示す接続孔１１Δ、　１１．　Ｂを形成する工
程の後に、前記第１図に示すように、接続孔ＩＩＡ、Ｉ
ＩＢを通して半導体領域６及び導電層５Ｆ３と電気的に
接続するように絶縁膜７Ｆ、部に、又、絶縁膜９の１一
部に導電層１２Ａ乃至１２ｃを形成する。

これら一連の製造工程によって、本実施例の半導体集積
回路装置は完成する。なお、この後に。

最終保護膜等の処理工程を施す。

以−ヒの説明かられかるように、ヒユーズの電気的切断
を良好にできる絶縁膜１０を形成することにより、その
除去工程を必要としなくなるので、製造工程を低減する
ことができる。

［効果］ 以−Ｌ説明したように、本願において開示された新規な
技術によれば、以下に述るような効果を得ることができ
る。

（］）容量素子とヒユーズとを有する半導体集積回路装
置において、前記容量素子の誘電体膜を誘電率が高い絶
縁膜で構成し、ヒユーズの一ヒ部にエツチングストッパ
として使用されかつその切断を良好にできる絶縁膜を構
成することにより、容量素子の容量値を増加させること
ができるので、高集積化を図ることができ、ヒユーズを
良好にＩＪｊ断できるので、電気的信頼刊の向１−を図
ることができる。

（２）前記（１）により、ヒユーズのに部に形成する絶
縁膜を除去する必要がなくなるので、製造工程をａｔ減
する。τとができる。

（３）前記（１）及び（２）により、半導体集積回路装
置の高象積化、電−を的Ｍ軸性の向ト右図ることができ
、か−」、その製造］、程をｆｉｔ減することができる
。

以１−２本発明行によ−〕でなされた発明製、前記実施
例にもとすきＪｔ体的に説明したが、本発明は、前記実
施例に限定さ扛るものではなく、その要旨を逸脱しない
範囲におい゛Ｃ１種々変形しｔｌすることは勿論である
。

例えば、絶縁膜７の形成に先きγって絶縁膜９を形成す
ることも１丁能である。すなわち、導電層５形成後、絶
縁膜９を基板１−全面に形成し、これを選択的にエツチ
ングにより除去することにより、電極５Ｃ−１−（及び
その周囲）に絶縁膜９を残す。

この後、絶縁膜７を形成し、接続孔８Ａを形成すればよ
い。

【図面の簡単な説明】

第１図は１本発明の一実施例の構造を説明するためのＭ
ＩＳＦＥＴ、容量素子及びヒユーズを有する半導体集積
回路装置の要部断面図、第２図乃至第５図は、本発明の
一実施例の製造方法を説明するための各製造工程におけ
るＭＩＳＦＥＴ、容量素子及びヒユーズを有する半導体
集積回路装置の要部断面図である。 図中、１・・−！ト導体話板、５Ａ〜５Ｄ、１．２Ａ〜
１２ｃ・・・導電層、７，９．１０・・・絶縁膜、８Ａ
。 ８　Ｂ・・・接続孔である。

Claims (1)

1. 【特許請求の範囲】 １、誘電率が高い第１の絶縁膜を介在させて、第１層目
   の導電膜と第２層目の導電膜とを積層して構成した容量
   素子と、前記第１層目の導電膜からなるヒューズと、該
   ヒューズの上部に、前記第１の絶縁膜とは異なる第２の
   絶縁膜とを有することを特徴とする半導体集積回路装置
   。 ２、前記第１の絶縁膜は、窒化シリコン膜で構成され、
   前記第２の絶縁膜は、酸化シリコン膜で構成されてなる
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   集積回路装置。 ３、前記第１層の導電膜は、多結晶シリコン膜で構成さ
   れ、前記第２層の導電膜は、アルミニウム膜で構成され
   てなることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。 ４、容量素子とヒューズとを有する半導体集積回路装置
   の製造方法であって、基板上部に、前記容量素子の一方
   の電極及びヒューズを構成する第１層目の第１の導電膜
   及び第３の導電膜を形成する工程と、第１の導電膜の上
   部に誘電率が高い第１の絶縁膜を形成し、第３の導電膜
   の上部に第２の絶縁膜を形成する工程と、前記第１の絶
   縁膜上部に、容量素子の他方の電極を構成する第２層目
   の第２の導電膜を形成する工程とを備えたことを特徴と
   する半導体集積回路装置の製造方法。 ５、前記第３の導電膜は、多結晶シリコン膜で形成され
   、前記第２の絶縁膜は、前記多結晶シリコン膜を酸化し
   た酸化シリコン膜で形成されてなることを特徴とする特
   許請求の範囲第４項に記載の半導体集積回路装置。