TW412845B - Semiconductor device having a fuse and a fabrication process thereof - Google Patents

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TW412845B
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Seiichi Suzuki
Kazuhiro Adachi
Masaya Katayama
Noriyuki Suzuki
Osamu Hideshima
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Fujitsu Ltd
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Description

412845 Λ7 )Ό __ 五、發明説明（1 ) 技術領域 本發明係關於一般性之半導體裝置，特別關於一種具 有熔絲及同前述熔絲合作作用之窗口，透過前述窗口照射 激光束藉此選擇性地炫斷前述熔絲之半導體裝置。 技術背景 隨著半導體積體電路裝置之不斷的微細化，最近之高 積體密度半導體越無法忽略不良元件之對於製造成品率之 影響。而此問題’在總位元數大的64Mbit DRAM (Dynamic Random Access Memory)之大容量LSI記憶體尤為深刻，為 此這種大容量LSI記憶體乃使用設有多數個備用行及多數 個備用列之冗長構成。這種冗長構成，一般而言，包含有 由多晶矽等所構成之熔絲；若欲將含有不良位元之行或列 置換於備用行或備用列時，或者進行其他機能選擇時，可 藉激光或電流來熔斷前述熔絲》 經滅部中央標準局只工消费合作社印製 且說’在這種熔絲之周圍雖配置有半導體電路元件和 配線層，但隨著高積體化之進展，而最近之高積體半導體 裝置乃將配線層延伸至溶絲之附近，因此在形成半導體裝 置之保護膜時，隨著配線層之寬度和間距之微細化而產生 保濩膜之平坦性劣化之問題〇若保護膜之平坦性劣化’保 護膜則無法完全填充於配線層彼此間，而產生空隙，此將 導致耐潮性之劣化。因此，採用各種保護膜，藉以改善平 坦性以圖耐潮性之提高。 一方面，若在熔絲上採用高平坦性之保護膜時，因熔 絲形成階段，而層合之保護膜之膜厚產生局部性之變化。 (CNS ) Λ4^> ( 210X297,) 經濟部t央標卑局月工消f合作社印裝 412845 Λ7 Ιϊ7 ~~ — — ---——^― I » -·. » — 一·- | _ 五、發明説明（2 ) 因此，難以在所有熔絲上設置均勻膜厚之保護膜。又，近 幾年晶片也愈來愈變成大口徑化’晶片面内之膜厚變動也 在變大中，每晶片上之小片、或每熔絲之保護膜的膜厚之 誤差也變成不容忽視。 第1A圖〜第1C圖’係習知熔絲開口窗之形成方法的 圖，以下，就此方法說明之。 首先，於第1A圖中，藉由多晶矽層之圖案形成而在p 型碎基板41上，夾著底子氧化膜42地設置多數個熔絲43 ; 進而藉由C VD法將Si〇2膜44堆積於其上以便掩蓋稼絲43之 後’使用濺射法或蒸鍍法等之PVD(物理氣相成長法），使 A1合金膜堆積於前述Si〇2膜44上。接著，將之予以圖案形 成’藉此形成配線層45及接合部46。其次，藉pc VD法 (Plasma CVD法），將3丨〇2膜47堆積於前述以〇2膜44上以便 掩蓋前述配線層45及接合部46;進而藉自旋塗層法，將s〇G 膜塗佈於刖述Si〇2膜47上；接著’在藉助加熱處理及rie( 反應性離子蚀刻）法之背.面腐姑下，形成一將S〇g膜48埋 入凹部，或將SOG膜48殘留在階段部附近之平坦化構造。 進而’藉PCVD法’使成為保護膜之SiN膜49堆積於前述 平坦化構造上。 接著’於第1B圖之工程，將抗蝕圖案5〇實行RIE以作 為掩模，藉此在前述SiN膜49中同時形成熔絲開口窗51及 一用來露出接合部46之接合用開口 52。此時，控制蝕刻時 間以便在熔絲43上殘留Si02膜44。 接著在第1C圖之工程除去前述抗蝕圖案5〇之後，在 本紙張尺度適用中國囷家標隼（CNS ) Λ4规掊（2I〇x_297^ry n I It ί— ! 訂- I 1^ * - . (为1閱讀背面之注*事項再4寫本頁) 經滴部中央標準局W3C工消费合作社印" 412845 Λ7 _ Μ _ . mi ~ — ... ,n - - - — ·— - * 五、發明説明（3 ) 前述接合用開口 52進行給定之電接，然後於需要冗長性之 地方，對於熔絲43進行透過前述熔絲開口窗5 1來照射之激 光照射之激光照射工程，藉以熔斷熔絲。前述熔絲43，也 可為用來選擇另外之所需的電路機能者。 然而’依照此習知技術時，形成在前述熔絲43上之絕 緣膜的厚度’由於平坦化工程而膜厚局部地有所不同，因 此在激光熔斷工程產生易熔斷之熔絲與不易熔斷之熔斷混 雜在一起之問題。又’也可說易激光熔斷之芯片與不易激 光炫斷之芯片變成ί昆雜在一起’難以重現性良好且確實地 熔斷熔絲。 第2Α圖〜第2D圖’係顯示可使設在前述熔絲43上之 絕緣膜厚度均勻的、其他習知熔絲開口窗之形成方法。但 ’圖中先前已說明之部分者附註同一符號，說明則省略之 〇 茲參照第2Α圖來說明之。首先，與第1 a圖之情況一 樣’藉由多晶*夕層之圖案形成而在前述p型带基板41上， 夾著底子氧化膜42地設置多數個熔絲43 ;進而，藉由CVD 法堆積前述Si〇2膜44之後，使用濺射法或蒸鍍法等之pvD 法來堆積A1合金膜，並進行圖案之形成，藉此來形成前 述配線層45及接合部46。其次，藉PCVD法堆積前述Si〇2 膜47之後’藉自旋塗層將SOG膜塗佈於其上；接著，將s〇G 膜固化處理之後，將SOG膜48埋入凹部中，或使其殘留於 階段之附近，使表面平坦化；接著’藉PVCD法來堆積一 成為保護膜之SiN膜49。
本紙張尺度適用中關家轉（CNS 祕（'] ~~……------J I . 1 i i I n I 1 If (对先閛讳背而之注意事項孙"巧本N ) 經濟部中央標準局負工消资合作社印裝 A7 ______—_ 一 H7 1 ‘IH·. 一_ M I . - 一 · ·· H. ··_._·_ Nil _ 五、發明説明（4 ) 其次’於第2B圈之工程，使用前述抗蝕圖案5〇來施 行RIE ’藉此同時形成熔絲開口窗5〗及接合用開口 52 ’此 時，藉蝕刻將熔絲開口窗5丨内之81〇2膜44全部除去^ 又’依第2B圖所示之構造，底子氧化膜42之露出面 雖呈平坦’但就實際而言前述底子氧化膜42之表面因熔絲 43上之絕緣膜厚度之不均勻性而多少會被蝕刻，產生凹凸 〇 接著’在第2C圖之工程，除去前述抗蝕圖案5〇之後 ，藉CVD法將Si〇2膜53全面地堆積以作為熔絲43之掩模^ 於此工程，藉底子氧化膜42，來掩埋先前之蝕刻工程時所 形成之凹凸。 接著，於第2D圖之工程’將抗蝕圖案54作為掩模施 予RIE，藉此選擇性地除去掩蓋著前述接合用開口 52之表 面的Si〇2膜53，露出前述接合部46。其次，除去前述抗蝕 掩模54之後’利用接合用開口 52來進行給定之電接，然後 在需要冗長性之地方’透過前述熔絲開口窗51，將激光照 射於熔絲43 ’藉以熔斷熔絲43。與先前同樣，熔絲43可為 用來選擇所需之電路機能者。 在此習知技術方面’嫁絲43上之絕緣膜，即，幻〇2膜 5 3之厚度’可藉著控制堆積工程之條件而使膜厚達到某程 度之均勻’因此可獲得各熔絲之大略均勻或各芯月之大略 均勻之激光熔斷特性。 第3 A〜3 C圖’係用以說明使用|虫刻阻止器的，更其 他習知溶絲之形成工程。 本紙張尺度適Λ中國國家標準（CNS ) Λ4規梠（2丨公玷） ----：-----裝------- 訂 ί--------腺 (ti先閱讀·ίϊ'而之注意事項#填-Ϊ5本Κ ) Λ7 H*7 412845 五、發明説明（5 ) 如第3A圖所示，將矽基板61選擇氧化以在基板61表 面形成場絕緣膜62之後，在矽基板61之露出面形成厚度1〇〇 nm之電容器用Si〇2膜63。接著，使如此取得之構造上堆 積前述厚度數1 OOnm之多晶矽層，並形成圊案，藉此形成 前述多晶矽熔絲64及備用電容電極65。接著，藉蝕刻來除 去未被前述電容電極65所掩蓋之部分的電容器用8丨〇2膜63 之後’形成一成為柵極氧化膜之Si02膜66以便掩蓋前述熔 絲64及電容電極65;進而在前述Si02膜66上堆積厚度數1〇〇 nm之多晶珍層，形成圖案，藉此形成柵極67及一用來掩 蓋多晶吩爆絲64之多晶硬層68 »進而，將前述栅極67作為 掩模來進行雜質元素之離子注入，藉此形成擴散區域 接著，於前述第3A圖之工程，藉CVD法來堆積厚度丄 仁m之PS G膜70，以形成對於源區域69之接觸孔；接著， 將A1電極71埋入接觸孔内之後，再度使用CVD法使厚度1 之PSG膜72堆積於全面。 接著，於第3B圖之工程，藉由利用CHF3氣體之乾蝕 刻’將成為熔絲開口窗之開口部73(對應於多晶矽炼絲㈣ 之溶斷部）形成於PSG膜72、70中。又，此時，多晶石夕層68 成為赖刻阻止層。 接著，在第3C圖之工程，藉由使用eh之乾蝕刻，選 擇性地除去多晶矽層68之後，再度，藉由利用CHF3氣體 之乾姓刻來除去一形成在多晶石夕炫絲料上之以〇2膜’·進而 對於欲熔斷之多晶矽熔絲64通流電流，將之熔斷（特開昭 58-161361 號公報）。 本紙張尺度適用中國國家標攀（CNS ) Λ4規犯（2Ι0χ?^7公释
---------t------ Iΐτ-----^---0 (請-先W讀背而之注意市項再填衿本页；I 經滅部中央橾隼扃®ς-c.,消费合作社印裝
Λ7 W 412845 五、發明説明（6 又’視情況’使形成在多晶石夕嫁絲64上之Si〇2膜66殘 留也可8 第4A圖〜第4C圖，係用以說明更其他習知之多晶矽 熔絲製造工程的圖。 如第4A囷所示，首先在矽基板81之給定區域劃成元 件區域之後，將第一絕緣膜83堆積於全面，然後形成對於 元件區域82之接觸孔；接著，將多晶矽層堆積於該絕緣膜 83之全面以便包含前述接觸孔；藉著形成圊案而形成多晶 矽電極84及多晶矽烙絲85。接著，於前述絕緣83之全面堆 積厚度1.0#m之第二絕絕膜86，以便掩蓋前述電極科及 熔絲85 ;進而形成給定之開口部並黏附白金，以大約5〇〇 c之溫度施予熱處理’藉此形成白金矽化物層87。接著， 在前述絕緣膜86之全面堆積Ti，藉著形成圖案而形成由前 述開口部Ti所成之氧化鋇金屬膜88 ;同樣，在多晶矽熔絲 85上形成Ti圖案以作為阻止層89。接著，在前述絕緣膜86 之全面堆積A1，藉著形成圖案而形成A1配線層90之後， 堆積厚度1.5 μ m之第三絕緣膜91以便掩蓋前述配線層9〇 〇 其人在第4B圖之工程，將用來露出Ai配線層9q(對 應於前述元件區域82)的接觸部92，形成於前述絕緣膜； 同樣’在殘时前述阻止層89之部分，同時形成熔絲開口 窗93 ’使前述阻止層89露出。 接著，於第4圖之工程，使用過氧化氫選擇性地除去 前述ή阻止層89,以形成熔絲開口窗93;進而，對於欲熔 表紙張尺度適财_家轉（CNS) -~ i— ； 裝-----^丨訂ί----„---線 (請先閲讀"而之注愈叩項再^-"本頁) 經确部中央撐枣局負工消费合作社印掣 (210X 2耵公奸 A7 412845 _______I??_________— 五、發明説明（7) 斷之馆絲85照射激光束，藉此嫁斷多晶石夕熔絲g 5 (特開平 3-50756號公報）。 這樣，在第3A〜第3C圖或第4A〜第4C圖之提案的方 面，使用蝕刻阻止層，藉此可使熔絲上之絕緣膜之厚度成 為一定，因此，可藉著照射同一強度之激光，而重現性良 好地切斷溶絲〇 但，如依第1A圖〜第1C圖工程之半導體裝置之製造 方法，由於不使用蝕刻阻止膜而難以控制用來形成開口窗 51之RiE工程，因此，前述保護膜49之膜厚分佈之影響易 受殘留於熔絲上之絕緣膜44的臈厚所影響。其結果，因所 殘留之絕緣膜44之膜厚分佈’而難以進行溶絲43之穩定的 激光熔斷工程。又，會產生一種將所有熔絲穩定地熔斷之 激光功率帶變成狹窄之問題。 又’於第2A圖〜第2D圖之工程’在開口部設置新的 絕緣膜’藉此可提高激光熔斷工程之再現性，但卻另外需 要絕緣膜5 3之成膜工程及接合用開口之再钱刻工程，而有 製造工程大幅增加之問題。 一方面，使用蝕刻阻止層的第3A圖〜第3C圊之方法 ，雖可提高激光熔斷之重現性，但卻需要在蝕刻阻止層68 之蝕刻工程轉換使用各種氣體，因而必須準備多數種氣體 。又，存在著另外需要接合用開口之形成工程的問題。 又，如依第4A圖〜第4C圖所示之方法，雖同時形成 接合用開口 92，但此等之蝕刻工程卻為濕蝕刻工程，並不 適合於微細化的高積體半導體裝置。 本紙張尺度適用中國國家標举{ CNS )如况枯（公疔] ---------裝------1Ϊ.------嫁 (邡先閱讀背而之H-*f項洱填艿本货) 經滴部中央標準局负工消贤合作社印策 10 經滴部中决標準局另工消费合作社印¾ 412845 A7 __ H7 五、發明説明（8 ) 又，如依第4A圖〜第4C圖之工程’由於未使用s〇g 膜等之平坦化膜，而絕緣膜91之膜厚分佈略成均勻，因此 並未特別考慮膜厚分佈之影響即進行，若形成最近之微細 化半導體裝置所通常使用之平坦化膜時，究竟會產生什麼 問題並無何等之暗示β縱使將此工程置換為乾蝕刻工程， 對於蝕刻氣體之選擇，或者其轉換之程序等也沒有具體的 暗示，所以即使採用這種工程’也完全不明瞭激光炫斷之 重現性的提高以外之優點》 又’在習知之多晶梦炫絲64或8 5之惊斷工程方面，由 於構成多晶矽炫絲64、85之矽飛散’而飛散之熔絲黏附於 溶絲開口窗之側壁周邊以作為導電性黏附物，因此有時候 會產生因該導電性黏附物而多晶矽熔絲34、55再導通，或 者，設在同一熔絲開口窗内之鄰接多晶矽彼此發生短路之 問題。 第5圖，係沿著第3C圖中之多晶矽熔絲料長向的概略 斷面圖。 如第5圖所示，若激光熔斷熔絲64時，構成熔絲斜之 多晶矽則被熔斷部64所切斷，但伴隨熔斷之導電性黏附物 75則黏附於Si〇2膜76之側面，而將多晶矽熔絲料與多晶矽 層68電接，因此，所熔斷之多晶矽熔絲料，乃透過導電性 黏附物75及多晶矽層68再予導通。 發明之福霪 於是，本發明係以提供一種解決上述課題的有用半導 體裝置及其製造方法作為概括性課題。 ^^1 I ·ί -i- I - - 1-- 11 ^八_ — -- - Γ μ J^aJI 1 - ^L— I I - - (对先閱背而之注意事項存填舄本頁) 11 412845 Λ7 __ \\Ί 五、發明説明（9 ) ' --------------------------------------- 纟發明之更具體的課題，係提供—種具找絲及同前 述炼絲合作作用的開口窗，且透過前述開口窗照射激光束 藉以選擇性地_前述炫絲之半導體裝置中，將前述溶絲 之炼斷確實地且重現性良好地實行，而且可有效地製造之 半導體裝置。 本發明之其他課題係在於提供—種半導體裝置之製造 方法’其中刖述半導艘裂置包含有：基板；熔絲，其係形 成在前述溶絲上；蚀刻阻止層，係形成在前述熔絲上以掩 蓋前述熔絲形成區域；層間絕緣膜，其係用以掩蓋前述蝕 刻阻止層’導體圖案，其係形成在前述層間絕緣膜上；保 "蒦膜，其係形成在前述層間絕緣膜上以用來掩蓋前述導體 圖案，接合接觸墊，其係形成在前述保護膜中以露出前述 導體圖案；及開口窗，其係與前述熔絲對應地形成在前述 保護膜中，以便貫穿前述層間絕緣膜及前述姓刻阻止層； 其形成前述開口窗之工程包含有： 第一開口部形成工程一在前述保護膜及前述層間絕緣 膜中，形成第一開口部以便露出前述蝕刻阻止層；及 第二開口部形成工程一透過前述第一開口部來蚀刻前 述蝕刻阻止層，進而將第二開口部連接形成於前述第一開 口部；其中 用來形成前述第一開口部之工程，係與形成前述接合 接觸墊之工程同時實行。 如依本發明，藉钮刻阻止層來掩蓋前述熔絲，且藉由 依次形成前述第一開口部及第二開口部之工程來形成前述 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X2<m>^ ) |~. , 裝------.π ί-----Μ (計先閱讀背而之注項再4涔本頁) 經满部中央標準局员工消費合作社印製 經漪部中央榡準局只工消费合作社印¾ 41^845 λ, ________ _ !i? 五、發明説明（l〇 ) 開口窗，藉此即使平坦化膜等之厚度局部地變動之膜介於 刖述層間絕緣膜與保護膜之間，也形成得可掩蓋前述熔絲 且在前述間口窗露出之熔絲被覆膜之厚度變成一定，因此 透過這種開口窗來照射之前述熔絲之熔斷可碹實地，重現 性良好地、每熔絲沒有偏差地、且每芯片沒有偏差地實行 。本發明由於同時進行前述接合接觸孔墊之形成及前述第 一開口部之形成，所以可削減工程數，且可提高製造半導 體裝置時之成品率。 本發明之其他課題，係在於提供一種半導體裝置之製 造方法，其中前述半導體裝置包含有：基板；熔絲’其係 形成在前述基板上；熔絲被覆膜，其係形成在前述熔絲上 以用來掩蓋前述熔絲形成區域；蝕刻阻止層’其係形成在 前述熔絲被覆膜上以便掩蓋前述熔絲；層間絕緣膜’其係 用以掩蓋前述蝕刻阻止層；導體圖案，其係形成在前述層 間絕緣膜上；保護骐，其係形成在前述層間絕緣膜以用來 掩蓋前述導體圖案；及開.口窗，其係用來貫穿前述層間絕 緣膜及前述蝕刻阻止層； 其形成前述開口窗之工程包含有： 第一開口部形成工程一在前述保護膜及前述層間絕緣 膜中，形成第一開口部以便露出前述蝕刻阻止層；及 第二開口部形成工程—透過前述第一開口部來蝕刻前 述蝕刻阻止層》進而將第二開口部連接形成於前述第一開 口部；其中 用來形成前述第二開口部之工程，係為了前述熔絲被 ---------裝-----Ί丨訂---.---線 (請先閱婧背而之注意亊項再4¾本页) Λ7 H7 412845 五、發明説明（U ) 覆膜之厚度在前述第二開口部中減少而實行。 出如依本發明’則可在前述第二開口部之形成時藉 使别述熔絲被覆膜之厚度減少到薄於最初之厚度，因此與 膜共㈣成前述I轉覆料，也可藉著在前述絕 ，、保充^之厚度，而使附隨於前述其他絕緣膜之寄生 電容最小化，而且可藉低能量之激光束來實行透過前述開 口窗之熔絲熔斷工程。 本發明之其他課題，係在於提供一種半導體裝置之製 造方法，其中前述半導趙裝置包含有：基板；炼絲，其係 形成在前述基板上’·姓刻阻止層，其係形成在前述嫁絲上 以用來掩蓋前述炼絲形成區域；層間絕緣膜，其係用以掩 蓋前述㈣阻止層；導體圓索，其係形成在前述層間絕緣 膜上；保護膜，其係形成在前述層間絕緣膜上以用來掩蓋 前述導體圖案；接合接觸孔’鄰係形成在前述保護膜中以 便露出前述導體圖案；及開口窗’其係與前述溶絲對應地 形成在前述保護膜中以便貫穿前述層間絕緣臈及前述蝕刻 阻止層； 其形成前述開口窗之工程，包含有： 第一開口部形成工程一與前述接合接觸墊同時在前述 保護膜及前述層間絕緣膜中形成一對應於前述蝕刻阻止層 之第一開口部’以便在前述接觸孔露出前述導艘圖案；及 第一開口部形成工程一用抗蚀圖案來掩蓋前述接合接 觸墊，透過前述第一開口部來蝕刻前述蝕刻阻止層，且將 第二開口部連接形成於前述第一開口部。 本紙張尺度適用中國國家標準（CNS ) Λ4»ί柏（210X297公筘） 11_ 訂. ^---線 (ΐ?先閲讀3"之注^項丹填巧本瓦) 經濟部中央標準局貝工消资合作社印聚 14 412845 Λ7 ________________\\Ί 五、發明説明（12)— -----— 將第二開口部連接形成於前述第一開口部。 ^若依本發明之特徵，當前述半«裝置將多層配線構 造等之構造包含在前述勉刻阻止層與前述導體圖案間，且 在前述導體圖案露出於前述接合接觸势之時間點，前述麵 刻阻止層也不會露出於前述第一開口部時，用抗蝕圖案來 保護前述接合接觸塾中之導體圊，藉此可避免過絲刻’ 可將第二開口部連續形成於前述第—開口部，並在前述第 二開口部露出前述蝕刻阻止層。藉著更蝕刻阻止層，而形 成與前述熔絲合作作用之開口窗。 本發明之其他課題係在於提供一種半導體裝置，包含 有·基板；熔絲，其係形成在前述基板上；熔絲被覆膜， 其係用以掩蓋前述炼絲形成區域；#刻阻止層，其係形成 在前述熔絲被覆膜上；層間絕緣膜，其係用以掩蓋前述触 刻阻止層；及開口窗，其係形成在前述層間絕緣膜中，以 便貫穿前述關阻止層，使前述料被覆膜露出；其特徵 為： 刖述層間絕緣臈具有一用來劃成前述開口窗之第—側 壁； 經消部中央標準局負工消资合作杜印焚 前述蝕刻阻止層具有一用來劃成前述開口窗之第二侧 壁； 前述第二側壁，係形成在比前述第一侧壁更退後之位 置。 如依本發明之特徵，由於在前述開口窗中，形成一鄰 接於前述熔絲且對應於前述第二側壁之退後份的空間’ 本紙張尺度適用中國國家標年（CNS ) /\4現伯（2]〇χ 297->>/ί，） 15 經漓部中央標準局貝工消f合作社印製 412845 Λ7 _______ ΙΪ7_____ 五、發明説明（13 ) 以即使熔斷了前述熔絲，該被熔斷之熔絲斷片也被收容在 此種空間内’已熔斷之熔絲斷片則接觸於由導電體所成之 姓刻阻止層，而可迴避產生短路之問題。 本發明之其他課題及優點，可從一面參照圖式—面進 行之本發明較佳實施例的詳細說明，一清二楚。 周式之簡單說明 第1A圖〜第1C圖，係顯示具有習知熔絲之半導體裝 置的製造工程； 第2A圖〜第2D圖，係顯示具有另外習知熔絲之半導 體裝置的製造工程； 第3A圖〜第3C圖，係顯示具有更另外習知熔絲之半 導體裝置的製造工程； 第4A圖〜第4C圖，係顯示具有更另外習知熔絲之半 導體裝置的製造工程； 第5圖，係用以說明具有習知炫絲之半導體裝置的缺 點； 第6A圖〜第6C圖，係依據本發明第一實施例之半導 體裝置的製造工程圖； 第7A圖〜第7D圖，係依據本發明第二實施例之半導 體裝置的製造工程圖； 第8圖，係顯示依據本發明第三實施例之半導體裝置 的構成， 第价第9E圖’係顯示第8圖之半導體裝置的製造 工程； 本紙張尺度適用中國囤家標準（CNS ) Λ4巩格{ ~----------------------------------------------- 1 I —ϊ I j "-訂 r 線 (誚I間讀背而之注念亨項再填巧本頁) 16 412845 Λ7 Η 7. .—·—*·~~— - - _ _____ . 五、發明说明（14 ) 第10 Α圖〜第10D圖’係顯示依據本發明第四實施例 之半導體裝置的製造工程。 用以實施發明之最佳形態 [第一實施例] 第6A圖〜第6C圖’係顯示依據本發明第一實施例之 半導體裝置的製造工程。 如第6A圖所示，在Si基板1上，夾著絕緣膜2(形成在 基板1表面）地形成有由多晶石夕所成之溶絲圖案3 ;在前述 絕緣膜2上更形成有Si〇2或BPSG等之絕緣膜4，以便掩蓋 前述熔絲圖案3。更且，在前述絕緣膜上形成有多晶矽等 之蝕刻阻止膜5以便掩蓋前述熔絲圖案3 ;又，在前述絕緣 膜4上形成有另外之絕緣膜6，以便掩蓋前述|虫刻阻止膜$ 。再者，在前述絕緣膜6形成有由八丨合金等所成之配線圖 案7A及接觸墊7B ;更且，在前述絕緣膜上形成有由SiN等 所成之鈍化膜8,以便掩蓋前述配線圖案7八及接觸墊7Β。 其次，於第6B圖之工程，在前述鈍化骐8上，形成一 具有對應於前述多晶石夕熔絲圖案3之開口部及對應於前述 接觸塾7B之開口部的抗触圖案R;進而，將前述抗钱圖案 R作為掩模來乾蝕刻前述鈍化膜8及其下面之絕緣膜6藉 此在前述鈍化膜8中及前述絕緣膜6中，同時形成一對應於 前述多晶石夕熔絲圖案3之開口窗9及—用來露出前述接觸塾 7B之接觸孔1〇。 第6B圖之乾蝕刻工程由於在前述多晶矽蝕刻阻止膜5 露出之時間點數改變選擇比，致實質上使餘刻無法再進行 CNS ) Λ4Ι〇 ( 210X297^« ~)—~~ '——----- -17 - I n Ϊ^农 n H . . 嫁 (請先閱讀背而之注意肀項再"-#本及) 經"部中央標率局買工消费合作社印裝 Λ7 412845
_ ]M Λ、發明説明（15) ;但是依本實施例’卻在第6C圖之工程除去前述抗蝕圖 案R之後，將蝕刻氣體轉換為用於Si之蝕刻的氣體，進一 步蝕刻前述蝕刻阻止膜5 ’使前述絕緣膜4露出於前述開口 窗9 〇 如依本實施例’由於在第6B圖之工程實質地同時形 成接觸孔10及開口窗9 ’所以較之藉由各別之掩模來形成 接觸孔及開口窗之場合，半導體裝置之製造工程更可實質 地簡素化。 又’於第6B圊之工程’由於用來形成開口窗9之飯刻 工程因前述蝕刻阻止膜5而實質地停止，所以在第6C圖之 工程’於前述開口窗9獲得與前述絕緣膜4相對的實質平坦 平面’故為溶斷前述熔絲圖案3所必需之激光束能，實質 上變成一定。換言之，藉第6A圖〜第6C圊之工程來製造 含有’溶絲3之半導體裝置’藉此可在給定之能的激光束下 ’確實地，重現性良好地熔斷熔絲3。 [第二實施例] 第7A圖〜第7D圖’係顯示依本發明第二實施例之 DRAM的製造工程- 如第7A圖所示，在p型Si基板上，藉由將形成在前述 基板上之氮化膜圖案及墊氧化膜（未圖示）用做掩模之周知 濕式氧化法，形成有大約5〇〇nm厚度的劃成存儲單元區域 的場氧化膜12。 在前述存儲單元區域，藉由前述Si基板u表面之熱氧 化，形成有存儲單元電晶體之柵極氧化膜；而在前述柵極 本紙張尺度適用中國國象樣參（CRS } Λ4規梢（2】0X2W公榦 丨-^---^-----裝------丨訂ί-----線 {对先閱讀背而之注意事項#功#本頁) 經濟部中央標準局員工消費合作社印製 18 經濟部中央榡準局員工消费合作社印製 412845 A7 H7 五、發明説明（16 ) 氧化膜13上則藉由多晶矽臈之圖案形成來形成由多晶矽所 成之栅極14。更且，以前述栅極14作為掩模，將n型雜質 離子注入於前述存儲單元區域中，藉此形成n型擴散區域15 及16。前述擴散區域15及16，也可形成為具有LDD構造。 此時，如眾所周知，將前述擴散區域15及16形成η-型之後 ，於前述栅極14形成側壁氧化膜，進而進行η+型之離子注 入。 其次，在前述Si基板上’藉由使用之溫度的cvd 法形成大约200nm厚度之8丨02膜17，以便掩蓋前述場氧化 膜12及柵極14 ;進而在前述^〇2膜17中形成用來露出前述 擴散區域16之接觸孔。接著，在前述以〇2膜17上，依次堆 積厚度50nm之多晶矽膜及厚度100nm之wsi膜，以便包含 前述接觸孔；進而進行圖案形成’藉此形成位元線圖案18 及熔絲圖案19。 接著’於前述Si〇2膜上，藉由800°C之CVD法形成大 約500nm厚度之膜20，以.便掩蓋前述位元線圖案丨8及熔絲 圖案19;進而在前述8丨〇2膜2〇中形成用來露出前述擴散區 域15之接觸孔。又’在前述Si〇2膜2〇上，藉由CVD法形成 大約250nm厚度之導電性多晶矽膜，以便包含用來露出前 述擴散領域15的接觸孔；然後，將之加以圖案形成，藉此 透過前述接觸孔形成一接觸於前述擴散領域15之存儲電極 2卜 接著，在前述8丨〇2膜20上形成SiN膜，以便掩蓋前述 存儲電極21，進而’將其表面加以熱氧化，藉此形成構成 本紙張尺度適财料（CNS) ---------裝-----_--訂--------腺 -· (計先閱讀背而之：;-^念事項再镇界本玎) 412845 Λ7 ___iVl 五、發明説明（17 ) 電容絕緣膜之絕緣膜22。又，在前述絕緣膜22上，以大約 1 OOnm之厚度一樣地堆積導電性非晶形矽膜，並將之加以 園案形成，藉此形成一對於前述存儲電極21夾著前述電容 絕緣22於中間地對向之對向電極圖案23及、及一用來掩蓋 前述熔絲圖案19之蝕刻阻止圖案24。 -裝· 又’在前述絕緣膜22上藉CVD法來形成大約500nm厚 度之BPSG膜25 ’以便掩蓋前述對向電極圖案23及蝕刻阻 止圖案24;進而藉由900°C之熱處理使之回流於N2氛圍氣 中。於此回流工程中前述對向電極圖案23及蝕刻阻止圖案 24發生結晶化，而均成為多晶矽圖案。 經濟部中央樣準扃Λ工消费合作社印裝 又’在前述BPSG膜25上，藉漱射來堆積A1合金膜： 進而將之圖案形成（pattering)，藉此在前述BPSG膜25上形 成配線圖案26及接觸墊27。又，在前述BPSG膜25上，藉300 °C之電漿CVD法來形成厚度大約i〇〇nm之Si02膜28 ,以便 掩蓋前述配線圖案26及接觸墊27 ;進而在其上面，藉自旋 塗層來塗佈SOG膜。進而在％氛圍氣中，以大約4501：之 溫度將前述SOG膜熱處理30分鐘使溶劑揮發之後，藉由大 致垂直地作用於前述基板11主面之RIE法，對於前述SOG 膜施行背面蝕刻，藉此形成一用來埋前述配線圖案26及段 部（形成在接觸墊27之緣部）之SOG圖案29。又，在如此進 行後形成之構造上，藉電漿CVD法來形成由SIN所成的厚 度大約lOOOnm之鈍化膜30。與這種階段部對應地形成前 述SOG圖案29，藉此可迴避直接用鈍化膜掩蓋前述階段部 時易與這種階段部對應地形成之空隙之形成。 20 本紙張尺度剌巾晒丨料（CNS ) Λ ( 21 OX '} ΑΊ ΑΊ 經漓部中央標準局貝工消费合作社印^ --- Β7 一一. _ _ 五、發明説明（18) 其次’於第7B圖之工程’在第7A圖之構造上堆積抗 银膜，進而將之圖案形成，以形成一具有對應於前述熔絲 圖案19之開口部及一對應於前述接觸墊27之開口部的抗蝕 圖案31。又’以前述抗蝕圖案31作為掩模，藉由使用cf4/〇2 蝕刻氣體（以1:10之比例混合〔？4及02)之下流式電漿蝕刻 法，將前述鈍化膜30與其下面之Si〇2膜28、及BPSG膜25 加以圖案形成，以同時形成一用來露出前述蝕刻阻止圖案 24之開口部32、及一用來露出前述接觸墊27之開口部33。 依照這種電漿蝕刻，由於可將前述多晶矽蝕刻阻止圖 案24與其上之BPSG膜25間之蝕刻選擇比作成1:20 ,且可 將接觸墊27與其上之絕緣膜間之蝕刻選擇比作成實質地無 限大，因此如第7B圖之開口部中之虛線所示即使在絕緣 膜，特別在SOG膜29有顯著的局部性之膜厚變動，開口部 32之底部也可藉前述蝕刻阻止圖案24來保持平坦，且前述 開口部33之底部也可在前述接觸墊27露出之時間點保持平 坦。 其次，於第7C圖之工程，將前述蝕刻氣體之流量比 (CF4:02)從前述1:10變更為1〇:1 ;藉由使用前述抗蝕圖案31 之下流式電漿蝕刻法，選擇性除去在前述開口部32露出之 多晶矽蝕刻阻止圖案24，使之露出前述3丨02膜20。在此工 程，由於前述蝕刻阻止圖案24與接觸墊24間之蝕刻選擇比 也大致成為無限大，所以前述接觸墊27不會在前述開口部 33受到進一步之蝕刻。 又，於第7C圖之工程，將前述下流電漿蝕刻時之CF4 本紙張尺度適用中國國家標準（CNS ) ^規格_( 210X ϊί ~) HI »^^1 I ^—^1 ] ϋ SI - in - - - !1 ^^^1 一flJ- I ^^^1 ^^^1 ^^^1 - » (¾先閱讀背而之注意事項#填K本頁) 21 Λ7 412845 i、發明説明（19 ) 與〇2蝕刻氣體之流量比恢復先前之蝕刻以〇2膜之條件，把 在前述開口部32露出之前述Si〇2臈20蝕刻大約10〇11111，與 前述開口部32對應地形成同前述多晶矽熔絲圖案19合作作 用之開口窗β 最後於第7D圖之工程，透過前述開口窗32來照射激 光束，於需要冗長機能之地方，或者於有必要選擇所需機 能之地方選擇性地熔斷熔絲圖案19。 本實施例’係藉著使用前述蝕刻阻止圖案，而即使在 炼絲圊案19上存在有局部地大變動膜厚之膜29等之平 坦化膜，用來掩蓋前述熔絲圖案19之Si〇2膜20之厚度也在 剛述開口窗3 2之底部實質地變成一樣，因而可對於前述溶 絲圖案19重現性良好地進行穩定且高可靠性之激光熔斷。 那時，於第7B圖之工程，藉同一之掩模，同時形成前述 開口部32及33 ,所以可實質地提高半導體裝置之製造成品 率。又，依照本實施例，其即使在第7C圖之工程，於前 述開口部32中乾蝕刻前述蝕刻阻止圓案24，前述接觸墊27 也不會被蚀刻，可保證高可靠性之接合接觸。 又，依照本實施例，如第7C圖所示，由於可在前述 開口窗32設定該用來掩蓋前述溶絲圖案丨9之8丨〇2膜2〇之厚 度成任意之膜厚，所以即使為了減少前述位元線圖案18之 寄性電容而使前述Si〇2膜20厚度增大，也不會在前述開口 窗32影響前述Si〇2膜20之厚度之定型，前述熔絲圖案”仍 可藉低能量之激光束來確實地溶斷。又，反之，視前述以〇2 膜20之膜厚，而不需要蝕刻。 本紙張尺度適用中國國家橾準（CNS ) Λ4%枯（21〇Χϋ_«Γ)一 11-----^ I1Τ---------级 Γ?先閜讀竹而之注意亊項祌填轉本莨) 經濟部中央標率局只工消費合作社印製 22 經M,部中央樣準局β工消费合作社印聚 412845 a7 ^ _______H? 五、發明説明（2〇 ) 於本實施例之構成’前述熔絲圖案19並不需要與位元 線圖案18同時形成’而與對應於前述柵極14之字線圖案同 時形成也可。又’熔絲圖案19並不受具有如先前所說明的 WSi/Si構造者所限制’用其他矽化物、特別TiSi、M〇Si、 CoSi等之高炼點金屬矽化物層與多晶石夕之層合構造，或多 晶矽之單層構造來形成也可。又，前述熔絲圖案〗9也可用 非晶形矽來形成。 再者’前述蝕刻阻止圖案24也沒有必須與前述對向電 極23同時形成之必然性，例如由介於前述對向電極23與前 述配線圖案26間之多層配線構造的一部分所形成也可。例 如’若這種多層配線構造具有W/TiN/Ti構造時，由構成其 一部分之W層或TiN/Ti層所形成也可。 又’於本實施例，作為前述平坦化圖案29用者，也可 使用TEOS以替代SOG。 依照本實施例，其雖作成在對向電極23與蝕刻阻止圖 案24之形成時留下電容介電質琪22，但前述電容介電質膜 22也可在蝕刻阻止圖案24及對向電極23之圖案形成時，同 時進行圖案形成。 依照以前述第7B圖之前述多晶矽圖案24作為蝕刻阻 止器來餘刻絕緣膜之工程’其雖使用了將CF4及〇2之混合 氣體用做蝕刻氣體之乾蝕刻工程，以作為形成前述開口部 32之乾蝕刻工程’但形成前述開口部32之乾蝕刻工程並不 受這種特定氣體之組合所限制，也可使用對於由前述蝕刻 阻止圖案24及A1合金所成之捿觸墊27低反應性的蝕刻氣 本紙張尺度適用中國國家榡準（CNS ) Λ4( 210χΤ^\)j," ^i： —ΐτ--------線· (請先閲讀背而之注意事項再填巧本頁) 23 412845 Λ7 _____ Η 7 五、發明説明（21) 體系’例如CF4、CHF3 ' C2F6、C4F8、CH2F2等之氣體或 其混合氣體。又’使用一種在此等氣體中再加Ar、N2、〇2 或He之氣體也可。特別，除了前述cf4及〇2之混合氣體以 外’ CHF3與〇2之混合氣體較為適宜。 又’依照本實施例’其雖在用來蝕刻第7C圖之前述 多晶矽圖案24的乾蝕刻工程使用02與CF4之混合氣體作為 姓刻氣體’但前述乾蝕刻工程中之蝕刻氣體並不限定於〇2 與CF4之混合氣體，也可使用BC1：)、cf4、HBr、SiCl4、Cl2 、HI、Ar、A ' 〇2、He等之氣體或其混合氣體。特別， 除了前述〇2與CF4之混合氣體以外，ci2與〇2混合氣體較為 適宜。 經满部中央標準局月工消費合作社印52 (劫先間讀背而之注意卞項再填寫本页) 又’在本實施例方面’前述多晶矽蝕刻阻止圖案24雖 位於漂移電位’但若預先將其電性地箝位成適當的電位的 話，可在藉助前述激光束之熔絲圖案19的熔斷工程中熔斷 之熔絲斷片因飛散而接觸於前述蝕刻阻止圖案24時，將之 檢出。又’前述多晶矽炫絲圖案19雖也有因鄰接配線圖案 26之電位而動作成為不穩定之情況，但若產生此種情況時 ，將前述配線圖案26之中包圍前述熔絲圖案ι9之部分的電 位，保持成一給定電位，形成一種防護環也可。 又’本實施例並不限定於DRAM，對於混合裝載有邏 輯電路及DRAM之半導體積體電路、以及要求含有雙極型 的、其他冗長構成和附加機能之選擇可能性的半導體積體 電路，也有效。 本紙張尺度適用中國國家摞準（CNS )鐵ΙΓΰίΟχϊϋϋ 24 經濟部中央標準扃負工消f合作社印聚 412845 Λ7 II·? 五、發明説明（22 ) [第三實施例] 第8圖係顯示依據本發明第三實施例的DRAM之構成 。但第8圖中，先前已說明過的部分附註同一符號，說明 則省略之。 如第8圖所示，本實施例乃將前述多晶矽蝕刻阻止膜24 之側壁面’如圖中之箭形符號所示，比前述開口窗32之側 壁面更退後地形成於前述開口窗3 2。如此，使前述多晶石夕 蝕刻阻止膜24之側壁面退後，藉此形成可收容前述開口窗 32中所飛散的熔斷熔絲斷片之空間，解決先前在第5圖說 明的缺點。 第9A圖〜第9E圖，係將形成第8圖之構造的工程簡略 化來顯示者。圖中，對於先前說明的部分附註同一符號， 說明則省略之。第9A圖〜第9E圖中，因第8圖之要素有幾 個比較簡單而省略。 如第9A圖、第9B圖所示’第9A圖為第9B圖之構造的 平面圖，一方面第9B圖係顯示第9A圖之A-A斷面圖。 依照第9A圖、第9B圖之狀態，於與前述開口窗32對 應地形成在前述抗蝕圖案34中之開口部，露出前述BPSG 膜25、Si02膜28及由鈍化膜30所成之絕緣膜構造的最上層 。又’第9A圖係顯示欲形成之熔絲圖案19。前述熔絲圖 案19，係與前述位元線18之延伸方向平行延伸。 其次，於第9C圖之工程，以前述抗蝕圖案34作為掩 模’藉由使用例如C4F3及CH2F2之混合氣體等的氟利昂 (Freon)系蝕刻氣體之RIE法，乾#刻前述絕緣膜構造；於 ---------裂-----.--訂--------線 (請先閱婧背而之注意事項#填朽本Π ) 25 412845 Λ7 ]ί7 ----·---- . ·Ι III Μ·*··ΙΜ 五、發明説明（23 ) 前述開口部32使前述多晶矽蝕刻阻止圖案24露出。在此工 程，除了前述C4F8與CH2F2之混合氣體以外，也可使用Ar 來稀釋C4F3與CF4之混合氣體的蝕刻氣體，或以C4F4與 CH2F2之混合氣體作為底子的稀釋蝕刻氣體。這種氟利昂 系蝕刻氣體不會與多晶矽蝕刻阻止圖案24實質地反應，因 此不會蝕刻前述蝕刻阻止圖案24。 其次，於第9D圖之工程，將蝕刻氣體轉換為〇卩4與02 之混合氣體，選擇性地且各向同性地蝕刻因下流乾蝕刻或 化學乾蝕刻而露出於前述開口部32的前述多晶矽膜24 〇在 這種選擇性且各向同性之乾蝕刻的結果，前述多晶矽蝕刻 停止圖案24之侧壁面從前述開口部之側壁面退後w距離， 其結果在前述開口部侧壁面形成空間24A。在那時候，於 第9D圖之工程，控制蝕刻時間以便前述退後量W變成大 於前述圖案24之膜厚h。 第9D圖之選擇性且各向同性之乾蝕刻工程，除了前 述CF4與02之混合氣體以外，以自8匕與02之混合氣體、 或CF3與02、NF3與◦2、3?6與〇2之混合氣體除去〇2之氣體 作為银刻氣體來實行也可。 第9E圖，係顯示對於如此形成之多晶矽熔絲圖案16 ，用激光束來進行熔斷之狀態。 如第9E圖所示，在激光束之照射下，熔絲圖案19便 與其上之3丨〇2膜20共同在瞬時間蒸發，形成熔斷部19X。 在那時候，飛散的熔絲圖案19之一部分雖在包圍前述熔斷 部19X之區域形成導電性之黏附物19Y，但本實施例由於
本紙張尺度適用中國國家榡牟（CNS ) ( 2ίΟΧ297公―泣T ---------裝------ —訂，-----_---鍊 ("先閲讀背而之注总事項孙峨艿本Η ) 經濟部中央標卒局貝工消費合作社印製 26 經濟部中央標率扃負工消资合作社印敦 412845 Λ7 ____B7 五、發明説明（24 )
導電性之多晶矽蝕刻圖案24之側壁面從前述開口窗32之侧 壁面退後W ’所以此種黏附物19γ被收容於前述空間24A ’從而可迴避與前述多晶矽圖案24、或其他導體圖案短路 之情事。 如先前所說明，於本實施例，前述退後量乃被設定為 大於前述圊案之厚度h，但例如將w值設定為h值之二倍以 上也可。 [第四實施例] 第10A圖〜第l〇c圖，係顯示本發明第四實施例之製 造工程的圖。但圖中’先前說明的部分附註同一符號，說 明則省略之。 如第10A圖所示’本實施例之DRAM雖具有與第二實 施例之DRAM同樣之構成，但在前述BPSG膜25與一含有 其上之配線圖案26及接觸墊27之配線層間，插入有一含有 配線圖案81及層間絕緣膜82之多層配線構造。又，在前述 BPSG膜上之凹部’形成有一藉高密度電漿cvd法來形成 且藉CMP(化學機械研磨）工程來平坦姥之§丨〇2膜25A。又 ，前述層間絕緣膜82之凹部也被同樣之平坦化以〇2膜83所 掩埋；前述配線層則形成在前述層間絕緣膜82、83上。 依照第10A圖之構造，由於前述接觸墊27與前述姓刻 阻止圖案24間之高度差增大前述多層配線構造之部分，所 以若在第10B圖之工程將抗蝕圖案3 1作為掩模形成前述開 口部32及33時，在前述接觸墊27露出於前述開口部33之時 間點’則述開口部3 2不會達至前述多晶砂叙刻阻止圖案2 4 本紙張尺度適用中國國家標準（CNS ) Λ4現招(210X297^^ ) --- 1 - n . 訂- —1 線 (¾先閱讀背而之注^5事項洱填寫本页) 經濟部中央標準局貝工消费合作社印" Λ7 ___—____H7 五、發明説明（25 ) 。又’與此同時’前述開口部32之底部具有對應於前述SOG 圖案29之彎曲形狀。 當然’可以以此狀態繼續乾姓刻，使前述開口 3 2達至 前述多晶矽圖案24 ’但若進行這種過度银刻時，卻在前述 開口部33不能忽視蝕刻傷害，有前述接觸墊27中之接合變 成不良之虞。 於是’本實施例乃在第10C圖之工程除去抗蝕圖案31 ’重新形成對應於前述開口部32之開口部，而且形成用來 掩埋前述開口部33之抗蝕圖案3 1A，然後以前述抗敍圖案 3 1A作為掩模繼續前述開口部32之乾蝕刻工程。其結果， 如第10C圊所示，形成一與前述熔絲圖案19合作作用之開 口窗32。依照此工程’由於前述開口部33被抗蝕圖案3 1A 所掩埋，所以前述接觸墊27不會有過度蝕刻之情事。. 再者’於第10D圖之工程除去前述抗蝕圖案31A。 依照本實施例，其半導體裝置儘管具有如此之多層配 線構造，且即使在多晶矽蝕刻阻止圖案24與接觸墊27間存 在有大高度差，也可穩定地形成開口窗32。因此，本實施 例之構成尤其適於一種將DRAM等之記憶裝置及邏輯裝置 單塊地形成於基板上之半導體裝置等，具有積體規模大且 複雜之配線構造之半導體裝置。 產業上之可利用性 如依本發明，於具有熔絲及與前述熔絲合作作用的開 口窗之半導體裝置，在形成前述開口窗時預先藉蝕刻阻止 模來掩蓋前述熔絲，藉此可令用來掩蓋前述熔絲的被覆膜 ("先間請背而之α再填寫本Η ) .裝- 丁- * -β 本紙張尺度適用中國图家椋隼（CNS ) 枯（210X2^7公疗} 412845 A7 B7 i、發明説明（26 ) 之厚度成一定，且透過開口窗穩定地實行前述熔絲之激光 熔斷。在那時候，本發明實質地同時進行用來形成前述開 口窗之工程及用來形成接觸孔之工程，藉此可使半導體裝 置之製造工程簡素化’且可使半導體裝置之製造成品率提 高之同時減低製造費用。 又’於前述開口窗，將作為前述蝕刻阻止層使用之多 晶矽膜從開口窗之側壁多少退後形成，藉此可形成用來收 谷炫斷之炫絲的空間，且抑制引起炼絲短路等之問題。 以上，雖就本發明之適宜實施例作了說明，但本發明 並不限定於這種特定之實施例，可在申請專利範圍中所記 載之要旨内作各種變更、變形》 (請先間讀背而之注念市邛再填{巧本頁) 經濟部中央標準局負工消费合作社印製 一榡 一家 一國 -國 中 適 度 尺 张 紙 29 Μ Β7 經满部中央標隼局员工消论合作社印^ ^12845 五、發明説明（27 ) 元件標號對照 1、11…Si基板 14…柵極 2、4、6…絕緣膜 15、16··· η型擴散區域 3、19…熔絲圖案 17 > 20 > 28--Si02M 5…敍刻阻止膜 18…位元線圖案 7A、26…配線圖案 21…存積電極 7B、27···接觸墊 22···電容絕緣膜 8、30···純化膜 23…對向電極圖案 R、31…抗蝕圖案 24…蝕刻阻止圖案 9···開口窗9 25.“BPSG 膜 10…接觸孔 29…SOG圖案 12…場氧化膜 32、33···開口部 13…拇氧化膜 U·"1先閱讀背而之注意#項再"巧本頁) 本紙張尺度適用中國國家標準（CNS } Λ4規枯（21〇XN7公片} 30

Claims (1)

  1. 412845
    申請專利範園 :種半導體m造方法，其中前述半導體裝置包 3有’基板；熔絲，其係形成在前述熔絲上；蝕刻阻 止層，其係形成在前述稼絲上以掩蓋前料絲形成區 域；層間絕緣膜，其係用以掩蓋前述蚀刻限止層；導 體圏案’其係形成在前述層間絕緣膜上；保護膜，其 係形成在前述層間絕緣膜上以用來掩蓋前述導體圖案 接η接觸墊，其係形成在前述保護膜中以露出前述 導體圖案；及開Π冑’其係與前述料對應地形成在 前述保護膜中，以便貫穿前述層間絕緣犋及前述蝕刻 阻止層； 其形成前述開口窗之工程包含有： 第一開口部形成工程一在前述保護膜及前述層間 絕緣胰中，形成第一開口部以便露出前述蝕刻阻止層 :及 第二開口部形成工程—透過前述第一開口部來蚀 刻前述钱刻阻止層，進而將第二開口部連接形成於前 述第一開口部；其中 用來形成前述第一開口部之工程，係與形成前述 接合接觸墊之工程同時實行。 如申請專利範園第1項所述之半導體裝置之製造方法， 其特徵為： 前述熔絲係藉一形成在前述蝕刻阻止層下之熔絲 被覆膜來掩蓋；用來形成前述第二開口部之工程，係 為了前述熔絲被覆膜之厚度在前述第二開口部減少而 本紙張尺度逍用中國國家揉率（CNS Μ4洗格（2】0Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) -0 經濟部中央標準局員工消費合作社印裝 ..X; 412845 A8 B8 C8 m 經濟部中央揉率局員工消費合作社印裝 申請專利範圍 實行。 3‘如申請專利範圍第1項所述之半導體裝置之製造方法， 其特徵為： 前述層間絕緣膜，係包含局部地改變厚度之平坦 化犋。 4. 如申請專利範圍第1項所述之半導體裝置之製造方法， 其特徵為： 用來形成前述第一開口部之工程及用來形成前述 接觸孔之工程，係使用氟利昂（Freon)系之蝕刻氣體來 實行。 5. 如申請專利範圍第1項所述之半導體裝置之製造方法， 其特徵為： 用來形成前述第二開口部之工程，係使用BC13、 CF4、HBr、SiCl4、ci2、HI、Ar、N2、〇2、He及選取 自由此等之混合物所成之群的姓刻氣趙，來實行。 6. 如申請專利範圍第1項所述之半導體裴置之製造方法， 其特徵為： 用來形成前述第二開口部之工程，係包含一將前 述姓刻阻止層各向同性地蝕刻之工程；前述各向同性 地姓刻之工程，係為了前述蝕刻阻止層從前述開口窗 之側壁面退後前述钱刻阻止廣之厚度以上而實行。. 7. 如申請專利範圍第1項所述之半導體襞置之製造方法， 其特徵為： 用來形成前述第一開口部之工程，係藉著以第一 ---------裝-----..—訂一.------線 (請先閱讀背面之注意事項再填寫本頁) 32 412845 A8 B8 C8 D8 經濟部中央棣準局身工消費合作杜印製 θ、申請專利範圍 流量比使用用做蝕刻氣體之01?4及〇2的混合氣體’來 實行；用來形成前述第二開口部之工程，則藉著以不 同於第一流量比之第二流量比使用用做蝕刻氣體之 及〇2的混合氣體，來實行。 8. 如申請專利範圍第1項所述之半導體裝置之製造方法， 其特徵為： 前述半導體裝置更在其構造中包含存儲單元；前 述蚀刻阻止層，係於前述存儲單元中，形成在一構成 存儲單元電容器的對向電極之層水準與前述導體圖案 之層水準間。 9. 如申請專利範圍第8項所述之半導體裝置之製造方法， 其特徵為·· 月’J述蝕刻阻止層，係形成在與前述對向電極之層 水準同一之層水準β ι〇·如申請專利範m第8項所述之半導體裝置之製造方法， 其特徵為： 前述嫁絲，係形成於前述存儲單元之字線或位元 線之層水準。 .種半導體裝置之製造方法，其_前述半導體裝置包 各有·基板，溶絲，其係形成在前述基板上；溶絲被 覆膜，其係形成在前述嫁絲上以用來掩蓋前述炼絲形 成區域L且止層，其係形成在前述被覆膜上以便 掩蓋前述溶絲形成區域；層間絕緣膜，其係用以掩蓋 前述㈣阻止層，·導體圖案，其係形成在前述層間絕 ----------^------ΐτ^-------0 (請先聞讀背面之注意事項再填寫本頁)
    33 經濟部中央樣準局員工消費合作杜印衷 412845 A8 B8 C8 —1 -- ____ D8 、申請專利範圍 緣膜上；保護膜，其係形成在前述層間絕緣膜上以用 來掩蓋前述導體圓案；及開口窗，其係用來貫穿前述 層間絕緣膜及前述蚀刻阻止層； 其形成前述開口窗之工程包含有： 第一開口部形成工程一在前述保護膜及前述層間 絕緣膜中，形成第一開口部以便露出前述蝕刻阻止層 ;及 第二開口部形成工程一透過前述第一開口部來蝕 刻前述蝕刻阻止層，進而將第二開口部連接形成於前 述第一開口部；其中 用來形成前述第二開口部之工程，係為了前述熔 絲被覆膜之厚度在前述第二開口部中減少而實行。 如申請專利範圍第丨丨項所述之半導體裝置之製造方法 ’其特徵為： 用來形成前述第二開口部之工程，係包含一將前 述飾刻阻止層各向同性地蚀刻之工程。 如申請專利範圍第12項所述之半導體裝置之製造方法 ’其特徵為： 前述各向同性地蝕刻之工程，係為了前述蝕刻阻 止廣從則述開口窗之側壁面退後前述触刻阻止層之厚 度以上而實行。 14.如申請專利範圍第丨丨項所述之半導體裝置之製造方法 ，其特徵為： 前述半導體裝置更在其構造中包含動態隨機存取 ! ^------^-----^--訂-—-----it C請先閲讀背面之注意事項再填寫本頁) ) ( 210X297^* )-Γ^Ι~：—— 經濟部_央揉準局貞工消費合作社印装 412845 as B8 C8 --___________ D8 六、申請專利範圍 一~ --- i_(dram);前述糾阻止層，係形成在構成前 述DRAM之存料元電容胃的料電極之層水準與前 述導體圖案之層水準間。 15. 如申請專利範圍第u項所述之半導體裝置之製造方法 ，其特徵為： 月J述餘刻阻止層，係形成在與前述對向電極之層 水準同一之層水準。 16. 如申請專利範圍第14項所述之半導體裝置之製造方法 ’其特徵為： 前述熔絲，係形成在前述存儲單元之字線或位元 線之層水準。 17. 種半導體裝置之製造方法，其中前述半導體裝置包 含有：基板；熔絲，其係形成在前述基板上；蝕刻阻 止層’其係形成在前述炼絲上以用來掩蓋前述炫絲形 成區域；層間絕緣膜，其係用以掩蓋前述餘刻阻止層 ，導體圖案’其係形成在前述層H緣膜上；保護膜 ’其係形成在前述層間絕緣膜上以用來掩蓋前述導體 圖案；接合接㈣，其係形成在前述保護膜中以便露 出剛述導體囷案，及開口窗，與係與前述熔絲對應地 形成在前述保護膜中以便貫穿前述層間絕緣膜及前述 蝕刻阻止層； 其形成前述開口窗之工程包含有： 第一開口部形成工程〜與前述接合接觸墊同時在 前述保護膜及前述層間絕緣膜中形成一對應於前述蝕 本紙浪尺虎逋用中國國家標準（CNS M4規格（ ^^------,玎------^ (請先閱讀背面之注意事項再填寫本J} 35 412845
    申請專利範圍 刻阻止層之第一開口部，以便在前述接觸孔露出前述 導體圖案；及 (請先閎讀背面之注意事項再填寫本頁) 第一開口邛开>成工程—用抗蚀圖案來掩蓋前述接 合接觸墊，透過前述第一開口部來蝕刻前述蝕刻阻止 層，且將第二開口部連續形成於前述第一開口部。 18, 如申請專利範圍第17項所述之半導體裝置之製造方法 ，其特徵為： 在前述層間絕緣膜與前述導體圖案間包含形成多 層配線構造之工程。 19. 如申請專利範圍第17項所述之半導體裝置之製造方法 ，其特徵為： 用來形成前述第二開口部之工程，係包含各向同 性地蝕刻前述蝕刻阻止層之工程；前述各向同性地蝕 刻之工程’係為了前述蝕刻阻止層從前述開口窗之側 壁面退後前述钮刻阻止層之厚度以上而實行。 20_如申請專利範圍第17項所述之半導體裝置之製造方法 ，其特徵為： 經濟部中央標準局身工消費合作社印製 用來形成前述第一開口部之工程及用來形成前述 接合接觸墊之工程，係使用氟利昂（Freon)之蝕刻氣體 來實行。 21.如申請專利範圍第17項所述之半導體裝置之製造方法 ，其特徵為： 用來形成前述第二開口部之工程，係使用BC13、 CF4、HBr、SiCl4、Cl2、HI、Ar、N2、02、He及選取 36 本紙張尺度適用中國國家梯率（CNS) A4^格（210X297公釐） ABCD 412845 六'申請專利範圍 自由此等混合物所成之群的蝕刻氣體，來實行。 22_如申請專利範圍第17項所述之半導體裝置之製造方法 ，其特徵為： 用來形成前述第一開口部之工程，係藉著以第一 流量比使用用做蝕刻氣體之Cir4及〇2的混合氣體，來 實行；用來形成前述第二開口部之工程，則藉著以不 同於第一流量比之第二流量比使用用做蝕刻氣體之 CF4及02的混合氣體，來實行。 23. 如申請專利範圍第17項所述之半導體裝置之製造方法 ，其特徵為： 前述半導體裝置更在其構造f包含動態隨機存取 §己憶體（DRAM);前述蚀刻阻止層，係形成在一構成 前述DRAM之存儲單元電容器的對向電極之層水準與 前述導體圖案之層水準間。 24. 如申請專利範圍第17項所述之半導體裝置之製造方法 ，其特徵為： 前述蝕刻阻止層，係形成在與前述對向電極之層 水準同一之層水準。 25‘如申氟專利範圍第24項所述之半導體裴置之製造方法 ，其特徵為： 前述熔絲，係形成在前述存儲單元之字線或位元 線之層水準。 26. —種半導體裝置，其包含有：基板；熔絲其係形成 在别述基板上；熔絲被覆膜，其係用以掩蓋前述熔絲 —.I^ ^--------訂 ί-----0 (鍊先閲该背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印装
    412845 Α8 Β8 C8 D8 經濟部十央標準局貝工消費合作社印«. 六、申請專利範圍 形成區域；蝕刻阻止層，其係形成在前述熔絲被覆膜 上；層間絕緣膜，其係用以掩蓋前述蝕刻阻止層；及 開口 ®，其係形成在前述層間絕緣膜中，以便貫穿前 述蚀刻阻止層，使前述熔絲被覆膜露出：其特徵為： 前述層間絕緣膜具有一用來劃成前述開口窗之第 一侧壁； 前述甜刻阻止層具有一用來劃成前述開口窗之第 二側壁； 前述第二侧壁，係形成在比前述第一側壁更退後 之位置。 27.如申請專利範圍第26項所述之半導體裝置，其特徵為 前述第二側壁’係形成於從前述第一側壁，實質 地退後前述館刻阻止層之厚度以上的距離。 28_如申請專利範圍第26項所述之半導體裝置，其特徵為 前述半導體裝置更在其構造中包含動態隨機存取 記憶體（DRAM);前述触刻阻止層，係形成在一構成 刖述DRAM之存儲單元電容器的對向電極之層水準與 前述導體圖案之層水準間。 29.如申請專利範圍第26項所述之半導體裝置，其特徵為 前述蝕刻阻止層，係形成於與前述對向電極之片 水準同一之層水準。 ---------餐------11—-------^ •· (诗先聞讀背面之注意事項再填寫本頁) 38 412845 as B8 C8 D8 六、申請專利範圍 30.如申請專利範圍第28項所述之半導體裝置，其特徵為 前述熔絲，係形成於前述存儲單元之字線或位元 線之層水準° n I II 11 I—. I ! II 訂 —ΊΙΊI n I II (請先铒讀背面之注意事項再填寫本頁) 經濟部中央搮隼局員工消費合作社印装 本紙張尺度適用中國國家標準（CNS > A4说格（21〇Χ297公釐） 39
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322543B1 (ko) * 1999-08-31 2002-03-18 윤종용 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법
KR20010045256A (ko) * 1999-11-04 2001-06-05 박종섭 식각 프로파일 개선방법
JP3907911B2 (ja) * 2000-03-30 2007-04-18 Ｎｅｃエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2002050692A (ja) * 2000-08-01 2002-02-15 Nec Corp 半導体装置およびその製造方法
US7931820B2 (en) * 2000-09-07 2011-04-26 Daikin Industries, Ltd. Dry etching gas and method for dry etching
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
KR100425452B1 (ko) * 2001-07-04 2004-03-30 삼성전자주식회사 반도체 소자의 리페어 퓨즈 개구 방법
US6489227B1 (en) * 2001-07-30 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of etching a polysilicon layer during the stripping of the photoresist shape used as an etch mask to create an opening to an underlying fuse structure
US20030025177A1 (en) * 2001-08-03 2003-02-06 Chandrasekharan Kothandaraman Optically and electrically programmable silicided polysilicon fuse device
KR100449029B1 (ko) * 2002-04-04 2004-09-16 삼성전자주식회사 패드영역에 퓨즈박스를 구비한 반도체 장치 및 그의제조방법
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
JP2005197602A (ja) * 2004-01-09 2005-07-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7238620B1 (en) 2004-02-18 2007-07-03 National Semiconductor Corporation System and method for providing a uniform oxide layer over a laser trimmed fuse with a differential wet etch stop technique
KR100534102B1 (ko) * 2004-04-21 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역들 및 그 제조방법들
US7585784B1 (en) * 2004-06-16 2009-09-08 National Semiconductor Corporation System and method for reducing etch sequencing induced downstream dielectric defects in high volume semiconducting manufacturing
JP4504791B2 (ja) * 2004-11-24 2010-07-14 パナソニック株式会社 半導体回路装置及びその製造方法
US7662674B2 (en) * 2005-05-20 2010-02-16 Intel Corporation Methods of forming electromigration and thermal gradient based fuse structures
KR100714483B1 (ko) * 2005-07-18 2007-05-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR100762874B1 (ko) * 2005-12-08 2007-10-08 주식회사 하이닉스반도체 반도체 소자의 퓨즈 형성방법
KR100818707B1 (ko) * 2006-06-29 2008-04-01 주식회사 하이닉스반도체 커패시터 및 퓨즈를 갖는 반도체 소자의 구조와 그 제조방법
US20080003767A1 (en) * 2006-06-29 2008-01-03 Ik-Soo Choi Method for fabricating semiconductor device
KR100728992B1 (ko) 2006-06-30 2007-06-15 주식회사 하이닉스반도체 리저브 캐패시터의 배치 방법
DE102006046790B4 (de) * 2006-10-02 2014-01-02 Infineon Technologies Ag Integriertes Bauelement und Verfahren zum Trennen einer elektrisch leitfähigen Verbindung
US7893459B2 (en) * 2007-04-10 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structures with reduced moisture-induced reliability degradation
US7564115B2 (en) * 2007-05-16 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered through-silicon via structure
JP5521422B2 (ja) * 2009-07-22 2014-06-11 株式会社リコー 半導体装置
JP2011091426A (ja) * 2010-12-20 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法
JP5981260B2 (ja) * 2011-09-30 2016-08-31 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP2013157468A (ja) * 2012-01-30 2013-08-15 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
US8697565B2 (en) * 2012-03-30 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow via formation by oxidation
KR20140010268A (ko) * 2012-07-16 2014-01-24 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP6215020B2 (ja) * 2013-01-25 2017-10-18 エスアイアイ・セミコンダクタ株式会社 半導体装置
CN109887901B (zh) * 2019-02-27 2020-11-20 上海华虹宏力半导体制造有限公司 一种避免金属熔丝被过刻蚀的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6044829B2 (ja) 1982-03-18 1985-10-05 富士通株式会社 半導体装置の製造方法
JPS6289338A (ja) 1985-10-16 1987-04-23 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4862243A (en) 1987-06-01 1989-08-29 Texas Instruments Incorporated Scalable fuse link element
US5017510A (en) 1987-06-01 1991-05-21 Texas Instruments Incorporated Method of making a scalable fuse link element
JPH01298738A (ja) 1988-05-27 1989-12-01 Hitachi Ltd 半導体装置の製造方法
JPH0350756A (ja) 1989-07-18 1991-03-05 Nec Corp 半導体集積回路の製造方法
US5096850A (en) * 1991-04-23 1992-03-17 Harris Corporation Method of laser trimming
US5235205A (en) 1991-04-23 1993-08-10 Harris Corporation Laser trimmed integrated circuit
JPH05235170A (ja) 1992-02-24 1993-09-10 Nec Corp 半導体装置
US5879966A (en) * 1994-09-06 1999-03-09 Taiwan Semiconductor Manufacturing Company Ltd. Method of making an integrated circuit having an opening for a fuse
US5550399A (en) * 1994-11-03 1996-08-27 Kabushiki Kaisha Toshiba Integrated circuit with windowed fuse element and contact pad
US5747868A (en) * 1995-06-26 1998-05-05 Alliance Semiconductor Corporation Laser fusible link structure for semiconductor devices
JPH0951038A (ja) * 1995-08-07 1997-02-18 Matsushita Electron Corp 半導体装置およびその製造方法
US5760674A (en) * 1995-11-28 1998-06-02 International Business Machines Corporation Fusible links with improved interconnect structure
JPH09260601A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 半導体集積回路装置
US6054340A (en) * 1997-06-06 2000-04-25 Motorola, Inc. Method for forming a cavity capable of accessing deep fuse structures and device containing the same
US5970346A (en) * 1997-09-19 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse window guard ring structure for nitride capped self aligned contact processes
US6121073A (en) * 1998-02-17 2000-09-19 Taiwan Semiconductor Manufacturing Company Method for making a fuse structure for improved repaired yields on semiconductor memory devices
US5989784A (en) * 1998-04-06 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Etch recipe for embedded DRAM passivation with etch stopping layer scheme
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
US6413848B1 (en) * 1998-07-17 2002-07-02 Lsi Logic Corporation Self-aligned fuse structure and method with dual-thickness dielectric
US6162686A (en) * 1998-09-18 2000-12-19 Taiwan Semiconductor Manufacturing Company Method for forming a fuse in integrated circuit application

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