JP2010507256A

JP2010507256A - 電気ヒューズ及びその作成方法

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Publication number: JP2010507256A
Application number: JP2009533421A
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Inventors: ヤン、チーチャオ; ヤン、へイニング
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Priority date: 2006-10-19
Filing date: 2007-09-25
Publication date: 2010-03-04
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Abstract

【課題】低プログラミング電力で切断可能な半導体ヒューズ及びその作成方法を提供する。
【解決手段】半導体ヒューズは、ヒューズ要素と、ヒューズ要素のエレクトロマイグレーション耐性を低減する圧縮応力ライナとを含む。方法は、基板内にトレンチ構造部を形成するステップと、トレンチ構造部内にヒューズ材料を堆積させるステップと、ヒューズ材料の上に圧縮応力ライナ材料を堆積させるステップと、圧縮応力ライナ材料をパターン付けするステップとを含む。
【選択図】図１０

Description

本発明は、一般に集積回路の設計及び製造に関し、より具体的には半導体ヒューズ及びその作成方法に関する。

コンピュータは、通常、メモリ・デバイス等のデータをストアするデバイスを含む。メモリ・デバイスの第１の型は、プログラム可能読取り専用メモリ（ＰＲＯＭ）デバイスと呼ばれる。ＰＲＯＭデバイスをプログラム可能にするために、いくつかのＰＲＯＭデバイスにはヒュージブル・リンクの形態の電気的接続部が設けられ、これは普通、ヒューズとも呼ばれる。このようなＰＲＯＭデバイスは、選択的にヒューズを切断（即ち、ヒューズ内に不連続を生じる）して、選択的にデバイスの回路を互いに電気的に接触させるか又は分離させるようにプログラムすることができる。

別の型のメモリ・デバイスは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスと呼ばれる。ＤＲＡＭデバイスもまた、ヒューズを用いて冗長回路を設けることができる。当技術分野では公知のように、冗長性は、そうしなければ半導体デバイス全体を動作不能にする可能性のある故障プログラム回路を、冗長プログラム回路で置き換えることを可能にして、ＤＲＡＭデバイスのような高密度半導体デバイスの製造歩留りを向上させる。半導体デバイスのヒューズを選択的に切断することによって、故障回路を迂回して（即ち、非アクティブにする）冗長回路をプログラムする（即ち、アクティブにする）ことができる。

従来、上述のようなＰＲＯＭデバイスのプログラミング及びＤＲＡＭデバイスの修復は、レーザを用いて選択的にヒューズを切断開放して行われてきた。しかしながら、レーザ切断は、多くの理由から次第に困難となってきた。第１に、半導体デバイスのサイズが縮小するにつれてヒューズも縮小し、ヒューズは今や従来のレーザ・ビームの直径よりも小さい。これは、ヒューズの別の部分又は半導体デバイスの別の回路を不注意に損傷することなくレーザでヒューズを切断することを困難又は不可能にする。第２に、半導体デバイスのサイズが縮小するにつれて、デバイス上のヒューズ（及び他の回路）の密度が増加した。しかしながら、従来のレーザは、隣接回路の損傷を避けるために、ヒューズ間に過大なシリコン空間を必要とする。最後に、レーザを用いて数千のヒューズを切断開放することによってデバイスをプログラム又は修復することは、非常に時間がかかる。

レーザを用いる代りに、ヒューズに高電流を印加することによって切断することができるヒューズが開発されてきた。これらのヒューズは、時には電気ヒューズ（ｅヒューズ）と呼ばれ、典型的には、２つの大きなコンタクト領域の間に狭いネック部分を有する。主にエレクトロマイグレーション効果のために、高密度電流によって引き起こされる金属イオンの移動によって、金属導体の内部に空隙を形成することができる。空隙の成長速度は電流密度の関数であり、最小の断面積を有するヒューズの狭いネック領域は、ヒューズの最高の電流密度を受けるので、ヒューズの両端への十分に高い電流の印加は、ヒューズのネック領域を切断させる（即ち、不連続にする）ことができる。従って、ｅヒューズを用いて、高電流（即ち、プログラミング電流）を適当なヒューズに選択的に印加することによって、ＰＲＯＭデバイスをプログラムすることができ、またＤＲＡＭデバイスを修復することができる。

しかしながら、ｅヒューズ世代のスケーリングは、そのような上述のオン・チップ・プログラミングに障害をもたらす。即ち、半導体デバイスの動作電圧が減少し続けるにつれて、ヒューズを切断するために十分に高いプログラミング電圧を実現すること及び制御することが次第に困難になっている。

従って、当技術分野においては、前述の欠陥及び限界を克服する必要がある。

本発明の第１の態様において、ヒューズ要素、及びヒューズ要素のエレクトロマイグレーション耐性を低減する圧縮応力材料を含むヒューズが提供される。

ヒューズ要素は、第１及び第２のコンタクト部分、並びに、第１及び第２のコンタクト部分を接続するネック部を含むことができる。ネック部は、第１及び第２のコンタクト部分のそれぞれよりも小さな断面積を有する。

圧縮応力材料は、ネック部並びに第１及び第２のコンタクト部分に直接接触することができる。代替的に、圧縮応力材料はネック部に直接接触し、一方第１及び第２のコンタクト部分は、実質的に圧縮応力材料と直接接触しないようにすることができる。

ヒューズ要素は、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、及びタングステンのうちの１つを含むことができる。圧縮応力材料は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含むことができ、凡そ５ｎｍ乃至１００ｎｍの範囲の厚さを有することができる。

ヒューズは、圧縮応力ライナの上の第２の材料をさらに含むことができる。このような場合には、圧縮応力材料は、チタン、窒化チタン、タンタル、窒化タンタル、及びタングステンのうちの１つを含むことができ、一方第２の材料は、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含むことができる。代替的に、圧縮応力材料は、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含むことができ、一方第２の材料は、チタン、窒化チタン、タンタル、窒化タンタル、及びタングステンのうちの１つを含むことができる。

本発明の第２の態様において、基板を含む半導体デバイスが提供される。デバイスは、基板内に配置された第１のコンタクト部分、第２のコンタクト部分、及びネック部を有するヒューズ要素をさらに含む。デバイスは、ヒューズ要素に連結された圧縮応力ライナをさらに含む。

本発明の第３の態様において、基板を形成するステップと、基板内にトレンチ構造部を形成するステップと、そのトレンチ構造部内にヒューズ材料を堆積させるステップとを含む、半導体デバイス用のヒューズを作成する方法が提供される。この方法は、ヒューズ材料の上に圧縮応力ライナ材料を堆積させるステップと、圧縮応力ライナ材料をパターン付けするステップとをさらに含む。

本発明の第４の態様において、基板のトレンチ構造部内にヒューズ材料を堆積させるステップと、そのヒューズ材料の上にライナを堆積させるステップとを含む方法が提供される。この方法は、ライナの堆積中に、ライナの圧縮応力成分を調節することによって、ヒューズ材料のエレクトロマイグレーション耐性を調節するステップをさらに含む。

本発明の第５の態様において、メモリ・デバイスのヒューズ要素の一部分のエレクトロマイグレーション耐性を、圧縮応力ライナをヒューズ要素のその部分に塗布することによって低減するステップを含む、メモリ・デバイスをプログラムする方法が提供される。この方法は、低減されたエレクトロマイグレーション耐性を有するヒューズ要素の部分にプログラミング電流を印加することによって、ヒューズ要素内に電気的不連続を生じるステップをさらに含む。

本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。本発明の態様によるヒューズを示す。ライナを有するヒューズの応力の状態を示す。ライナを有するヒューズの応力の状態を示す。応力対ライナ厚のデータのプロットを示す。本発明の態様によるヒューズを作成する方法を示す。本発明の態様によるヒューズを作成する方法を示す。本発明の態様によるヒューズを作成する方法を示す。本発明の態様によるヒューズを作成する方法を示す。本発明の態様によるヒューズを作成する方法を示す。本発明の態様によるヒューズを作成する方法を示す。

本発明は、半導体ヒューズ及びその作成方法に向けられる。本発明は、低いプログラミング電力で切断することができる点で高効率であるｅヒューズを提供する。本発明の実施は、高圧縮応力膜で覆われたｅヒューズ要素を含む。高圧縮応力膜は、ヒューズ要素のエレクトロマイグレーション耐性を低下させ、これにより、ヒューズ・プログラミング・プロセスを促進する。このように、ヒューズ回路を開く（即ち、切断する）のに、より少ないプログラミング・エネルギー及び／又はより短いプログラミング時間で十分となる。従って、本発明は、半導体デバイス内のプログラム可能ヒューズとして用いることができる。

図１は、本発明の態様によるヒューズ１０の第１の実施形態の上面図を示す。ヒューズ１０は、従来の「犬用の骨（dog bone）」の形状を有し、大きな第１及び第２のコンタクト部分１４、１６の間に狭いネック部１２を有する。ヒューズ１０の部分は、実質的に直線的な形状を有するように図示したが、ネック部１２及びコンタクト１４、１６は、ネック部１２がコンタクト部分１４、１６のそれぞれよりも小さな断面積を有する部分を含む限り、任意の適切な形状にすることができることを理解されたい。

図２は、図１の線Ｉ_Ｂ−Ｉ_Ｂに沿って描かれたヒューズ１０の断面図を示す。電気ヒューズに典型的なように、ネック部１２は、コンタクト部分１４、１６よりも小さな断面積を有する。ネック部は、直線的な断面形状を有するように図示したが、本発明には他の断面形状のネック部を用いることもできることを理解されたい。

図３は、図１の線Ｉ_Ｃ−Ｉ_Ｃに沿って描かれたヒューズ１０の断面図を示す。ヒューズ１０は、ライナ要素１８で覆われたヒューズ要素１７を含む。ヒューズ要素１７は、例えば、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、タングステン等のような任意の適切な材料で構成することができる。実施形態において、ヒューズ要素１７は、凡そ１００ｎｍ乃至１０００ｎｍの範囲の厚さＦ_ｔを有し、凡そ３００ｎｍ乃至５００ｎｍの厚さを有することが好ましい。しかしながら、本発明の範囲内で他の寸法を用いることもできることを理解されたい。

実施において、ライナ要素１８は、例えば、チタン、窒化チタン、タンタル、窒化タンタル、タングステン等のような金属材料を含む。代替的に、ライナ要素１８は、例えば、酸化シリコン、窒化シリコン、炭化シリコン、並びに、窒素及び／又は水素ドープ炭化シリコンのような誘電体材料を含むことができる。実施形態において、ライナ要素１８は、凡そ５ｎｍ乃至１００ｎｍの範囲の厚さＬ_ｔを有し、凡そ３０ｎｍ乃至５０ｎｍの厚さを有することが好ましい。本発明の範囲内で他の寸法を用いることもできる。ライナ要素１８は、金属又は誘電体材料のどちらで構成されていても、高圧縮応力成分を有しており、ライナ要素１８がヒューズ要素１７と接触するように配置されるときに、ヒューズ要素１７のエレクトロマイグレーション耐性を低下させる。ヒューズ要素１７のエレクトロマイグレーション耐性を低下させることによって、高圧縮応力ライナ要素１８は、ヒューズ要素１７がプログラミング電流に曝されるときにより容易に空隙を形成するようにする。このように、ヒューズ１０は、より低いプログラミング電流及び／又はより短いプログラミング時間で切断することができる。

図４は、本発明の態様によるヒューズ２０の別の実施形態の上面図を示す。ヒューズ２０は、従来の「犬用の骨」の形状を有し、大きな第１及び第２のコンタクト部分２４、２６の間に狭いネック部２２を有する。上述のように、ヒューズ２０は、図示した以外の形状に形成することもできる。

図５は、図４の線ＩＩ−ＩＩに沿って描かれたヒューズ２０の断面図を示す。ヒューズ２０は、ライナ要素２８で覆われたヒューズ要素２７を含む。ヒューズ要素２７及びライナ要素２８は、前述したものと同様の材料及び厚さを含むことができる。しかしながら、前述のライナ要素１８とは違って、ライナ要素２８は、実質的にヒューズ要素２７のネック部２２のみを覆う。ネック部２２のより小さな断面積のためにより高い電流密度が狭いネック部２２に生じるので、この実施形態におけるライナ要素２８はネック部２２の上に配置されてネック部２２内の材料のエレクトロマイグレーション耐性を減少させる。

図６は、本発明の態様によるヒューズ３０の別の実施形態の上面図を示す。ヒューズ３０は、従来の「犬用の骨」の形状を有し、大きな第１及び第２のコンタクト部分３４、３６の間に狭いネック部３２を有する。前述のように、ヒューズ３０は、図示した以外の形状に形成することもできる。

図７は、図６の線ＩＩＩ−ＩＩＩに沿って描かれたヒューズ３０の断面図を示す。ヒューズ３０は、２つのライナ要素３８、３９で覆われたヒューズ要素３７を含む。ヒューズ要素３７は、先の実施形態に関して前述したのと同様の材料及び厚さを含むことができる。第１のライナ要素３８は、ヒューズ要素の上に配置することができ、凡そ５ｎｍ乃至１００ｎｍの範囲の厚さ、好ましくは凡そ３０ｎｍ乃至５０ｎｍの範囲の厚さを有する。第２のライナ要素３９は、第１のライナ要素３８の上に配置され、凡そ５ｎｍ乃至１００ｎｍの範囲の厚さ、好ましくは凡そ３０ｎｍ乃至５０ｎｍの範囲の厚さを有する。本発明の範囲内で他の寸法を用いることが企図されている。

実施形態において、それぞれ、第１のライナ要素３８は金属又は誘電体材料を含み、第２のライナ要素３９は誘電体材料又は金属を含む。例えば、第１の実施において、第１のライナ要素３８は、例えば、チタン、窒化チタン、タンタル、窒化タンタル、タングステン等のような金属を含み、第２のライナ要素３９は、例えば、酸化シリコン、窒化シリコン、炭化シリコン、並びに窒素及び／又は水素ドープ炭化シリコンのような誘電体を含む。代替的に、別の実施において、第１のライナ要素３８は、例えば、酸化シリコン、窒化シリコン、炭化シリコン、並びに窒素及び／又は水素ドープ炭化シリコンのような誘電体を含み、第２のライナ要素３９は、例えば、チタン、窒化チタン、タンタル、窒化タンタル、タングステン等のような金属を含む。

少なくとも第１のライナ要素３８は、ヒューズ要素３７と接触するが、ヒューズ要素３７のエレクトロマイグレーション耐性に影響を及ぼす高圧縮応力成分を有する。誘電体は、第１のライナ要素３８又は第２のライナ要素３９のいずれの内部にあっても、ヒューズ３０の他の部分を酸化から保護するのに役立つ。

図８は、本発明の態様によるヒューズ４０の別の実施形態の上面図を示す。ヒューズ４０は、従来の「犬用の骨」の形状を有し、大きな第１及び第２のコンタクト部分４４、４６の間に狭いネック部４２を有する。上述のように、ヒューズ４０は、図示した以外の形状に形成することもできる。

図９は、図８の線ＩＶ−ＩＶに沿って描かれたヒューズ４０の断面図を示す。ヒューズ４０は、ヒューズ要素４７、第１のライナ要素４８、及び第２のライナ要素４９を含む。ヒューズ要素４７、第１のライナ要素４８、及び第２のライナ要素４９は、前述したものと同様の材料及び厚さを含むことができる。ヒューズ２０と同様に、第１のライナ要素４８及び第２のライナ要素４９は、実質的にヒューズ要素４７のネック部４２のみを覆う。

図１０及び図１１は、引張及び圧縮ライナ要素によってヒューズ要素に加えられる応力の比較を示し、ここで圧縮ライナ要素は本発明によるものである。図１０は、ヒューズ要素５２を収容する基板５１を含むデバイス５０の断面図を示す。引張キャップ５３（例えば、引張応力を有するライナ要素）は、ヒューズ要素５２との界面５４において圧縮応力を引き起こす。ヒューズ要素５２におけるこのような圧縮応力は、ヒューズ要素５２の材料のエレクトロマイグレーション耐性を増大させ、従って、材料内に空隙を形成してヒューズを切断開放するのに、より多くのエネルギー及び／又はより長いプログラミング時間を要する。

その代りに、図１１に示すように、基板５６及びヒューズ要素５７を含むデバイス５５に、圧縮キャップ５８（例えば、圧縮ライナ要素）を設けることができる。圧縮キャップ５８は、ヒューズ要素５７との界面５９において引張応力を引き起こす。ヒューズ要素５７におけるこのような張力応力は、ヒューズ要素５７の材料のエレクトロマイグレーション耐性を減少させ、従って、材料内に空隙を形成してヒューズを切断開放するのに、より少ないエネルギー及び／又はより短いプログラミング時間で十分となる。

実験的試験により、引張キャップを有するヒューズ要素のエレクトロマイグレーション耐性は、凡そ９９ｍＡ／μｍ乃至１０６ｍＡ／μｍの程度とすることができ、一方圧縮キャップを有するヒューズ要素のエレクトロマイグレーション耐性は、凡そ５１ｍＡ／μｍ乃至５２ｍＡ／μｍの程度とすることができることが明らかになった。圧縮キャップを有するヒューズ要素のこの低減されたエレクトロマイグレーション耐性は、空隙を生成してヒューズを切断開放するのに、より少ないプログラミング・エネルギー及び／又はより短いプログラミング時間を必要とするヒューズ要素の作成を可能にする。

図１２は、圧縮キャップ（例えば、圧縮ライナ要素）の厚さに対する、ヒューズ要素に加わる応力の実験データのプロットを示す。このプロットは、厚さが凡そ２００Å（オングストローム）乃至１０００Åの範囲である本発明のシリコン実施及び酸化物ベースの実施を示す。図１２に見られるように、本発明の実施により凡そ−１０ＧＰａ乃至−１２ＧＰａの範囲の応力を獲得することができる。例えば、約５００Åの厚さの酸化物ベースの実施は、約−１２ＧＰａの応力を生ずることができる。このような応力は、ヒューズ要素のエレクトロマイグレーション耐性を大きく減少させ、これにより、空隙を生成してヒューズを切断開放するのに、より少ないプログラミング・エネルギー及び／又はより短いプログラミング時間を必要とするヒューズ要素の作成を可能にする。

図１３乃至図１８は、本発明の実施形態によるデバイス７０を作成する方法のステップを示す。図１３において、当技術分野で公知のように基板７１を準備する。基板７１は、例えば、ＳｉＣＯＨ、ＳｉＬＫ、ＳｉＯ_２、Ｓｉ_３Ｎ_４等のような誘電体／絶縁体を含むことができる。図１４に示すように、トレンチ構造部７２を基板７１内に形成する。トレンチ構造部７２は、例えば、標準的なマスキング及びエッチング技術を用いるような何れかの公知の方法で形成することができる。実施形態において、トレンチ構造部７２は、実質的に上述の「犬用の骨」の形状に形成するが、本発明に用いるのに他の形状も企図されている。

図１５に示すように、ヒューズ要素材料７３をトレンチ構造部７２内に堆積させる。これは、任意の公知の方法で行うことができる。上述のように、ヒューズ要素材料７３は、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、タングステン等を含むことができる。

次に、図１６に示すように、ライナ材料７４をヒューズ要素材料７３及び基板７１の上に堆積させる。ライナ材料７４は、金属（例えば、チタン、窒化チタン、タンタル、窒化タンタル、タングステン）又は誘電体（例えば、酸化シリコン、窒化シリコン、炭化シリコン、並びに、窒素及び／又は水素ドープ炭化シリコン）を含むことができる。実施形態において、ライナ材料７４は、プラズマ化学気相堆積（ＣＶＤ）法を用いて堆積させる。堆積中に、プラズマ出力、チャンバ圧力、チャンバ温度、及び前駆体流量を含むＣＶＤプロセス・パラメータを制御することによって、ライナ材料７４の内部に圧縮応力を付与する。例えば、比較的高いプラズマ出力は、一般に、窒化物ベース・ライナ内の圧縮応力を増加させる。実施においては、凡そ８００Ｗ乃至１５００Ｗのプラズマ出力を用いて、凡そ−１１ＧＰａ乃至−１３ＧＰａの程度の大きさの応力を窒化物ベース・ライナ内に付与する。

本発明の実施において、ライナ材料の第２の層（図示せず）を、ライナ材料７４の第１の層の上に堆積させることができる。第２の層もまたプラズマＣＶＤを用いて堆積させることができるが、異なるプロセス・パラメータ（例えば、プラズマ出力、圧力、温度、前駆体流量等）を用いてライナ材料の第２の層を堆積させることができる。

最後に、ライナ材料７４（及び、随意に含めたライナ材料の第２の層）をパターン付けして、図１７に示すようにヒューズ要素全体を覆うか、又は、図１８に示すようにその一部分（例えば、ネック部）のみを覆うようにすることができる。パターン付けは、例えば、フォトリソグラフィによるパターン付け及びエッチングのような任意の公知の方法で行うことができる。

実施形態により、ヒューズ要素を作成する上述のプロセス・ステップは、フロント・エンド工程（ＦＥＯＬ）、バック・エンド工程（ＢＥＯＬ）、又はファー・バック・エンド工程（ＦＢＥＯＬ）のプロセス内で実施することができる。例えば、ヒューズ要素をＦＥＯＬ段階中に上述のプロセス・ステップを用いて作成するときは、ヒューズ要素は、シリコン・ベースの材料で構成することができる。さらに、ヒューズ要素をＢＥＯＬ段階中に上述のプロセス・ステップを用いて作成するときは、ヒューズ要素は、銅ベースの材料（合金を含む）で構成することができる。またさらに、ヒューズ要素をＦＢＥＯＬ段階中に上述のプロセス・ステップを用いて作成するときには、ヒューズ要素は、アルミニウム・ベースの材料（合金を含む）で構成することができる。このように、ヒューズ要素の作成は、現行のプロセス・フローと適合する。

上述の半導体デバイスは、集積回路チップの設計の部分とすることができる。実施形態において、チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理的ハード・ドライブ、又はストレージ・アクセス・ネットワーク内のような仮想ハード・ドライブ等）にストアされる。設計者が、チップ又はチップ製造用のフォトリソグラフィ・マスクを製造しない場合は、設計者は、結果として得られた設計を物理的手段によって（例えば、設計をストアする記憶媒体のコピーを提供することによって）、或いは電子的に（例えば、インターネットを通じて）、製造事業体に直接又は間接的に伝達する。ストアされた設計は、次に、フォトリソグラフィ・マスク製造のための適切な形式（例えば、ＧＤＳＩＩ）に変換されるが、これは、通常、ウェハ上に形成される当該チップ設計の多数のコピーを含む。フォトリソグラフィ・マスクは、エッチング又は別の方法で処理するウェハ（及び／又はその上の層）の領域を画定するのに用いられる。

上述の方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、製造者により、ベア・ダイとして未加工ウェハの形態（即ち、多数の非パッケージ化チップを有する単一ウェハとして）で、又はパッケージ化の形態で、配布することができる。後者の場合には、チップは、単一チップ・パッケージ（マザーボードに接続されるリード線を有するプラスチック・キャリア、又は他のより高レベルのキャリア等）内、或いは、マルチチップ・パッケージ（表面相互接続又は埋め込み相互接続のいずれか或いは両方を有するセラミック・キャリア等）内にマウントされる。いずれの場合でも、チップは、次に、（ａ）マザーボードのような中間製品又は（ｂ）最終製品の部分として、他のチップ、別個の回路要素、及び／又は他の信号処理デバイスと統合される。最終製品は、玩具及び他の低性能用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品にまで及ぶ、集積回路チップを含む任意の製品とすることができる。

本発明は実施形態に関して説明したが、当業者であれば、本発明は、添付の特許請求の範囲の精神及び範囲内で変更を加えて実施することができることを認識するであろう。

本発明には、半導体構造体の製造において、より具体的には、ヒューズ要素のエレクトロマイグレーション耐性を低減する圧縮応力ライナを備えたヒューズを製造する分野において、産業上の利用可能性がある。この型のヒューズは、全ての型のＶＬＳＩ回路及びチップの設計において広く受け入れられる。

１０、２０、３０、４０：ヒューズ
１２、２２、３２、４２：ネック部
１４、２４、３４、４４：第１のコンタクト部分
１６、２６、３６、４６：第２のコンタクト部分
１７、２７、３７、４７、５２、５７：ヒューズ要素
１８、２８、３８、３９、４８、４９：ライナ要素
５０、５５、７０：デバイス
５１、５６、７１：基板
５３：引張キャップ
５４、５９：界面
５８：圧縮キャップ
７２：トレンチ構造部
７３：ヒューズ要素材料
７４：ライナ材料

Claims

ヒューズ要素（１２、１４、１６）と、
前記ヒューズ要素のエレクトロマイグレーション耐性を低減する圧縮応力材料と
を含むヒューズ（１０）。
前記ヒューズ要素は、
第１及び第２のコンタクト部分（１４、１６）と、
前記第１及び第２のコンタクト部分を接続し、前記第１及び第２のコンタクト部分（１４、１６）のそれぞれよりも小さな断面積を有するネック部（１２）と
を含む、請求項１に記載のヒューズ。
前記圧縮応力材料は、前記ネック部（１２）並びに前記第１及び第２のコンタクト部分（１４、１６）に直接接触する、請求項２に記載のヒューズ。
前記圧縮応力材料は前記ネック部に直接接触し、
前記第１及び第２のコンタクト部分は、前記圧縮応力材料と実質的に直接接触しない、請求項２に記載のヒューズ。
前記ヒューズ要素は、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、及びタングステンのうちの１つ（１７）を含む、請求項２に記載のヒューズ。
前記圧縮応力材料は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つ（１８）を含む、請求項２に記載のヒューズ。
前記圧縮応力材料は、５ｎｍ乃至１００ｎｍの範囲の厚さを有する、請求項６に記載のヒューズ。
前記圧縮応力ライナの上の第２の材料をさらに含む、請求項２に記載のヒューズ。
前記ヒューズ要素は、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、及びタングステンのうちの１つを含む、請求項８に記載のヒューズ。
前記圧縮応力材料は、チタン、窒化チタン、タンタル、窒化タンタル、及びタングステンのうちの１つを含み、
前記第２の材料は、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含む、
請求項８に記載のヒューズ。
前記圧縮応力材料は、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含み、
前記第２の材料は、チタン、窒化チタン、タンタル、窒化タンタル、及びタングステンのうちの１つを含む、
請求項８に記載のヒューズ。
基板と、
前記基板内に配置された第１のコンタクト部分、第２のコンタクト部分、及びネック部を有するヒューズ要素と、
前記ヒューズ要素に連結された圧縮応力ライナと
を含む半導体デバイス。
前記圧縮応力ライナは、前記ヒューズ要素のエレクトロマイグレーション耐性を低減する、請求項１２に記載の半導体デバイス。
前記ヒューズ要素は、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、及びタングステンのうちの１つを含む、請求項１３に記載の半導体デバイス。
前記圧縮応力ライナは、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含む、請求項１４に記載の半導体デバイス。
前記圧縮応力ライナの上の第２のライナをさらに含む、請求項１３に記載の半導体デバイス。
前記ヒューズ要素は、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、及びタングステンのうちの１つを含み、
前記圧縮応力ライナは、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含み、
前記第２のライナは、チタン、窒化チタン、タンタル、窒化タンタル、及びタングステンのうちの１つを含む、
請求項１６に記載の半導体デバイス。
前記ヒューズ要素は、シリコン、シリコン・金属シリサイド、銅、銅合金、アルミニウム、アルミニウム合金、及びタングステンのうちの１つを含み、
前記圧縮応力ライナは、チタン、窒化チタン、タンタル、窒化タンタル、及びタングステンのうちの１つを含み、
前記第２のライナは、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを含む、
請求項１６に記載の半導体デバイス。
基板を形成するステップと、
前記基板内にトレンチ構造部を形成するステップと、
前記トレンチ構造部内にヒューズ材料を堆積させるステップと、
前記ヒューズ材料の上に圧縮応力ライナ材料を堆積させるステップと、
前記圧縮応力ライナ材料をパターン付けするステップと
を含む、半導体デバイス用のヒューズを作成する方法。
前記トレンチ構造部を形成するステップは、前記基板から基板材料を除去して
第１及び第２のコンタクト部分と、
前記第１及び第２のコンタクト部分を接続し、前記第１及び第２のコンタクト部分のそれぞれよりも小さな断面積を有するネック部と
を有する形状にするステップを含む、請求項１９に記載の方法。
前記パターン付けするステップは、前記コンタクト部分の前記ヒューズ材料から前記圧縮応力ライナ材料を除去するステップを含む、請求項２０に記載の方法。
前記ヒューズ材料の上に前記圧縮応力ライナ材料を堆積させるステップは、前記ヒューズ材料のエレクトロマイグレーション耐性を低減する、請求項１９に記載の方法。
前記ヒューズ材料の上に前記圧縮応力ライナ材料を堆積させるステップは、
前記ヒューズ材料の上に誘電体ベース材料の層を堆積させるステップと、
前記誘電体ベース材料の上に金属ベース材料の層を堆積させるステップと
を含む、請求項１９に記載の方法。
前記ヒューズ材料の上に前記圧縮応力ライナ材料を堆積させるステップは、
前記ヒューズ材料の上に金属ベース材料の層を堆積させるステップと、
前記金属ベース材料の上に誘電体ベース材料の層を堆積させるステップと
を含む、請求項１９に記載の方法。
前記ヒューズ材料の上に前記圧縮応力ライナ材料を堆積させるステップは、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、酸化シリコン、窒化シリコン、炭化シリコン、窒素ドープ炭化シリコン、及び水素ドープ炭化シリコンのうちの１つを堆積させるステップを含む、請求項１９に記載の方法。
前記ヒューズ材料の上に前記圧縮応力ライナ材料を堆積させるステップは、プラズマ化学気相堆積を用いて行われる、請求項２５に記載の方法。
プラズマ出力、チャンバ圧力、チャンバ温度、及び前駆体流量のうちの少なくとも１つを調節することによって、前記圧縮応力ライナ材料の圧縮応力成分を調節するステップをさらに含む、請求項２６に記載の方法。
基板のトレンチ構造部内にヒューズ材料を堆積させるステップと、
前記ヒューズ材料の上にライナを堆積させるステップと、
前記ライナの堆積中に、前記ライナの圧縮応力成分を調節することによって、前記ヒューズ材料のエレクトロマイグレーション耐性を調節するステップと
を含む方法。
前記ライナの上の第２のライナを堆積させるステップをさらに含む、請求項２８に記載の方法。
前記ライナは金属又は誘電体を、前記第２のライナは誘電体又は金属を、それぞれ含む、請求項２９に記載の方法。
前記ライナを堆積させるステップは、プラズマ化学気相堆積を含む、請求項２８に記載の方法。
前記ライナの前記圧縮応力成分を調節するステップは、前記プラズマ化学気相堆積中に、プラズマ出力、チャンバ圧力、チャンバ温度、及び前駆体流量のうちの少なくとも１つを調節するステップを含む、請求項３１に記載の方法。
前記ライナは窒化物を含む、請求項２８に記載の方法。
前記ライナの前記圧縮応力成分を調節するステップは、前記プラズマ化学気相堆積中に前記プラズマ出力を調節することによって行われる、請求項３３に記載の方法。
メモリ・デバイスをプログラミングする方法であって、
前記メモリ・デバイスのヒューズ要素の一部分のエレクトロンマイグレーション耐性を、前記ヒューズ要素の部分に圧縮応力ライナを塗布することによって低減するステップと、
前記低減されたエレクトロマイグレーション耐性を有する前記ヒューズ要素の部分にプログラミング電流を印加することによって、前記ヒューズ要素内に電気的不連続を形成するステップと
を含む方法。