KR20160005001A - 손상 영역을 구비한 전자 퓨즈 - Google Patents

손상 영역을 구비한 전자 퓨즈 Download PDF

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그리셀다 보닐라
사무엘 에스. 최
로날드 지. 필리피
와이-킨 리
에르뎀 칼타리오구
납탈리 이. 루스티그
앤드류 에이치. 사이몬
핑-추안 왕
리주안 장
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Abstract

전자 퓨즈 구조체는, Mx 금속(208)을 포함하는 Mx 레벨(202), 및 Mx 레벨 위에 있으며, Mx+1 금속(228) 및 Mx 금속과 Mx+1 금속을 수직 방향으로 전기적으로 접속시키는 비아(242)를 포함하는 Mx+1 레벨(214)을 포함하며, Mx+1 금속이 두꺼운 부분과 얇은 부분을 포함하고, Mx 금속, Mx +1 금속 및 비아가 도전성 물질로 실질적으로 채워진다.

Description

손상 영역을 구비한 전자 퓨즈{ELECTRONIC FUSE HAVING A DAMAGED REGION}
본 출원은 2013년 2월 6일에 출원되고 발명의 명칭이 "손상 영역을 구비한 전자 퓨즈"인 미국 특허 출원 번호 제13/760,488호의 우선권 주장의 이익을 주장하며, 그 내용 전부를 원용에 의해 본 명세서 내에 포함한다.
본 발명은 주로 반도체, 특히 전자 퓨즈 상호접속 구조체에 관한 것이다.
퓨즈는 적당한 전류에 의해 끊어지는 구조체이다. 예를 들어, 전류는 퓨즈를 통해 제공되며 결국 퓨즈가 끊어져 개회로를 생성하게 만든다. 프로그래밍은 의도적으로 퓨즈를 끊어서 개회로를 생성하는 것을 말한다. 집적회로 메모리 장치에서, 퓨즈는 메모리칩들 내의 중복성(redundancy)을 활성화시키기 위해 그리고 기능들 및 코드들을 프로그래밍하기 위해 사용된다. 구체적으로, 디램(DRAM)과 에스램(SRAM)이 그러한 목적들을 위한 퓨즈들을 채택할 수 있다.
전자 퓨즈(e-퓨즈)가 또한 제조 공정에서 발생되는 임의 결함에 의해 초래되는 칩 수율의 저하를 방지하기 위해 사용될 수 있다. 또한, e-퓨즈는 표준화된 칩 디자인을 장래에 맞춤화(customization)할 수 있게 한다. 예를 들면, e-퓨즈는 최종 공정 전에 채택되도록 제조업자가 희망하는 여러 가지 전압 옵션들, 패키지 핀아웃 옵션들 또는 다른 옵션들을 제공할 수 있다. 이러한 맞춤 가능성은 하나의 기본 디자인을 쉽게 여러 가지의 각기 다른 최종 제품들에 사용할 수 있게 하고, 칩 수율을 증가시키는 데 도움이 된다.
어떤 e-퓨즈는 끊어져서 개회로를 생성하는 데 전자이주 현상(electromigration effects)을 이용한다. 예를 들면, 전자이주는 전도성 전자들(conducting electrons)과 확산성 금속 원자들(diffusing metal atoms) 간의 모멘텀 전달로 인해 도체 내에서 이온들이 점진적으로 움직임에 따라 발생되는 물질의 이동으로 정의될 수 있다. 전자이주 현상을 이용하는 e-퓨즈에서, 이온들의 점진적인 움직임에 의해 발생되는 이러한 물질 이동에 의해서 e-퓨즈가 끊어져 개회로를 생성하게 만드는 보이드(void)들이 만들어질 수 있다.
그러나, 일반적인 e-퓨즈에서, 전자이주는 예측할 수 없는 보이드들을 발생시키고, 이에 따라 잠재적으로 원하지 않는 위치에 개회로를 생성할 수 있다. 또한, 일반적인 e-퓨즈 프로그래밍은 높은 프로그래밍 전류와 긴 프로그래밍 시간을 요구한다. 이러한 프로그래밍 전류와 시간은 프로그래밍 중에, e-퓨즈에 인접한 다른 회로들에 부정적인 영향을 미칠 수 있는, 예측할 수 없는 보이드가 형성되게 할 수 있다. 따라서 되도록 낮은 프로그래밍 전류와 되도록 짧은 프로그래밍 시간으로 e-퓨즈를 프로그래밍하는 것이 바람직할 수 있다. 또한, 예측될 수 있고 반복될 수 있는 보이드 형성이 역시 바람직하다.
따라서 본 발명이 속하는 기술 분야에서 위에서 설명한 결점들과 한계들을 극복할 필요성이 존재한다.
본 발명의 실시예에 따르면, 전자 퓨즈 구조체가 제공된다. 전자 퓨즈 구조체는 Mx 금속(208)을 포함하는 Mx 레벨, 및 Mx 레벨 위에 있으며 Mx+1 금속(228) 및 Mx 금속과 Mx+1 금속을 수직 방향으로 전기적으로 접속시키는 비아(242)를 포함하는 Mx+1 레벨을 포함하며, Mx+1 금속이 두꺼운 부분과 얇은 부분을 포함하고, Mx 금속, Mx+1 금속 및 비아가 도전성 물질로 실질적으로 채워진다.
다른 예시적인 실시예에 따르면, 전자 퓨즈 형성 방법이 제공된다. 전자 퓨즈 형성 방법은 Mx 레벨 위에 제1 Mx+1 유전체를 형성하는 단계, 퓨즈 영역 위에 중간 유전체를 형성하는 단계, 제1 Mx+1 유전체와 중간 유전체 위에, 제1 Mx+1 유전체와 함께 제1 Mx+1 레벨을 형성하는 제2 Mx+1 유전체를 형성하는 단계를 포함한다. 방법은 퓨즈 영역 위의 제1 Mx+1 레벨 내에 프렌치를 형성하는 단계로서, 중간 유전체가 트렌치를 형성하는 데 사용되는 식각 기법에 저항성이 있어 트렌치가 두꺼운 부분과 얇은 부분을 가지게 되는 단계, 트렌치 내에 트렌치의 바닥에서부터 Mx 레벨 내에 위치된 Mx 금속의 상면까지 연장하는 비아 오프닝(via opening)을 형성하는 단계, 및 중간 유전체를 제거하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 전자 퓨즈 구조체가 제공된다. 전자 퓨즈 구조체는 제1 Mx+1 금속, 제2 Mx+1 금속, 제1 Mx+1 금속과 접촉되고, 목부를 포함하는 제3 Mx+1 금속, 및 제4 Mx+1 금속을 포함하며, 제2 Mx+1 금속이 제3 Mx+1 금속의 일측에 인접해 있고, 제4 Mx+1 금속은 제3 Mx+1 금속의 반대측에 인접해 있다.
예로서 제시되고 본 발명을 기재된 예에만 한정하고자 하는 것이 아닌 하기의 상세한 설명은 첨부된 도면들을 함께 참조하여 읽으면 가장 잘 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 비아에 의해 접속된 두 개의 상호접속 레벨들을 도시한 단면도이다.
도 1a는 도 1의 A 부분을 도시한 단면도이다.
도 2 내지 도 8은 예시적인 실시예에 따른 e-퓨즈 형성 방법의 단계들을 도시한다.
도 2는 예시적인 실시예에 따른 제1 Mx 금속, 제2 Mx 금속 및 Mx 캡 유전체를 구비한 Mx 레벨을 도시한다.
도 3은 예시적인 실시예에 따른 제1 Mx+1 유전체 및 중간 유전체의 형성을 도시한다.
도 4는 예시적인 실시예에 따른 중간 유전체의 일부분의 제거를 도시한다.
도 5는 예시적인 실시예에 따른 제2 Mx+1 유전체의 형성을 도시한다.
도 6은 예시적인 실시예에 따른 퓨즈 트렌치와 비-퓨즈 트렌치의 형성을 도시한다.
도 6a는 도 6의 B 부분을 도시한 단면도이다.
도 7은 예시적인 실시예에 따른 제1 비아 오프닝 및 제2 비아 오프닝의 형성을 도시한다.
도 7a는 도 7의 C 부분을 도시한 단면도이다.
도 8은 예시적인 실시예에 따른 최종 e-퓨즈 구조체를 도시한다.
도 8a는 도 8의 D 부분을 도시한 단면도이다.
도 9는 예시적인 실시예에 따른 프로그래밍 후의 최종 e-퓨즈 구조체를 도시한다.
도 10은 다른 예시적인 실시예에 따른 최종 e-퓨즈 구조체를 도시한다.
도 10a는 도 10의 E 부분을 도시한 단면도이다.
도 11은 다른 예시적인 실시예에 따른 최종 e-퓨즈 구조체를 도시한다.
도 11a는 도 11의 F 부분을 도시한 단면도이다.
도 12 내지 도 18은 예시적인 실시예에 따른 e-퓨즈 형성 방법의 단계들을 도시한다.
도 12는 예시적인 실시예에 따른 Mx 금속 및 Mx 캡 유전체를 구비한 Mx 레벨을 도시한다.
도 13은 예시적인 실시예에 따른 디자인 레이아웃을 도시한다.
도 14는 예시적인 실시예에 따른 디자인 레이아웃을 패터닝한 후의 Mx+1 유전체를 도시한다.
도 15는 도 14의 A-A 부분을 도시한 단면도이다.
도 16은 도 14의 B-B 부분을 도시한 단면도이다.
도 17은 예시적인 실시예에 따른 비아 오프닝의 형성을 도시한다.
도 17a는 도 17의 G 부분을 도시한 단면도이다.
도 18은 다른 예시적인 실시예에 따른 최종 e-퓨즈 구조체를 도시한다.
도 18a는 도 18의 H 부분을 도시한 단면도이다.
도 19는 다른 예시적인 실시예에 따른 프로그래밍 후의 최종 e-퓨즈 구조체를 도시한다.
도 20은 다른 예시적인 실시예에 따른 최종 e-퓨즈 구조체를 도시한다.
도면들에서 축적을 반드시 맞추지는 않았다. 도면들은 단지 개략적으로만 표현되었을 뿐, 본 발명의 특정 파라미터들을 나타내도록 의도된 것은 아니다. 도면들은 단지 본 발명의 전형적인 실시예들을 도시하도록 의도된 것이다. 도면들에서, 비슷한 도면 부호들은 비슷한 요소들을 나타낸다.
청구된 구조체들과 방법들의 상세한 실시예들이 여기 개시된다. 그러나, 개시된 실시예들이 단지 여러 가지 형태로 실시될 수 있는 청구된 구조체들과 방법들의 예시일 뿐이라는 것을 이해할 수 있을 것이다. 그러나, 본 발명은 많은 각기 다른 형태들로 실시될 수 있고, 본 항목에 기재된 예시적인 실시예로 한정되는 것으로 이해되어서는 안 된다. 오히려, 이 예시적인 실시예들은 본 개시 내용이 완성되고 완전한 것이며 본 발명의 범위를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 완전하게 전달하도록 제공된다. 상세한 설명에서, 공지된 특징부(feature)들과 기법들의 구체적인 내용은 제시된 실시예들을 쓸데없이 이해하기 어렵게 하지 않도록 생략될 수 있다.
본 발명은 주로 e-퓨즈 구조체에 관한 것이고, 특히 결함 영역을 구비한 e-퓨즈 구조체에 관한 것이다. e-퓨즈 구조체는 비아와 Mx+1 금속의 얇은 부분 간의 교차부(intersection) 근처에 결함 영역을 포함할 수 있다. 어떤 경우에는, e-퓨즈 구조체가 하나 이상의 결함 영역을 포함할 수 있다. 결함 영역들은, 어떤 경우에, 도전성 물질에 위치된 불량한 선형 커버리지(coverage)와 작은 보이드들에 의해 규정될 수 있다.
유리하게는, e-퓨즈 구조체의 형성(formation)은 후공정(BEOL: back-end-of-line)에서 실시될 수 있고, 현행의 공정 흐름과 호환된다. BEOL은 FEOL과, 반도체 장치들, 예를 들어 트랜지스터들이 FEOL에서 제조될 수 있고 반면에 이 반도체 장치들에 대한 또는 반도체 장치들 간의 접속부들이 BEOL에서 형성될 수 있다는 점에서 구별될 수 있다. 따라서 본 발명은 e-퓨즈가 일반적인 상호접속부 공정 흐름 중에 제조될 수 있게 하고 이에 따라 일반적으로는 별도의 공정 흐름들에서 제조되는 e-퓨즈를 제조하기 위한 공정 비용을 절감할 수 있는 장점이 있다.
더 구체적으로는 다층 전자 컴포넌트들은 비아들, 패드들, 패드들을 비아들에 접속시키는 스트랩들 및 배선(wiring)의 형태로 된 금속화물(metallization)을 각각의 층에 구비한 다층의 유전 물질을 포함한다. 비아들 또는 유전 물질 내의 다른 오프닝들은 한 층에서 다른 층까지 연장한다. 이 오프닝들은 도전성 물질로 채워져 한 층의 금속화물을 다른 층의 금속화물과 전기적으로 접속시키고, 현재 산업에서 사용되는 고밀도 전자 컴포넌트 장치들을 제공한다. 각각의 유전체층의 금속화물은 전기도금, 무전해 도금, 화학적 기상 증착, 물리적 기상 증착 또는 이 방법들의 조합과 같은 채움 기법을 이용하여 형성될 수 있다. 금속화물과 유전체층은 예를 들면 질화물일 수 있는 캡 유전체로 덮일 수 있다. 본 실시예의 경우, 퓨즈 라인을 위에서 설명한 것 같은 유전체층의 금속화물이라 할 수 있다.
예를 들면, 도 1은 일반적인 상호접속 구조체를 구비한 구조체(100)를 도시한다. 상호접속 구조체는 Mx 레벨(102)과 Mx+1 레벨(112)을 포함할 수 있다. Mx 레벨(102)은 Mx 유전체(104)와 Mx 금속(106)을 포함할 수 있다. Mx+1 레벨(112)은 Mx+1 유전체(114)와 Mx+1 금속(116)을 포함할 수 있다. Mx 캡 유전체(110)가 Mx 유전체(104)와 Mx+1 유전체(114) 사이에 위치되어 Mx 금속(106)과 Mx+1 금속(116)을 절연시킬 수 있다. 또한, Mx 금속(106)과 Mx+1 금속(116)은 각각, 임의의 도전성 물질을 Mx 유전체(104)와 Mx+1 유전체(114)로부터 각각 분리시키는 Mx 라이너(108)와 Mx+1 라이너(118)를 구비할 수 있다. Mx+1 캡 유전체(120)가 Mx+1 유전체(114) 위에 위치되어 Mx+1 레벨(112)을 후속해서 그 위에 형성될 수 있는 추가의 상호접속 레벨들(미도시)로부터 절연시킬 수 있다. 또한, 비아(122)가 Mx 금속(106)과 Mx+1 금속(116) 사이에서 수직으로 연장하여 도전성 링크를 형성할 수 있다.
이제 도 1a를 참조하면, 도 1의 A 부분을 도시한 단면도가 도시되어 있다. 챔퍼부(chamfer feature)(124)는 본 상호접속 구조체를 제조하는 데 사용되는 일반적인 공정 기법의 특징일 수 있다. 챔퍼부(124)는 도면에 도시된 것처럼 비아(122)와 Mx+1 금속(116)의 교차부에 위치될 수 있다. 의도적인 디자인에 의해, 챔퍼부(124)는 Mx+1 라이너(118)가 비아(122)와 Mx+1 금속(116)을 도전성 상호접속 물질로 채우기 전에 이들의 내면들을 균일하게 덮게 할 수 있다. 충분한 라이너 커버리지는 결함이 없는 구조체, 예를 들어 도전성 물질 내에 보이드가 없는 구조체를 얻는 데에 필수적일 수 있다. 도전성 상호접속 물질 내의 결함은 구조체의 성능과 신뢰성에 부정적인 영향을 미칠 수 있다. 따라서, 챔퍼부(124)는 제조 중에 형성되는 잠재적인 결함들을 감소시키거나 제거하는 작용을 하는 것에 의해 상호접속 성능과 신뢰성을 향상시킬 수 있는 장점이 있다.
이에 비해, 본 실시예의 e-퓨즈 구조체는 대안적으로, 도 1을 참조하여 위에서 설명한 챔퍼부에 의해 관찰되는 장점들을 반대로 하거나 혹은 제거할 수 있다. e-퓨즈 구조체는 적당한 전류를 인가하는 것에 따라 프로그래밍되도록 디자인될 수 있다. 적당한 전류는 e-퓨즈 디자인에 따라 정해지고 약 10mA 내지 약 25mA일 수 있고, 그 범위 내에 분포된다. 대안적으로, 프로그래밍은 임계 전류 밀도에서 일어날 수 있다. 예를 들면, e-퓨즈를 프로그래밍하기 위해서는 100A/μm3의 일반적인 전류 밀도가 요구된다. 또한, 회로는 e-퓨즈 저항이 e-퓨즈의 예비 프로그래밍된 초기 저항 이상의 크기(order of magnitude) 보다 증가하면 프로그래밍되고 개방되는 것으로 간주된다. 어떤 경우, e-퓨즈 구조체를 프로그래밍하는 것은 높은 프로그래밍 전류와 긴 프로그래밍 시간을 요구하는데, 둘 다 성능과 신뢰성에 부정적인 영향을 미친다.
이상적으로는, e-퓨즈를 프로그래밍할 때에는 프로그래밍 전류가 낮고 프로그래밍 시간이 짧은 것이 바람직하다. 프로그래밍 전류를 낮게 하고 프로그래밍 시간을 짧게 할 수 있는 한 가지 방법은 전자이주를 개선시킬 수 있고 이에 의해 낮은 전류에서의 더욱 신속한 e-퓨즈 프로그래밍을 촉진시킬 수 있는 결함 영역을 도입하는 것을 포함한다. 결함 영역을 도입하는 것에 의해 e-퓨즈 프로그래밍을 개선하는 일 실시예를 첨부된 도 2 내지 도 8을 참조하여 하기에서 상세하게 설명한다. 본 실시예에서, 퓨즈 영역에 위치되는 중간 유전체가 거의 직교하는 기하학적 형상(geometry)을 형성하고 이에 의해 결함 영역이 형성되게 하는 데에 사용될 수 있다.
이제 도 2를 참조하면, 구조체(200)가 도시되어 있다. 구조체(200)는 Mx 레벨(202)을 포함할 수 있다. Mx 레벨(202)은 Mx 유전체(204), 제1 Mx 금속(206), 제2 Mx 금속(208) 및 Mx 캡 유전체(212)를 포함할 수 있다. Mx 레벨(202)은 구조체(200) 내의 임의의 상호접속 레벨일 수 있다. Mx 유전체(204)는 임의의 적당한 유전 물질, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(Si3N4), 수소화 실리콘 카본 옥사이드(SiCOH), 실리콘계 저-k 유전체 또는 다공성 유전체를 포함할 수 있다. 예를 들어 원자층 증착(ALD), 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD), 스핀 온 증착(SOD) 또는 물리적 기상 증착(PVD)과 같은 공지된 적당한 증착 기법들이 Mx 유전체(204)를 형성하는 데 사용될 수 있다. Mx 유전체(204)는, 비록 두께가 100nm 미만이거나 혹은 150nm를 초과할 수도 있지만, 일반적으로는 두께가 약 100nm 내지 약 150nm일 수 있고, 그 범위 내에 분포된다. 단일의 상호접속 레벨만이 도시되어 있지만, 구조체(200)가 Mx 레벨(202)의 위와 아래에 다수의 상호접속 레벨들을 포함할 수 있다는 점에 유의해야 한다. 또한, 도2의 좌측은 구조체(200)의 비-퓨즈 영역을 나타내고, 도 2의 우측이 구조체(200)의 퓨즈 영역을 나타낸다는 점도 유의해야 한다.
제1 Mx 금속(206)과 제2 Mx 금속(208)은 일반적인 리소그래피 기법에 따라 Mx 유전체(204) 내에 형성될 수 있다. 제1 Mx 금속(206)은 일반적인 반도체 회로에서 볼 수 있는 일반적인 라인 또는 와이어로 이루어질 수 있고, 제2 Mx 금속(208)은 e-퓨즈용 베이스 구조물을 형성할 일반적인 라인 또는 와이어로 이루어질 수 있다. 제1 Mx 금속(206)과 제2 Mx 금속(208)은 구조가 실질적으로 유사할 수 있고, 예를 들어 도전성 상호접속 물질이 Mx 유전체(204) 내에 형성된 트렌치 내에 증착될 수 있는 일반적인 단일 또는 이중 다마신 기법을 이용하여 제조될 수 있다.
일 실시예에서, 제1 Mx 금속(206)과 제2 Mx 금속(208)은 여러 가지 배리어 라이너(barrier liner)들, 예를 들어 Mx 라이너(210)를 포함할 수 있다. Mx 라이너(210)는 예를 들어 탄탈룸 나이트라이드(TaN)를 포함할 수 있고, 후속해서 탄탈룸(Ta)을 포함하는 추가 층을 포함할 수 있다. 다른 배리어 라이너는 코발트(Co) 또는 루테늄(Ru)을 단독으로 또는 임의의 적당한 다른 라이너와 조합하여 포함할 수 있다. 도전성 상호접속 물질은 예를 들어 구리(Cu), 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 도전성 상호접속 물질은 전기도금, 무전해 도금, 화학적 기상 증착, 물리적 기상 증착 또는 이 방법들의 조합과 같은 채움 기법을 이용하여 형성될 수 있다. 대안적으로 도전성 상호접속 물질은 예를 들어 망간(Mn), 마그네슘(Mg), 구리(Cu), 알루미늄(Al) 또는 기타 공지의 도펀트(dopant)와 같은 도펀트를 포함할 수 있다. 트렌치를 채우기 전에, 시드층(미도시)이 임의의 적당한 증착 기법, 예를 들어 화학적 기상 증착 또는 물리적 기상 증착을 이용하여 선택적으로 증착될 수 있다. 또한 시드층은 도전성 상호접속 물질과 유사한 도펀트를 포함할 수 있다.
계속해서 도 2를 참조하면, Mx 캡 유전체(212)는 구조체(200) 위에 증착될 수 있다. Mx 캡 유전체(212)는 Mx 레벨(202)을 후속해서 Mx 레벨(202) 위에 형성될 수 있는 추가 상호접속 레벨들(미도시)과 전기적으로 절연시킨다. Mx 캡 유전체(212)는 일반적인 증착 기법들, 예를 들어 화학적 기상 증착을 이용하여 증착될 수 있다. Mx 캡 유전체(212)는 예를 들어 실리콘 나이트라이드(Si3N4), 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 수소화 실리콘 카바이드(SiCH) 또는 기타 공지된 캡핑 물질을 포함할 수 있다. Mx 캡 유전체(212)는 비록 두께가 20nm 미만이거나 혹은 60nm를 초과할 수도 있지만, 일반적으로는 두께가 약 20nm 내지 약 60nm일 수 있고, 그 범위 내에 분포된다.
도 3을 참조하면, Mx+1 레벨(214)이 Mx 레벨(202) 위에 형성될 수 있다. 이 단계에서, Mx+1 레벨(214)은 제1 Mx+1 유전체(216)와 중간 유전체(218)를 포함할 수 있다. Mx 레벨(202)과 마찬가지로, Mx+1 레벨(214)은 구조체(200) 내의 임의의 상호접속 레벨일 수 있다. 제1 Mx+1 유전체(216)는 위에서 설명한 Mx 유전체(204)와 유사한 물질을 포함할 수 있고, 유사한 공정에 의해 형성될 수 있다. 그러나, 제1 Mx+1 유전체(216)는 그 두께(H1)가 Mx 유전체(204)의 두께보다 작을 수 있다. 예를 들어, 제1 Mx+1 유전체(216)는 그 두께(H1)가, 비록 두께가 75nm 미만이거나 혹은 100nm를 초과할 수도 있지만, 약 75nm 내지 약 100nm일 수 있고, 그 범위 내에 분포된다. 중간 유전체(218)는 위에서 설명한 Mx 캡 유전체(212)와 유사한 물질을 포함할 수 있고, 유사한 공정에 의해 형성될 수 있다. 중간 유전체(218)는 그 두께가 Mx 캡 유전체(212)의 두께와 동일하거나 혹은 그보다 작다.
도 4를 참조하면, 중간 유전체(218)의 일부가 공지된 일반적인 리소그래피 및 마스킹 기법들에 의해 제거될 수 있다. 예를 들어, 하드마스크가 도포되고 불필요한 부분을 제거하도록 적당한 식각 기법이 사용될 수 있다. 일 실시예에서, 중간 유전체(218)(도 4)는 실리콘 나이트라이드(SiN)를 포함할 수 있고, 중간 유전체(218)의 일부를 제거하도록 불소(fluorine) 및 산소계 식각제(etchant)를 이용한 건식 식각 기법이 사용될 수 있다. 잔류 중간 유전체(220)는 도시된 것처럼 구조체(200)의 퓨즈 영역에 위치될 수 있다. 구조체(200)의 퓨즈 영역 내에서의 잔류 중간 유전체(220)의 구체적인 위치가 후속해서 형성되는 특징부의 위치를 결정한다.
이제 도 5를 참조하면, 제2 Mx+1 유전체(222)가 제1 Mx+1 유전체(216)와 잔류 중간 유전체(220)의 상측에 형성된다. 제2 Mx+1 유전체(222) 역시 Mx+1 레벨(214)에 포함될 수 있다. 제2 Mx+1 유전체(222)는 위에서 설명한 Mx 유전체(204)와 유사한 물질을 포함할 수 있고, 유사한 공정에 의해 형성될 수 있다. 제1 Mx+1 유전체(216)와 마찬가지로, 제2 Mx+1 유전체(222)는 그 두께(H2)가 Mx 유전체(204)의 두께보다 작을 수 있다. 예를 들어, 제2 Mx+1 유전체(222)는 그 두께(H2)가, 비록 두께가 25nm 미만이거나 혹은 50nm를 초과할 수도 있지만, 약 25nm 내지 약 50nm일 수 있고, 그 범위 내에 분포된다. 제1 Mx+1 유전체(216)와 제2 Mx+1 유전체(222) 둘 다의 총 두께(H3)는 Mx 유전체(204)의 두께와 실질적으로 동일할 수 있다.
도 6을 참조하면, 비-퓨즈 프렌치(224)와 퓨즈 트렌치(226)가 구조체(200)의 비-퓨즈 영역 및 퓨즈 영역에 각각 형성될 수 있다. 비-퓨즈 트렌치(224)와 퓨즈 트렌치(226)는 둘 다 본 발명의 기술 분야에서 공지된 임의의 적당한 마스킹 및 식각 기법을 이용하여 형성될 수 있다. 일 실시예에서, 고선택성 화학 조성물(highly selective chemistry)을 갖는 특정한 식각 기법은 제1 Mx+1 유전체(216)와 제2 Mx+1 유전체(222)를 식각하도록 선택될 수 있다. 예를 들어, 불소계 식각제를 이용하는 건식 식각 기법이 사용될 수 있다. 일 실시예에서, 예를 들어, C4F8과 같은 매우 고선택성인 식각제 조성물이 비-퓨즈 트렌치(224)와 퓨즈 트렌치(226)를 형성하는 데 사용될 수 있다.
식각 기법의 선택성이란 동일한 식각 기법에 대한 두 물질의 식각률들 간의 차이를 말한다. 예를 들어, 본 실시예의 C4F8 식각제는 제1 Mx+1 유전체(216)와 제2 Mx+1 유전체(222)의 식각률이 잔류 중간 유전체(220)의 식각률보다 클 수 있다. 따라서, 식각률의 차이로 인해, 제1 Mx+1 유전체(216)와 제2 Mx+1 유전체(222)가 잔류 중간 유전체(220)보다 훨씬 더 빨리 식각될 수 있고, 이에 따라 퓨즈 트렌치(226)가, 도 6에 도시된 것처럼, 다수의 깊이들을 가지게 된다.
비-퓨즈 트렌치(224)는 단일의, 거의 균일한 깊이(D1)를 가질 수 있고, 퓨즈 트렌치(226)는 적어도 두 개의 각기 다른 깊이들(D2, D3)을 가질 수 있다. 일 실시예에서, 비-퓨즈 트렌치(224)의 깊이(D1)는 퓨즈 트렌치(226)의 깊이(D2)와 실질적으로 동일할 수 있다. 또한, 일 실시예에서, 퓨즈 트렌치(226)의 깊이들 중 깊이(D2)는 깊이(D3) 보다 깊을 수 있다. 따라서 깊이(D3)를 갖는 퓨즈 트렌치(226)의 부분을 얇은 부분이라 할 수 있다. 바람직한 실시예에서, 깊이(D3)는 깊이(D2)의 대략 절반일 수 있다. 일 실시예에서, 깊이(D1)와 깊이(D2)는 약 50nm 내지 약 100nm일 수 있고, 깊이(D3)는 약 25nm 내지 50nm일 수 있다.
퓨즈 트렌치(226)의 두 개의 각기 다른 깊이들은 잔류 중간 유전체(220)의 존재로 인해 발생될 수 있다. 식각 조성물의 선택성 때문에, 잔류 중간 유전체(220)는 식각 정지부로서 효과적으로 작용하고, 퓨즈 트렌치(226)의 일 부분의 식각을 방지한다. 일 실시예에서, 퓨즈 트렌치는 잔류 중간 절연체(220)보다 넓을 수 있고, 이에 따라 잔류 중간 절연체(220)의 양측에 있는 부분이 도면에 도시된 것처럼 중간 부분, 즉 얇은 부분보다 깊을 수 있다.
이제 도 6a를 참조하면, 도 6의 B 부분을 도시한 단면도가 도시되어 있다. 퓨즈 트렌치(226)의 형성 중에 언더컷부(228)가 만들어질 수 있다. 잔류 중간 유전체(220)의 존재는 제1 Mx+1 유전체(216)에 거의 직교하는 기하학적 형상을 생성할 수 있고, 언더컷부(228)의 형성을 유도할 수 있다. 언더컷부(228)는 트렌치(226)를 형성하는 데 사용되는 식각 기법에 의해 형성될 수 있다. 언더컷부(228)는 도 1에 도시된 챔퍼부(124)와 대조적이다. 도 1의 챔퍼부(124)와 같은 챔퍼부는 잔류 중간 유전체(220)가 없는 상태에서 만들어질 수 있다. 잔류 중간 유전체(220) 때문에, 언더컷부(228)가 도 1에 도시된 챔퍼부(124) 대신 형성될 수 있다.
이제 도 7을 참조하면, 제1 비아 오프닝(230)과 제2 비아 오프닝(232)이 제1 Mx+1 유전체(216) 내에 형성될 수 있다. 제1 비아 오프닝(230)은 구조체(200)의 비-퓨즈 영역에 있는 비-퓨즈 트렌치(224)(도 6)의 바닥에 형성될 수 있다. 제2 비아 오프닝(232)은 구조체(200)의 퓨즈 영역에 있는 퓨즈 트렌치(226)(도 6)의 바닥에 형성될 수 있다. 제1 비아 오프닝(230)과 제2 비아 오프닝(232) 둘 다 본 발명의 기술 분야에서 공지된 임의의 적당한 마스킹 및 식각 기법을 이용하여 형성될 수 있고, 하나 이상의 식각 단계들을 포함할 수 있다. 우선, 일 실시예에서, 고선택성 화학 조성물을 갖는 특정한 식각 기법이 제1 Mx+1 유전체(216) 내에 제1 비아 오프닝(230)과 제2 비아 오프닝(232)을 식각하도록 선택될 수 있다. 예를 들어 불소계 식각제를 이용한 건식 식각 기법이 사용될 수 있다. 일 실시예에서는, 예를 들어 C4F8과 같은 매우 고선택성의 식각제 조성물이 제1 Mx+1 유전체(216) 내에 제1 비아 오프닝(230)과 제2 비아 오프닝(232) 둘 다를 식각하는 데에 사용될 수 있다. 그러나, 잔류 중간 유전체(220)와 비아 오프닝들의 바닥에 위치된 Mx 캡 유전체의 부분은 선택된 식각 기법의 선택성 때문에 잔류할 수 있다. 식각 기법의 선택성은 도 6에 도시된 비-퓨즈 트렌치(224)와 퓨즈 트렌치(226)의 형성을 참조하여 앞에서 설명한 선택성과 유사할 수 있다.
다음으로, 일 실시예에서, 제1 비아 오프닝(230)과 제2 비아 오프닝(232)의 식각을 완료하고 비아 오프닝들(230, 232)의 바닥에 있는 Mx 캡 유전체(212)의 부분을 추가로 제거하도록 선택성이 낮은 특정한 식각 기법이 선택될 수 있다. 잔류 중간 유전체(220) 역시 이 제2 식각 단계에서 제거될 수 있다. 일 실시예에서, 불소계 식각제, 예를 들어 산소와 혼합된 CHF3 식각제를 이용한 건식 식각 기법이 비아 오프닝들(230, 232)의 식각을 완료하고 잔류 중간 유전체(220)를 제거하는 데 사용될 수 있다. 제2 식각 단계는 언더컷부(228)가, 도 7a에 도시된 C 부분의 단면도에 도시된 것처럼, 성장하여 더 커지게 할 수 있다. 바람직하게는, 제1 비아 오프닝(230)은 비-퓨즈 트렌치(224)로부터 제1 Mx 금속(206)까지 연장할 수 있고, 유사하게, 제2 비아 오프닝(232)은 퓨즈 트렌치(226)로부터 제2 Mx 금속(208)까지 연장할 수 있다.
일 실시예에서, 중간 유전체(220)와 이에 상응하는 식각 기법의 선택성은 비아 형성을 부분적으로 방해하여, 구조체(200)의 퓨즈 영역에 형성되는 비아 오프닝의 크기가 작을 수 있다. 이러한 경우, 퓨즈 영역의 위치에 형성되는 비아는 구조체(200)의 비-퓨즈 영역에 형성되는 비아 크기의 약 30% 내지 약 80%일 수 있다. 작은 비아는 요구되는 프로그래밍 전류를 효과적으로 낮출 수 있다.
이제 도 8을 참조하면, 비-퓨즈 트렌치(224)(도 6), 퓨즈 트렌치(226)(도 6), 제1 비아 오프닝(230)(도 7) 및 제2 비아 오프닝(232)(도 7)이 도전성 상호접속 물질로 채워져 제1 Mx+1 금속(236), 제2 Mx+1 금속(238), 제1 비아(240) 및 제2 비아(242)를 형성한다. 제1 Mx+1 금속(236), 제2 Mx+1 금속(238), 제1 비아(240) 및 제2 비아(242)를 형성하는 데 사용되는 도전성 상호접속 물질은 도 2를 참조하여 위에서 설명한 물질과 실질적으로 동일할 수 있다. 일 실시예에서, 제1 Mx+1 금속(236), 제2 Mx+1 금속(238), 제1 비아(240) 및 제2 비아(242)는 여러 배리어 라이너들, 예를 들어 Mx+1 라이너(234)를 포함할 수 있다. Mx+1 라이너(234)는 도 2를 참조하여 위에서 설명한 Mx 라이너(210)와 실질적으로 유사할 수 있다. 또한 트렌치들과 비아들을 도전성 상호접속 물질로 채우기 전에, 위에서 설명한 것처럼, 시드층(미도시)이 선택적으로 증착될 수 있다. 비-퓨즈 트렌치(224)(도 6), 퓨즈 트렌치(226)(도 6), 제1 비아 오프닝(230)(도 7) 및 제2 비아 오프닝(232)(도 7)을 도전성 상호접속 물질로 채운 후에, Mx+1 캡 유전체(244)가 구조체(200)의 상면에 증착될 수 있다. Mx+1 캡 유전체(244)를 증착하기 전에 과다한 도전성 상호접속 물질을 완전하게 제거할 수 있도록 화학적 기계 연마(CMP: chemical mechanical polishing)가 적용될 수 있다. Mx+1 캡 유전체(244)는 도 2를 참조하여 위에서 설명한 Mx 캡 유전체(212)와 실질적으로 유사할 수 있다.
비아들은 일반적으로 두 개의 상호접속 레벨들의 금속화물 간의 전기 접속을 형성하는 데 사용될 수 있다. 제1 비아(240)는 수직으로 연장하여 제1 Mx 금속(206)과 제1 Mx+1 금속(236) 간의 도전성 링크를 형성할 수 있다. 제2 비아(242)는 수직으로 연장하여 제2 Mx 금속(208)과 제2 Mx+1 금속(238) 간의 도전성 링크를 형성할 수 있다. 제1 비아(240)와 제2 비아(242)는 종횡비가 약 4:1 이상일 수 있고, 직경 또는 폭이, 비록 비아 직경이 10nm 미만이거나 혹은 50nm를 초과할 수도 있지만, 약 10nm 내지 약 50nm일 수 있고, 그 범위 내에 분포된다.
언더컷부(228)의 존재로 인해 도 8a의 D 부분을 도시한 단면도에 도시된 것 같은 손상 영역(246)이 생성될 수 있다. 손상 영역(246)은 언더컷부(228)를 포함할 수 있다. 일 실시예에서, 손상 영역(246)은 언더컷부(228) 근처에 불량 라이너 커버리지와 불량 시드층 커버리지를 포함할 수 있다. 불량 라이너 커버리지와 불량 시드층 커버리지는 언더컷부(228)의 특유의 기하학적 형상에 의해 발생될 수 있다. 불량 라이너 커버리지와 불량 시드층 커버리지는 두께가 불균일할 수 있고, 커버리지가 불완전할 수 있거나 혹은 라이너 또는 시드층에 작은 보이드들이 있을 수도 있다. 구체적으로 시드층의 작은 보이드들은 높은 전류 밀도 및 고온과 같은 적절한 전류 흐름 및 기타 요인들 하에서 증가될 수 있는 전자이주를 가능하게 할 수 있다.
도 8과 도 8a를 계속 참조하면, 최종 e-퓨즈 구조체가 도시되어 있다. 도 8의 좌측은 비-퓨즈 구조체를 나타내고, 도 8의 우측은 e-퓨즈 구조체를 나타낸다. 따라서 제2 Mx 금속(208), 제2 비아(242) 및 제2 Mx+1 금속(238)이 함께 e-퓨즈 구조체를 형성할 수 있다.
이제 도 9를 참조하면, 프로그래밍 이후의 최종 e-퓨즈 구조체가 도시되어 있다. 제2 Mx+1 금속(238)의 얇은 영역은 더 높은 저항을 초래하여 금속의 국부적인 가열을 일으킬 수 있다. 시드층에 작은 보이드들을 포함하는 손상 영역(246)(도 8a)은 추가적인 전자이주를 가능하게 하고, 이에 따라 결국 더 큰 보이드(248)가 형성될 수 있다. 큰 보이드(248)는 도전성 상호접속 물질이 전류 방향으로 이동함에 따라 손상 영역(246)(도 8a)으로부터 성장할 수 있다. 이러한 구성은, 낮은 프로그래밍 전류와 짧은 프로그래밍 시간에 큰 보이드(248) 또는 개회로가 발생할 수 있기 때문에, e-퓨즈의 프로그래밍 도증에 더 많은 일관성(consistency)과 신뢰성을 제공할 수 있다. 낮은 프로그래밍 전류와 짧은 프로그래밍 시간은 손상 영역(246)(도 8a)을 도입하는 것에 의해 달성될 수 있다. 손상 영역(246)(도 8a)은 전자이주를 향상시키고, 이에 의해 낮은 전류에서의 신속한 e-퓨즈 프로그래밍을 촉진한다.
이제 도 10과 도 10a를 참조하면, 다른 실시예에 따른 대안적인 최종 e-퓨즈 구조체(300)가 도시되어 있다. 구조체(300)는 위에서 설명한 구조체(200)와 유사하게 단일의 결함 영역을 구비할 수 있다. 그러나 제2 Mx+1 금속(238)의 얇은 부분이 도면에 도시된 것처럼 퓨즈 트렌치(226)(도 6)의 일측 단부에 위치될 수 있다. 위에서 설명한 것과 마찬가지로, 거의 수직인 기하학적 형상을 가지는 교차부에 의해서 도 10a에 도시된 것 같은 언더컷부(228)가 만들어질 수 있다. 역시 위에서 설명한 것과 마찬가지로, 언더컷부(228)는 결함 영역, 예를 들어 결함 영역(246)을 생성할 수 있다. 위에서 상세하게 설명한 공정 단계들과 유사한 공정 단계들이 도 10과 도 10a에 도시된 본 실시예를 달성하는 데에 적용될 수 있다.
이제 도 11과 도 11a를 참조하면, 다른 실시예에 따른 대안적인 최종 e-퓨즈 구조체(400)가 도시되어 있다. 위에서 설명한 구조체(200)와 달리, 구조체(400)는 두 개의 결함 영역(246)들을 구비할 수 있고, 제2 비아(242)는 제2 Mx+1 금속(238)의 근처가 아닌 아래에 위치될 수 있다. 이렇게 하면 제조 도중 거의 직교하는 기하학적 형상을 갖는 두 개의 교차부들을 생성할 수 있다. 위에서 상세하게 설명한 것처럼, 거의 직교하는 기하학적 형상은 위에서와 마찬가지로 언더컷부(228)를 만들 수 있지만, 본 실시예에서, 구조체(400)는 도 11a에 도시된 것처럼 한 개를 초과하는 언더컷부(228)를 구비할 수 있다. 구조체(400)의 언더컷부(228)들은 한 개를 초과하는 결함부, 예를 들어 결함부(246)들을 생성할 수 있다. 위에서 상세하게 설명한 공정 단계들과 유사한 공정 단계들이 도 11과 도 11a에 도시된 본 실시예를 달성하는 데에 적용될 수 있다.
이하, 결함 영역을 도입하는 것에 의해 e-퓨즈 프로그래밍을 개선하는 다른 실시예를 첨부된 도 12 내지 도 18을 참조하여 상세하게 설명한다. 본 실시예에서, 단일 상호접속 레벨로 된 다수의 금속화물 구조체들이 위에서 설명한 것과 유사한 거의 직교하는 기하학적 형상을 형성하고 이에 의해 결함 영역의 형성을 일으키는 구성으로 배치된다.
이제 도 12를 참조하면, Mx 레벨(602)이 도시되어 있다. Mx 레벨(602)은 Mx 유전체(604), Mx 금속(606) 및 Mx 캡 유전체(608)를 포함할 수 있다. Mx 레벨(602)은 구조체(600) 내의 임의의 상호접속 레벨일 수 있다. Mx 유전체(604)는 임의의 적당한 유전 물질, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(Si3N4), 수소화 실리콘 카본 옥사이드(SiCOH), 실리콘계 저-k 유전체 또는 다공성 유전체를 포함할 수 있다. 예를 들어 원자층 증착, 화학적 기상 증착 또는 물리적 기상 증착과 같은 공지된 적당한 증착 기법들이 Mx 유전체(604)를 형성하는 데 사용될 수 있다. Mx 유전체(604)는, 비록 두께가 100nm 미만이거나 혹은 150nm를 초과할 수도 있지만, 일반적으로는 두께가 약 100nm 내지 약 150nm일 수 있고, 그 범위 내에 분포된다. 단일의 상호접속 레벨만이 도시되어 있지만, 구조체(600)가 Mx 레벨(602)의 위와 아래에 다수의 상호접속 레벨들을 포함할 수 있다는 점에 유의해야 한다. 또한, 도12 및 후속 도면들이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 비-퓨즈 영역과 분리되고 떨어져 있는 것으로 이해할 수 있는 구조체(600)의 퓨즈 영역을 도시한다는 점도 유의해야 한다.
Mx 금속(606)은 일반적인 기법들에 따라 Mx 유전체(604) 내에 형성될 수 있다. Mx 금속(606)은 일반적인 반도체 회로에서 볼 수 있는 일반적인 라인 도는 와이어로 이루어질 수 있고, 후속해서 e-퓨즈의 기부 구조를 형성할 수 있다. Mx 금속(606)은 예를 들어 도전성 상호접속 물질이 Mx 유전체(604) 내에 형성된 트렌치 내에 증착될 수 있는 일반적인 단일 또는 이중 다마신 기법을 이용하여 제조될 수 있다.
일 실시예에서, Mx 금속(606)은 여러 배리어 라이너들, 예를 들어 Mx 라이너(610)를 포함할 수 있다. Mx 라이너(610)는 예를 들어 탄탈룸 나이트라이드(TaN)를 포함할 수 있고, 후속해서 탄탈룸(Ta)을 포함하는 추가 층을 포함할 수 있다. 다른 배리어 라이너는 코발트(Co) 또는 루테늄(Ru)을 단독으로 또는 임의의 적당한 다른 라이너와 조합하여 포함할 수 있다. 도전성 상호접속 물질은 예를 들어 구리(Cu), 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 도전성 상호접속 물질은 전기도금, 무전해 도금, 화학적 기상 증착, 물리적 기상 증착 또는 이 방법들의 조합과 같은 채움 기법을 이용하여 형성될 수 있다. 대안적으로 도전성 상호접속 물질은 예를 들어 망간(Mn), 마그네슘(Mg), 구리(Cu), 알루미늄(Al) 또는 기타 공지의 도펀트(dopant)와 같은 도펀트를 포함할 수 있다. 트렌치를 채우기 전에, 시드층(미도시)이 임의의 적당한 증착 기법, 예를 들어 화학적 기상 증착 또는 물리적 기상 증착을 이용하여 선택적으로 증착될 수 있다. 또한 시드층은 도전성 상호접속 물질과 유사한 도펀트를 포함할 수 있다.
도 12를 계속 참조하면, Mx 캡 유전체(608)는 구조체(600) 위에 증착될 수 있다. Mx 캡 유전체(608)는 Mx 레벨(602)을 후속해서 Mx 레벨(602) 위에 형성될 수 있는 추가 상호접속 레벨들(미도시)과 전기적으로 절연시킨다. Mx 캡 유전체(212)는 일반적인 증착 기법들, 예를 들어 화학적 기상 증착을 이용하여 증착될 수 있다. Mx 캡 유전체(608)는 예를 들어 실리콘 나이트라이드(Si3N4), 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 수소화 실리콘 카바이드(SiCH) 또는 기타 공지된 캡핑 물질을 포함할 수 있다. Mx 캡 유전체(608)는 비록 두께가 20nm 미만이거나 혹은 60nm를 초과할 수도 있지만, 일반적으로는 두께가 약 20nm 내지 약 60nm일 수 있고, 그 범위 내에 분포된다.
도 13을 참조하면, 디자인 레이아웃(700)을 도시한 평면도가 도시되어 있다. 디자인 레이아웃(700)은 리소그래피 기법을 이용하여 재현될 수 있는 패턴으로 이루어질 수 있다. 일반적으로, 디자인 레이아웃(700)은 후속해서 리소그래피 장비에 의해 독출될 수 있는 컴퓨터 프로그램 또는 컴퓨터 파일의 형태로 실시될 수 있다. 광근접 보정(OPC: optical proximity correction)은 회절 또는 공정 효과로 인한 화상 오류들을 보상하기 위해 주로 사용되는 광리소그래피 개선 기법이다. 디자인 레이아웃(700)과 같은 디자인 레이아웃은 리소그래피 장비에 투입되어 독출되기 전에 광근접 보정을 받는다. 어떤 경우들에서는, 광근접 보정은 리소그래피 장치의 통합된 특징부일 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 리소그래피 공정 및 광근접 보정에 익숙할 것이다.
디자인 레이아웃(700)은 네 개의 특징부들의 레이아웃을 포함할 수 있는데, 네 개의 특징부들은 일반적으로 서로 평행하고 더 큰 특징부의 단일 가장자리로부터 연장하는 세 개의 최소 그라운드 룰 라인들(minimum ground rule lines)이다. 최소 그라운드 룰 제한들 역시 라인 간격에 적용될 수 있다. 예를 들어, 최소 그라운드 룰이 32nm면, 라인 특징부들의 폭은 32nm로 디자인될 수 있고 라인 특징부들 간의 간격 역시 32nm로 디자인될 수 있다. 세 개의 라인 특징부들은 바람직한 길이를 갖지 않을 수 있지만, 약 0.5um 내지 약 50um의 길이가 사용될 수 있다. 아래에서 상세하게 설명할 것처럼, 중간 라인은 전자 퓨즈를 위한 기부 구조를 형성할 것이고, 중간 라인 양측에 있는 각 라인은 더미 라인이고 상호접속부를 형성하는 데 사용되지 않는다. 디자인 레이아웃(700)의 네 개의 특징부들은 궁극적으로 유전 물질의 표면에 식각되고 도전성 상호접속 물질로 채워져 단일 상호접속 레벨의 금속화물을 형성할 수 있다.
이제 도 14, 도 15 및 도 16을 참조하면, 디자인 레이아웃(700)(도 13)을 Mx+1 레벨(612)에 패터닝한 후의 최종 패턴을 나타내는 구조체(600)가 도시되어 있다. Mx+1 레벨(612)이 바람직하게는 Mx 레벨(602) 위에 형성될 수 있으며, Mx 레벨(602)은 단지 예시적인 목적으로 도 14, 도 15 및 도 16에서 생략되었다는 점에 유의해야 한다. 이러한 제조 단계에서, Mx+1 레벨(612)은, 위에서 설명한 Mx 유전체(604)와 모든 면에서 실질적으로 유사할 수 있는 Mx+1 유전체(614)를 포함할 수 있다. 또한 도 14가 구조체(600)의 평면도이고 도 15와 도 16은 도 14의 평면도의 A-A 부분과 B-B 부분을 각각 도시한 단면도들이라는 점에도 유의해야 한다. Mx 레벨(602)과 마찬가지로, Mx+1 레벨(612)은 구조체(600)의 임의의 상호접속 레벨일 수 있다.
디자인 레이아웃(700)(도 13)을 Mx+1 레벨(612) 내에 패터닝함으로써, 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)가 형성될 수 있다. 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)는 본 발명이 속하는 기술 분야에서 공지된 임의의 적당한 마스킹 및 식각 기법을 이용하여 형성될 수 있다. 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)는 디자인 레이아웃(700)(도 13)의 세 개의 최소 그라운드 룰 라인들을 나타낼 수 있고, 제1 트렌치(616)는 디자인 레이아웃(700)(도 13)의 큰 특징부를 나타낼 수 있다. 일반적으로, 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)는 그 크기와 형상이 도 13의 디자인 레이아웃과 실질적으로 유사하지만, 이러한 결과들을 얻기 위해서는 위에서 설명한 광근접 보정 기법이 필요할 수 있다.
제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)를 형성하는 데에 불소계 식각제를 이용한 건식 식각 기법이 사용될 수 있다. 일 실시예에서, 예를 들어, CxFy와 같은 식각제 조성물이 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)를 형성하는 데 사용될 수 있다. 다른 실시예에서는, 반응형 이온 식각이 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)를 형성하는 데 사용될 수 있다. 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)는, 제3 트렌치(620)가 제1 트렌치(616)와 교차하는 국부 영역을 제외하면, 단일하고 거의 균일한 깊이(D1)를 가질 수 있다. 목부(624)는 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)의 공칭 깊이(D1)보다 작은 깊이(D2)를 가질 수 있다. 일 실시예에서, 깊이(D2)는 깊이(D1)의 약 50% 내지 약 75%일 수 있다.
또한, 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)는, 제3 트렌치(620)의 목부(624)를 제외하면, 단일하고 거의 균일한 폭(W1)을 가질 수 있다. 목부(624)는 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)의 공칭 폭(W1) 보다 작은 폭(W2)을 가진다. 일 실시예에서, 폭(W2)은 폭(W1)의 약 50% 내지 약 75%일 수 있다. 일반적으로, 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)의 크기는 현재 그라운드 룰 제한들에 의해 제한될 수 있고, 목부(624)는 깊이(D2)와 폭(W2) 둘 다 서브 그라운드 룰(sub-ground rule)인 서브 그라운드 룰 치수들을 가질 수 있다. 예를 들어, 최소 그라운드 룰이 32nm면, 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)의 폭이 약 32nm일 수 있고, 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622) 사이의 간격 역시 약 32nm일 수 있다. 또한, 목부(624)의 폭(W2)과 깊이(D2)는 32nm 미만일 수 있다. 역사적으로, 그라운드 룰들은 각각의 기술 노드(technology node)와 함께 감소되며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 그라운드 룰들이 시간이 지남에 따라 감소할 것이라는 것을 알 것이다.
목부(624)는 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)를 형성하는 중에 형성될 수 있다. 서브 그라운드 룰 특징부, 예를 들어 목부(624)는 부분적으로는 제1 트렌치(616), 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622)의 구성으로 인한 것일 수 있다. 도 13의 디자인 레이아웃(700)의 광근접 보정은 평행한 세 개의 라인들의 최소 그라운드 룰 구성에 의해 제한될 수 있다. 따라서, 광근접 보정은 밀집 패턴을 보상할 수 없을 수 있고, 결과적으로 목부(624)가 형성될 수 있다. 목부(624)가 구조체(600)의 바람직한 특징부이기 때문에, 제1 트렌치(616)와 제3 트렌치(620)가 단순히 목부(624)의 형성을 유도하도록 디자인 레이아웃(700)(도 13)에 포함될 수 있다. 또한, 디자인 레이아웃(700)의 제1 트렌치(616)와, 제2 트렌치(618), 제3 트렌치(620) 및 제4 트렌치(622) 사이의 관계는 목부(624)를 만들도록 의도적으로 구성될 수 있다. 제2 트렌치(618)와 제4 트렌치(622)는, 이들이 목부(624)의 형성 외에는 다른 어떤 목적도 수행하지 않으므로, 대안적으로 더미 특징부라 할 수 있다. 특징부들 간에 최소 그라운드 룰 간격을 갖는 다른 디자인 레이아웃 구성 역시 유사한 목부를 만들 수 있다는 점에 유의해야 한다.
이제 도 17을 참조하면, Mx+1 레벨(612)과 Mx 레벨(602)이 하나가 다른 하나 위에 놓인 상태로 도시되어 있다. 다음으로, 비아 오프닝(626)이 Mx+1 유전체(614)에 형성될 수 있다. 비아 오프닝(626)이 목부(624)에 인접한 구조체(600)의 제1 트렌치(616)의 바닥에 형성될 수 있다. 비아 오프닝(626)은 본 발명이 속하는 기술 분야에서 공지된 임의의 적당한 마스킹 및 식각 기법을 이용하여 형성될 수 있고, 다수의 식각 단계들을 포함할 수 있다. 우선, 일 실시예에서, 선택성 조성물을 갖는 특정 식각 기법이 Mx+1 유전체(614) 내에 비아 오프닝(626)을 식각하도록 선택될 수 있다. 예를 들어, 불소계 식각제를 이용한 건식 식각 기법이 사용될 수 있다. 일 실시예에서, 예를 들어, C4F8과 같은 매우 고선택성인 식각제 조성물이 Mx+1 유전체(614) 내에 비아 오프닝(626)을 식각하는 데 사용될 수 있다. 그러나, 선택된 식각 기법의 선택성 때문에 비아 오프닝(626)의 바닥에 위치된 Mx 캡 유전체(608)의 부분이 잔류할 수 있다.
다음으로, 일 실시예에서, 비아 오프닝(626)의 식각을 완료하고, 비아 오프닝(626)의 바닥에 있는 Mx 캡 유전체(608)의 부분을 추가로 제거하도록 낮은 특정한 식각 기법이 선택될 수 있다. 일 실시예에서, 불소계 식각제, 예를 들어 산소와 혼합된 CHF3 식각제를 이용한 건식 식각 기법이 비아 오프닝(626)의 식각을 완료하는 데 사용될 수 있다.
이제 도 17a를 참조하면, 도 17의 G 부분을 도시한 단면도가 도시되어 있다. 비아 오프닝의 형성 도중에 언더컷부(628)가 만들어질 수 있다. 비아 오프닝을 위치시키는 데 사용되는 마스크 때문에, 도 1a에 도시된 챔퍼부(124) 대신에 언더컷부(628)가 형성될 수 있다. 언더컷부(628)는 도 1에 도시된 챔퍼부(124)와 대조적이다. 바람직하게는, 비아 오프닝(626)은 제1 트렌치(616)의 바닥으로부터 Mx 금속(606)까지 연장할 수 있다.
이제 도 18을 참조하면, 제1 트렌치(616)(도 17), 제2 트렌치(618)(도 14), 제3 트렌치(620)(도 17), 제4 트렌치(622)(도 14) 및 비아 오프닝(626)(도 17)이 도전성 상호접속 물질로 채워져 제1 Mx+1 금속(632), 제2 Mx+1 금속(미도시), 제3 Mx+1 금속(634), 제4 Mx+1 금속(미도시) 및 비아(636)를 형성할 수 있다. 제1 Mx+1 금속(632), 제3 Mx+1 금속(634) 및 비아(636)를 형성하는 데 사용되는 도전성 상호접속 물질은 도 12를 참조하여 위에서 설명한 물질과 실질적으로 동일할 수 있다. 일 실시예에서, 제1 Mx+1 금속(632), 제3 Mx+1 금속(634) 및 비아(636)는 여러 배리어 라이너들, 예를 들어 Mx+1 라이너(630)를 포함할 수 있다. Mx+1 라이너(630)는 도 12를 참조하여 위에서 설명한 Mx 라이너(610)와 실질적으로 유사할 수 있다. 또한, 트렌치들과 비아들을 도전성 상호접속 물질로 채우기 전에, 위에서 설명한 것처럼, 시드층(미도시)이 선택적으로 증착될 수 있다. 제1 트렌치(616)(도 17), 제2 트렌치(618)(도 14), 제3 트렌치(620)(도 17), 제4 트렌치(622)(도 14) 및 비아 오프닝(626)(도 17)을 도전성 상호접속 물질로 채운 후에, Mx+1 캡 유전체(638)가 구조체(600)의 상면에 증착될 수 있다. Mx+1 캡 유전체(638)는 도 12를 참조하여 위에서 설명한 Mx 캡 유전체(608)와 실질적으로 동일할 수 있다.
비아들은 일반적으로 두 개의 상호접속 레벨들의 금속화물 간의 전기 접속을 형성하는 데 사용될 수 있다. 비아(636)는 수직으로 연장하여 제1 Mx 금속(606)과 제1 Mx+1 금속(632) 간의 도전성 링크를 형성할 수 있다. 비아(636)는 종횡비가 약 2:1 이상일 수 있고, 직경 또는 폭이, 비록 비아 직경이 10nm 미만이거나 혹은 50nm를 초과할 수도 있지만, 약 10nm 내지 약 50nm일 수 있고, 그 범위 내에 분포된다.
언더컷부(628)의 존재로 인해 도 18a의 H 부분을 도시한 단면도에 도시된 것 같은 손상 영역(640)이 생성될 수 있다. 손상 영역(646)은 언더컷부(628)를 포함할 수 있다. 일 실시예에서, 손상 영역(640)은 언더컷부(628) 근처에 불량 라이너 커버리지와 불량 시드층 커버리지를 포함할 수 있다. 불량 라이너 커버리지와 불량 시드층 커버리지는 언더컷부(628)의 특유의 기하학적 형상에 의해 발생될 수 있다. 불량 라이너 커버리지와 불량 시드층 커버리지는 두께가 불균일할 수 있고, 커버리지가 불완전할 수 있거나 혹은 라이너 또는 시드층에 작은 보이드들이 있을 수도 있다. 구체적으로 시드층의 작은 보이드들은 높은 전류 밀도 및 고온과 같은 적절한 전류 흐름 및 기타 요인들 하에서 증가될 수 있는 전자이주를 가능하게 할 수 있다.
도 18과 도 18a를 계속 참조하면, 최종 e-퓨즈 구조체가 도시되어 있다. 따라서 Mx 금속(606), 비아(636) 및 제1 Mx+1 금속(632)이 함께 e-퓨즈 구조체를 형성할 수 있다.
이제 도 19를 참조하면, 프로그래밍 이후의 최종 e-퓨즈 구조체가 도시되어 있다. 제2 Mx+1 금속(634)의 목부(624)(도 18)가 더 높은 저항을 초래하여 더 높은 국부 전류 밀도와 금속의 국부적인 가열을 일으킬 수 있다. 시드층에 작은 보이드들을 포함하는 손상 영역(640)(도 18a)은 추가적인 전자이주를 가능하게 하고, 이에 따라 결국 더 큰 보이드(642)가 형성될 수 있다. 큰 보이드(642)는 도전성 상호접속 물질이 전류 방향으로 이동함에 따라 손상 영역(640)(도 18a)으로부터 성장할 수 있다. 이러한 구성은, 낮은 프로그래밍 전류와 짧은 프로그래밍 시간에 큰 보이드(642) 또는 개회로가 발생할 수 있기 때문에, e-퓨즈의 프로그래밍 도증에 더 많은 일관성과 신뢰성을 제공할 수 있다. 낮은 프로그래밍 전류와 짧은 프로그래밍 시간은 손상 영역(640)(도 18a)과 국부적인 목부(624)(도 18)를 도입하는 것에 의해 달성될 수 있다.
이제 도 20을 참조하면, 구조체(800)가 도시되어 있다. 구조체(800)는 대안적인 실시예에 따른 최종 e-퓨즈 구조체를 포함한다. 본 실시예에서, 비아는 제3 Mx+1 금속(634)의 근처 및 위에 형성될 수 있다. 구조체(800)는, 위에서 설명한 구조체(600)와 마찬가지로, Mx 레벨(602)과 Mx+2 레벨(802)을 포함할 수 있다. Mx+2 레벨(802)은 Mx+2 유전체(804), Mx+2 금속(806) 및 Mx+2 캡 유전체(808)를 포함할 수 있다. 위에서 설명한 Mx 레벨(602) 및 Mx+1 레벨(612)과 마찬가지로, Mx+2 캡 유전체(808)는 구조체(800) 내의 임의의 상호접속 레벨일 수 있다. Mx+2 유전체(804), Mx+2 금속(806) 및 Mx+2 캡 유전체(808)는 모든 면에서 Mx 유전체(604), Mx 금속(606) 및 Mx 캡 유전체(608)와 실질적으로 유사할 수 있다.
Mx+2 레벨(802)은 수직으로 연장하여 Mx+1 금속(632)과 Mx+2 금속(806) 간의 도전성 링크를 형성할 수 있는 비아(810)를 더 포함할 수 있다. 위에서 설명한 것과 마찬가지로, Mx+2 금속(806) 과 비아(810)는 Mx+2 라이너(812)를 포함할 수 있는데, 이는 모든 면에서 위에서 설명한 Mx 라이너(610)와 실질적으로 유사할 수 있다.
본 발명의 여러 실시예들의 설명은 예시를 목적으로 제시되었으며, 배타적이거나 혹은 설명한 실시예들로 한정되는 것으로 의도된 것은 아니다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게는 설명한 실시예들의 범위와 사상을 벗어나지 않는 많은 수정예들과 변형예들을 명확히 알 수 있을 것이다. 본 명세서에서 사용된 용어들은 실시예들의 원리들, 실제적인 용도 또는 시장에서 볼 수 있는 기술들에 비한 기술적인 개선을 가장 잘 설명하도록, 혹은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 타인들이 본 명세서에서 설명된 실시예들을 이해할 수 있게 하도록 선택된 것이다.
본 발명은 매우 다양한 전자 장치 및 전기 장치들에서 용도를 알 수 있는 집적회로 칩들에 통합된 반도체 구조체들에서 볼 수 있는 전자 퓨즈들의 설계와 제조에서 산업상 이용가능성을 확인할 수 있다.

Claims (28)

  1. Mx 금속(208)을 포함하는 Mx 레벨(202); 및
    Mx 레벨 위에 있으며, Mx+1 금속(228) 및 Mx 금속과 Mx+1 금속을 수직 방향으로 전기적으로 접속시키는 비아(242)를 포함하는 Mx+1 레벨(214)을 포함하며,
    Mx+1 금속이 두꺼운 부분과 얇은 부분을 포함하고,
    Mx 금속, Mx+1 금속 및 비아가 도전성 물질로 실질적으로 채워진 것을 특징으로 하는 전자 퓨즈 구조체.
  2. 제1항에 있어서,
    비아가 Mx+1 금속의 얇은 부분 근처에 위치된 것을 특징으로 하는 전자 퓨즈 구조체.
  3. 제1항에 있어서,
    비아가 Mx+1 금속의 얇은 부분 아래에 위치된 것을 특징으로 하는 전자 퓨즈 구조체.
  4. 제1항에 있어서,
    Mx+1 금속의 얇은 부분의 수직 두께가 약 25nm 내지 약 50nm인 것을 특징으로 하는 전자 퓨즈 구조체.
  5. 제1항에 있어서,
    Mx+1 금속의 얇은 부분의 수직 두께가 Mx+1 금속의 수직 두께의 50%와 같거나 혹은 큰 것을 특징으로 하는 전자 퓨즈 구조체.
  6. 제1항에 있어서,
    Mx+1 금속의 얇은 부분이 Mx+1 금속의 중앙에 배치되고 위치되는 것을 특징으로 하는 전자 퓨즈 구조체.
  7. 제1항에 있어서,
    비아의 측벽과 Mx+1 금속의 얇은 부분 간의 교차부가 실질적으로 직교하는 것을 특징으로 하는 전자 퓨즈 구조체.
  8. 제1항에 있어서,
    비아의 측벽 위에서, 비아와 Mx+1 금속 간의 교차 모서리 근처에 위치되는 결함 영역(246)을 더 포함하는 것을 특징으로 하는 전자 퓨즈 구조체.
  9. 제1항에 있어서,
    비아와 Mx+1 금속 간의 교차 모서리 근처의 비아의 측벽 상에 위치되는 언더컷부(228)를 더 포함하는 것을 특징으로 하는 전자 퓨즈 구조체.
  10. 제1항에 있어서,
    비아의 도전성 물질 내에서, 비아와 Mx+1 금속 간의 교차 모서리 근처에 위치되는 보이드(248)를 더 포함하며,
    보이드가 전자 퓨즈 저항을 약 10K옴과 동일하거나 혹은 크게 만드는 것을 특징으로 하는 전자 퓨즈 구조체.
  11. 퓨즈 영역을 포함하는 Mx 레벨(202)을 제공하는 단계;
    Mx 레벨 위에 제1 Mx+1 유전체(216)를 형성하는 단계;
    퓨즈 영역 위의 제1 Mx+1 유전체 위에 중간 유전체(220)를 형성하는 단계;
    제1 Mx+1 유전체와 중간 유전체 위에, 제1 Mx+1 유전체와 함께 제1 Mx+1 레벨(214)을 형성하는 제2 Mx+1 유전체(222)를 형성하는 단계;
    퓨즈 영역 위의 제1 Mx+1 레벨 내에 트렌치를 형성하는 단계로서, 중간 유전체가 트렌치를 형성하는 데 사용되는 식각 기법에 저항성이 있어 트렌치가 두꺼운 부분(D2)과 얇은 부분(D3)을 가지게 되는 트렌치 형성 단계;
    트렌치 내에 트렌치의 바닥에서부터 Mx 레벨 내에 위치된 Mx 금속(208)의 상면까지 연장하는 비아 오프닝(232)을 형성하는 단계; 및
    중간 유전체를 제거하는 단계를 포함하는 것을 특징으로 하는 전자 퓨즈 형성 방법.
  12. 제11항에 있어서,
    트렌치와 비아 오프닝을 도전성 물질로 채우는 단계를 더 포함하는 것을 특징으로 하는 전자 퓨즈 형성 방법.
  13. 제11항에 있어서,
    트렌치 내에 비아 오프닝을 형성하는 단계가 비아 오프닝을 얇은 부분 근처에 형성하는 단계를 포함하는 것을 특징으로 하는 전자 퓨즈 형성 방법.
  14. 재11항에 있어서,
    트렌치 내에 비아 오프닝을 형성하는 단계가 비아 오프닝을 얇은 부분 내에 형성하는 단계를 포함하는 것을 특징으로 하는 전자 퓨즈 형성 방법.
  15. 제11항에 있어서,
    퓨즈 영역 위에 중간 유전체를 형성하는 단계가,
    약 15nm 내지 약 35nm의 두께 또는 제1 Mx+1 유전체 아래에 그리고 Mx 레벨 위에 위치된 Mx 캡 유전체(212)의 두께와 같거나 작은 두께를 포함하는 층을 증착하는 단계를 포함하는 것을 특징으로 하는 전자 퓨즈 형성 방법.
  16. 제11항에 있어서,
    퓨즈 영역 위에 중간 유전체를 형성하는 단계가,
    실리콘 나이트라이드(Si3N4), 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN) 및 수소화 실리콘 카바이드(SiCH) 중 적어도 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 전자 퓨즈 형성 방법.
  17. 제11항에 있어서,
    Mx 레벨 위에 제1 Mx+1 유전체를 형성하는 단계가,
    두께가 약 75nm 내지 약 100nm인 층을 증착하는 단계를 포함하는 것을 특징으로 하는 전자 퓨즈 형성 방법.
  18. 제1 Mx+1 금속(632);
    제2 Mx+1 금속;
    제1 Mx+1 금속과 접촉되고, 목부를 포함하는 제3 Mx+1 금속(634); 및
    제4 Mx+1 금속을 포함하며,
    제3 Mx+1 금속이 제2 Mx+1 금속과 제4 Mx+1 금속 사이에 위치되는 것을 특징으로 하는 전자 퓨즈 구조체.
  19. 제18항에 있어서,
    Mx 금속(606); 및
    수직으로 연장하고, 제1 Mx+1 금속과 Mx 금속 간의 도전성 링크를 형성하는 비아(636)를 더 포함하는 것을 특징으로 하는 전자 퓨즈 구조체.
  20. 제18항에 있어서,
    Mx+2 금속(806); 및
    수직으로 연장하고, 제1 Mx+1 금속과 Mx+2 금속 간의 도전성 링크를 형성하는 제2 비아(810)를 더 포함하는 것을 특징으로 하는 전자 퓨즈 구조체.
  21. 제18항에 있어서,
    제2 Mx+1 금속과 제4 Mx+1 금속이 제1 Mx+1 금속과 물리적으로 그리고 전기적으로 접촉되는 것을 특징으로 하는 전자 퓨즈 구조체.
  22. 제18항에 있어서,
    제2 Mx+1 금속과 제4 Mx+1 금속이 제3 Mx+1 금속과 평행하게 위치되는 것을 특징으로 하는 전자 퓨즈 구조체.
  23. 제19항에 있어서,
    비아가 제3 Mx+1 금속의 목부에 인접한 것을 특징으로 하는 전자 퓨즈 구조체.
  24. 제20항에 있어서,
    비아가 제3 Mx+1 금속의 목부에 인접한 것을 특징으로 하는 전자 퓨즈 구조체.
  25. 제18항에 있어서,
    제3 Mx+1 금속이 서브-그라운드 룰 치수를 갖는 것을 특징으로 하는 전자 퓨즈 구조체.
  26. 제18항에 있어서,
    제3 Mx+1 금속의 목부는 수평 및 수직 치수들 둘 다 제3 Mx+1 금속의 공칭 치수들에 비해 작은 것을 특징으로 하는 전자 퓨즈 구조체.
  27. 제18항에 있어서,
    제3 Mx+1 금속의 목부가 제1 Mx+1 금속과 물리적으로 그리고 전기적으로 접촉되는 것을 특징으로 하는 전자 퓨즈 구조체.
  28. 제18항에 있어서,
    제2 Mx+1 금속과 제4 Mx+1 금속이 더미 금속인 것을 특징으로 하는 전자 퓨즈 구조체.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180031283A (ko) * 2016-09-19 2018-03-28 에스케이하이닉스 주식회사 퓨즈 구조체 및 그것의 제조방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9892221B2 (en) * 2009-02-20 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system of generating a layout including a fuse layout pattern
US8999767B2 (en) 2013-01-31 2015-04-07 International Business Machines Corporation Electronic fuse having an insulation layer
US9059170B2 (en) 2013-02-06 2015-06-16 International Business Machines Corporation Electronic fuse having a damaged region
US9093452B2 (en) 2013-03-08 2015-07-28 International Business Machines Corporation Electronic fuse with resistive heater
US9536829B2 (en) 2014-09-11 2017-01-03 Internatonal Business Machines Corporation Programmable electrical fuse in keep out zone
US9666528B1 (en) 2016-02-23 2017-05-30 International Business Machines Corporation BEOL vertical fuse formed over air gap
CN108630664B (zh) * 2017-03-17 2020-06-09 中芯国际集成电路制造(上海)有限公司 熔丝结构及其形成方法
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US10615119B2 (en) 2017-12-12 2020-04-07 International Business Machines Corporation Back end of line electrical fuse structure and method of fabrication
US10886225B2 (en) 2018-03-05 2021-01-05 International Business Machines Corporation BEOL alternative metal interconnects: integration and process
US10818545B2 (en) * 2018-06-29 2020-10-27 Sandisk Technologies Llc Contact via structure including a barrier metal disc for low resistance contact and methods of making the same
US10971447B2 (en) 2019-06-24 2021-04-06 International Business Machines Corporation BEOL electrical fuse
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11239160B2 (en) 2020-06-16 2022-02-01 International Business Machines Corporation E-fuse with dielectric zipping

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0563852A1 (en) 1992-04-02 1993-10-06 Siemens Aktiengesellschaft Zag fuse for reduced blow-current applications
US5608257A (en) 1995-06-07 1997-03-04 International Business Machines Corporation Fuse element for effective laser blow in an integrated circuit device
US6337507B1 (en) 1995-09-29 2002-01-08 Intel Corporation Silicide agglomeration fuse device with notches to enhance programmability
US6242789B1 (en) * 1999-02-23 2001-06-05 Infineon Technologies North America Corp. Vertical fuse and method of fabrication
US6214180B1 (en) 1999-02-25 2001-04-10 International Business Machines Corporation Method for shorting pin grid array pins for plating
US6261873B1 (en) 1999-04-29 2001-07-17 International Business Machines Corporation Pedestal fuse
US6252292B1 (en) 1999-06-09 2001-06-26 International Business Machines Corporation Vertical electrical cavity-fuse
US6225652B1 (en) * 1999-08-02 2001-05-01 Clear Logic, Inc. Vertical laser fuse structure allowing increased packing density
US6242790B1 (en) * 1999-08-30 2001-06-05 Advanced Micro Devices, Inc. Using polysilicon fuse for IC programming
US6498385B1 (en) 1999-09-01 2002-12-24 International Business Machines Corporation Post-fuse blow corrosion prevention structure for copper fuses
US6295721B1 (en) 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
US6368902B1 (en) 2000-05-30 2002-04-09 International Business Machines Corporation Enhanced efuses by the local degradation of the fuse link
US6555458B1 (en) 2002-01-14 2003-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fabricating an electrical metal fuse
US6444503B1 (en) 2002-02-07 2002-09-03 Taiwan Semiconductor Manufacturing Company Fabricating electrical metal fuses without additional masking
US6667533B2 (en) * 2002-03-11 2003-12-23 International Business Machines Corporation Triple damascene fuse
US6737345B1 (en) 2002-09-10 2004-05-18 Taiwan Semiconductor Manufacturing Company Scheme to define laser fuse in dual damascene CU process
US6753210B2 (en) 2002-09-17 2004-06-22 Taiwan Semiconductor Manufacturing Company Metal fuse for semiconductor devices
CN1720621A (zh) 2003-04-11 2006-01-11 国际商业机器公司 可编程半导体器件
JP4571785B2 (ja) * 2003-05-30 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6933591B1 (en) 2003-10-16 2005-08-23 Altera Corporation Electrically-programmable integrated circuit fuses and sensing circuits
US7148089B2 (en) * 2004-03-01 2006-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming copper fuse links
US6984549B1 (en) 2004-08-19 2006-01-10 Micron Technology, Inc. Methods of forming semiconductor fuse arrangements
KR100579863B1 (ko) 2004-12-29 2006-05-12 동부일렉트로닉스 주식회사 반도체 소자상 퓨주부 형성 방법 및 퓨주부를 포함하는반도체 소자
US7227207B2 (en) 2005-03-03 2007-06-05 International Business Machines Corporation Dense semiconductor fuse array
US7701035B2 (en) * 2005-11-30 2010-04-20 International Business Machines Corporation Laser fuse structures for high power applications
US7651893B2 (en) 2005-12-27 2010-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal electrical fuse structure
US20070284693A1 (en) 2006-06-09 2007-12-13 International Business Machines Corporation Electrically programmable fuse with asymmetric structure
US7968967B2 (en) 2006-07-17 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable anti-fuse formed using damascene process
US7910408B2 (en) * 2006-10-26 2011-03-22 International Business Machines Corporation Damage propagation barrier and method of forming
US20080308900A1 (en) * 2007-06-12 2008-12-18 International Business Machines Corporation Electrical fuse with sublithographic dimension
US20090045484A1 (en) 2007-08-16 2009-02-19 International Business Machines Corporation Methods and systems involving electrically reprogrammable fuses
US8232190B2 (en) 2007-10-01 2012-07-31 International Business Machines Corporation Three dimensional vertical E-fuse structures and methods of manufacturing the same
US8003474B2 (en) 2008-08-15 2011-08-23 International Business Machines Corporation Electrically programmable fuse and fabrication method
JP5436867B2 (ja) * 2009-01-09 2014-03-05 ルネサスエレクトロニクス株式会社 フューズ素子の製造方法
US20100213569A1 (en) * 2009-02-20 2010-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits having fuses and systems thereof
CN101814491B (zh) * 2009-02-20 2011-10-12 台湾积体电路制造股份有限公司 具有熔丝的集成电路与其系统
KR101083640B1 (ko) 2009-07-31 2011-11-16 주식회사 하이닉스반도체 반도체 장치의 퓨즈부 및 그 제조방법
DE102009055439A1 (de) 2009-12-31 2011-07-07 GLOBALFOUNDRIES Dresden Module One Limited Liability Company & Co. KG, 01109 Halbleiterbauelement mit halbleiterbasierten e-Sicherungen mit besserer Programmiereffizienz durch erhöhte Metallagglomeration und/oder Hohlraumbildung
US8299567B2 (en) 2010-11-23 2012-10-30 International Business Machines Corporation Structure of metal e-fuse
US8586466B2 (en) 2010-12-14 2013-11-19 International Business Machines Corporation Electrical fuse with a current shunt
US8633707B2 (en) * 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
US8421186B2 (en) * 2011-05-31 2013-04-16 International Business Machines Corporation Electrically programmable metal fuse
US9685404B2 (en) * 2012-01-11 2017-06-20 International Business Machines Corporation Back-end electrically programmable fuse
US8962467B2 (en) * 2012-02-17 2015-02-24 International Business Machines Corporation Metal fuse structure for improved programming capability
US9059170B2 (en) 2013-02-06 2015-06-16 International Business Machines Corporation Electronic fuse having a damaged region

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180031283A (ko) * 2016-09-19 2018-03-28 에스케이하이닉스 주식회사 퓨즈 구조체 및 그것의 제조방법

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Publication number Publication date
CN105051885B (zh) 2018-10-19
WO2014123620A1 (en) 2014-08-14
US20140217612A1 (en) 2014-08-07
US9059170B2 (en) 2015-06-16
CN105051885A (zh) 2015-11-11

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