JPS62290153A - 多レベル金属集積回路の製造方法 - Google Patents

多レベル金属集積回路の製造方法

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JPS62290153A
JPS62290153A JP62141131A JP14113187A JPS62290153A JP S62290153 A JPS62290153 A JP S62290153A JP 62141131 A JP62141131 A JP 62141131A JP 14113187 A JP14113187 A JP 14113187A JP S62290153 A JPS62290153 A JP S62290153A
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tungsten
metallization
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Rojiyaa Kotsuku Chimu
チム・ロジヤー・コツク
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の技術分野〕 本発明は一般には金属を多レベル化した集積回路組み立
てプロセスに関し、特に隣接した金属および絶縁被膜の
品質と信頼性を改良した新しい高密度の多レベル金属集
積回路の製造方法に関する。
〔従来技術とその問題点〕
相補金属−酸化シリコン（ＣＭＯＳ）集積回路の製造に
おいて、シリコン基板の上に多レベルのアルミニウムを
備え、これらの各レベルを酸化シリコン：　ＳｉＯ□の
ような絶縁層で互いに絶縁することが知られている。選
択された回路位置でこれらのアルミニウム層を相互に連
結するために酸化シリコン層に開口、すなわち、「ビア
（Ｖｉａ）」（以下開口と称する）をエツチングし、ア
ルミニウムの上部層をこれらの開口の部分に堆積し、下
部のアルミニウム層と電気的に接続する。このようにし
て従来技術で知られたように、分離された回路をＰ−チ
ャンネルトランジスタおよびＮ−チャンネルトランジス
タの両方、あるいはシリコン基板内に組み立てられた他
の素子に対して供給できる。
前述のタイプのＣＭＯＳ集積回路構造プロセスでは下部
アルミニウム層でヒルロック（ｈｉｌｌｏｃｋ）　Ｔｆ
ｔわちスパイクが形成されるという問題が生ずる。
いくつかの場合において、これらのヒルロックすなわち
、スパイクは十分に大きくて、鋭く、被っている酸化シ
リコン層を完全に貫通し、次のアルミニウム層と電気的
にショートしてしまう。
〔発明の目的〕
本発明の一般的な目的は新しく改良された多レベル金属
ＣＭＯ５構造の構造方法を提供することである。該製造
方法の特徴は上述の電気的ショートを伴うアルミニウム
のヒルロック問題を新しく解決し、しかも回路密度を犠
牲にしたり、ピッティングを生じたりという望ましくな
い影響を伴わないことである。
〔発明の概要〕
上述の目的を達成するために新しい多レベル金属集積回
路製造方法を発見し、発展させた。該製造方法では初め
に半導体基板を供給し、その上に絶縁層を持たせている
。次にタングステンの表面層で被われた一個以上のアル
ミニウム・ストリップでできた金属化第１レベルを絶縁
層面に写真技術によって作る。次に、金属間絶縁層を、
金属化第１レベルを囲むように堆積し、その後、金属化
第２レベルが金属間絶縁層内の開口を通って、金属化第
１レベルに接続される。
このプロセス（製造方法）において、タングステン層は
金属化第１レベルの１部分であるが、金属間絶縁層内の
開口を作るプロセスにおいてエツチング停止機能を持っ
ている。該タングステン層はさらに、その下部にあるア
ルミニウム金属化第１レベル内でヒルロックが発生する
のを防いでいる。そうしなければ、ヒルロックは金属間
箱ＩｔＮを通って金属化第２レベルに到達し、ショート
する。
前述のプロセスは１マイクロメ一タ線幅間隔の高い回路
密度で実行され、こうして形成された金属化層内でピッ
ティングは起らない。
〔発明の実施例〕
・　ここで第１図を参照するとそこに示された複合層構
造はシリコン基板１０とその上に従来技術でスバフタに
より堆積された酸化シリコンの薄いＮ１２から成ってい
る。
この層の厚み、および他のプロセスの詳細、およびその
他の回路層を本「発明の実施例」の最後の表に示す。シ
リコン基板にはたとえば、ＣＭＯＳ集積回路（ＩＣ）が
すでに組み立てられており、酸化物層１２内の穴（図示
せず）を通って基板１０内の能動、あるいは受動ＩＣ素
子から金属化第１−レベルへの電気的接続を与える。し
かしながら、本発明は特に多レベル金属の組み立て、お
よび相互接続プロセスに関するものであるので、ＩＣ組
み立てプロセスの詳細はここでは省略する。それは一般
に従来技術でよく知られているものである。
アルミニウム金属化第１レベル１４をシリコン酸化層１
２の面に真空蒸着し、次にタングステン薄層１６を金属
化第１レベル１４の上に堆積し、第１図の複合層構造を
完成する。次に第２図に示したようにタングステンのス
トリップ２２および２４に被われたアルミニウムの第１
の複数の金属ストリップ１８および２０が既知のフォト
リソグラフィによるマスキングおよびエツチングプロセ
スを用いて作られる。特に、タングステン１層１６はフ
ォトレジストでパターンが作られ、プラズマエツチャー
内で６フツ化イオウガス、ＳＦ、でエツチングされる。
アルミニウムの金属化第１レベル１４はタングステンお
よびフォトレジストを従来から理解されているようなエ
ツチングマスクとして用いてエツチングされるが、より
詳細なプロセスは以下の例で述べる。
第３図に示したように、酸・窒化シリコンＳｉＯｘＮｙ
の金属間絶縁膜２６が第２図に示した構造の金属表面に
堆積され、次にプレーナ化される。両方ともドナルド・
エル・バートンが特願昭６０−１３５２０４で述べたプ
ロセスを用いｔいる。その後、従来のマスキングプロセ
スおよびエツチングプロセスを用いて１対の開口２８お
よび３０をフィルム（金属間絶縁膜）２６の面にエツチ
ングし、夕゛ングステンストリップ２２および２４の表
面部分を露出する。薄いタングステンストリップ２２お
よび２４の厚みは０．０２〜０．１０マイクロメータの
程度であり、絶縁！２６を高温堆積する闇、下層のアル
ミニウムフィルム１８および２０内にヒルロックが形成
されるのを抑制する。
さらに、タングステン物質はプラズマエフチャでＣＦ、
およびアルゴンガスと共に用いた場合エツチングストッ
プとして動作する。それはタングステンがこれらのエッ
チャントにさらされる場合、エツチング速度は非常に遅
く、それによって下層のアルミニウムフィルム１８．２
０のエツチングを防ぐからである。もし、アルミニウム
ストリップ１８および２０がタングステンストリップ２
２および２４によって保護されなければ、第３図のアル
ミニウムストリップとプラズマエソチャ内のガスの間で
化学反応が起り、フッ化アルミニウムおよびアルミニウ
ムー炭素化合物が形成される。
次に第４図に示したように金属化第２層３２が第３図の
構造の上部面金属体に堆積され、その後第２レベル金属
化ストリツプ３４が既知のマスキングプロセスおよびエ
ツチングプロセスとフォトリソグラフィによって作られ
、第５図に示した素子形状を形成する。このステップは
前述の金属化第１レベルにある金属化ストリップにレベ
ル間金属電気接続を与える。金属化第２層３２はフォト
レジストでパターン化され、第１レベル金属内のタング
ステン層が、第２Ｎアルミニウムをエツチングする間エ
ツチングストップとして動作し、第１層アルミニウムの
エツチングを防ぐ。
したがって、タングステンフィルムはその下のアルミニ
ウフィルムに対してヒルロック抑制層として働らき、そ
れなしではアルミニウムフィルム内でのヒルロック形成
を避けられないような高温で動作させることが可能とσ
る。ヒルロックは金属間絶縁物質のプレーナ化処理のた
めに金属の第１層および第２層間で金属ショートを起こ
すことが知られている。さらに、タングステンフィルム
は接点をエツチングするプロセスでのエツチングストッ
プ物質として働き、タングステンエツチング速度は絶縁
エツチング速度と比べると比較的低い。さらに、アルミ
ニウムは接点をエツチングするプロセスの間、保護され
ているのでアルミニウムとエツチングガスの化合物形成
に付随する問題を防ぐ。タングステン層なしではアルミ
ニウム化合物形成により接触穴部わち開口の両側に堆積
が生じ、それを取り除くことができないためそれによっ
て円すい型の堆積物が残る。この円すい型のアルミニウ
ム化合物は第２Ｎのアルミニウムが接触穴の中やまわり
に完全に堆積するのを妨げる。
アルミニウム上のタングステンはまた導体のエレクトロ
マイグレーション寿命を改良し、この特徴はこのプロセ
スによって製造される集積回路の信頼性を改良する。タ
ングステンフィルムはまたアルミニウムフィルム上の反
射防止層として働くので導体層をマスキングするための
パターンプロセスが改良される。アルミニウム層と比較
してタングステンフィルムの反射率は低く、露光動作の
間フォトレジスト・ラインのノツチングが減少する。接
触穴の底のタングステンフィルムは第２層アルミニウム
のエツチングの間エツチングストップ物質なので、この
特徴により接触部が第２Ｎア・ルミニウムによって完全
にではなく部分的に包まれることにより高い集積回路密
度が可能になる。
１％のシリコンを含むアルミニウム上の純粋なタングス
テフィルムにより集積回路を高温処理する間の接触スパ
イキングの問題はなくなる。該集積回路の高温処理は通
常摂氏４００度かあるいはそれ以上である。従来技術に
おいて、他の人々はアルミニウム上にチタンの純粋な層
、あるいはチタン・タングステン混合物を使うことを試
みた。これらのプロセスでは下層のシリコン基板への接
触スパイキングが特徴的であり、これによって集積回路
の電気的完全性が損われる。
−Ｊし− 〔発明の効果〕 以上記述した実施例から明かなように、本発明の実施に
より、高密度高信頼度の集積回路が得られる。特に、本
発明はコンピュータやカリキュレータの製造に有用なラ
ンダム呼び出しメモリチップ、読み出し専用メモリチッ
プやその他の集積回路を組み立てに用いられて有益であ
る。
【図面の簡単な説明】
第１図〜第５図は本発明の１実施例のプロセスシーケン
スを説明するための集積回路の概略断面図。 １０：基板、１２：酸化物層、１４：金属化第１レベル
、１６：タングステンｍｌ、１８，２０：金属化（アル
ミニューム）ストリップ、２２．２４　：タングステン
ストリップ、２６二金属間絶縁膜、２Ｂ、３０：開口、
３２：金属化第２レベル、３４：金属化ストリップ。 ℃　　　へ

Claims (1)

  1. 【特許請求の範囲】 次の（イ）〜（ニ）のステップより成る多レベル金属集
    積回路の製造方法。 （イ）半導体基板上に表面絶縁物を設けるステップ。 （ロ）対応するタングステンの表面ストリップで被覆さ
    れた１つ以上のアルミニューム・ストリップから構成さ
    れる金属化第１レベルを設けるステップ。 （ハ）前記金属化第１レベルを囲み、前記タングステン
    の所定の面積を露出させるための開口を有する金属間絶
    縁層を設けるステップ。 （ニ）前記金属間絶縁層の前記開口内に位置した１つ以
    上の導電体ストリップから成り、前記タングステンと電
    気接続をおこなう前記金属間絶縁層上への金属化第２レ
    ベルを設けるステップ 前記タングステンは前記金属化第１レベルのアルミニュ
    ームに生ずるヒルロックを防止する働きをなし、さらに
    、前記金属間絶縁層とその上の金属化第２レベルの双方
    をエッチングするときエッチング・ストップ材として作
    用する。
JP62141131A 1986-06-06 1987-06-05 多レベル金属集積回路の製造方法 Pending JPS62290153A (ja)

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US871660 1986-06-06
US06/871,660 US4786962A (en) 1986-06-06 1986-06-06 Process for fabricating multilevel metal integrated circuits and structures produced thereby

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01233739A (ja) * 1988-03-14 1989-09-19 Hitachi Ltd 半導体装置の製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62280335A (ja) * 1986-05-30 1987-12-05 Toshiba Corp 薄膜形成用高純度チタン材、それを用いて形成されてなるターゲットおよび薄膜、および薄膜形成用高純度チタン材の製造方法
JPS6381948A (ja) * 1986-09-26 1988-04-12 Toshiba Corp 多層配線半導体装置
US5164339A (en) * 1988-09-30 1992-11-17 Siemens-Bendix Automotive Electronics L.P. Fabrication of oxynitride frontside microstructures
US4943539A (en) * 1989-05-09 1990-07-24 Motorola, Inc. Process for making a multilayer metallization structure
US5252382A (en) * 1991-09-03 1993-10-12 Cornell Research Foundation, Inc. Interconnect structures having patterned interfaces to minimize stress migration and related electromigration damages
US5439731A (en) * 1994-03-11 1995-08-08 Cornell Research Goundation, Inc. Interconnect structures containing blocked segments to minimize stress migration and electromigration damage
TW290717B (en) * 1994-10-28 1996-11-11 Advanced Micro Devices Inc Method to prevent formation of defects during multilayer interconnect processing
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
US6156645A (en) * 1996-10-25 2000-12-05 Cypress Semiconductor Corporation Method of forming a metal layer on a substrate, including formation of wetting layer at a high temperature
JPH11265938A (ja) * 1998-03-18 1999-09-28 Toshiba Corp 半導体装置及びその製造方法
US6433428B1 (en) 1998-05-29 2002-08-13 Kabushiki Kaisha Toshiba Semiconductor device with a dual damascene type via contact structure and method for the manufacture of same
US6657376B1 (en) 1999-06-01 2003-12-02 Micron Technology, Inc. Electron emission devices and field emission display devices having buffer layer of microcrystalline silicon
US6650043B1 (en) 1999-07-20 2003-11-18 Micron Technology, Inc. Multilayer conductor structure for use in field emission display
US6420099B1 (en) * 1999-08-02 2002-07-16 Infineon Technologies Ag Tungsten hard mask for dry etching aluminum-containing layers
US7052350B1 (en) 1999-08-26 2006-05-30 Micron Technology, Inc. Field emission device having insulated column lines and method manufacture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58137231A (ja) * 1982-02-09 1983-08-15 Nec Corp 集積回路装置
JPS59119854A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置
JPS6043858A (ja) * 1983-08-22 1985-03-08 Toshiba Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
EP0014727A1 (de) * 1979-02-22 1980-09-03 Carl Hepting & Co. Lederwaren- und Gürtelfabrik GmbH Alarmvorrichtung für ein verschliessbares Behältnis, wie Koffer, Reisetasche, Aktentasche oder dgl.
JPS5839047A (ja) * 1981-09-02 1983-03-07 Hitachi Ltd 半導体装置およびその製法
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
JPS60136337A (ja) * 1983-12-22 1985-07-19 モノリシツク・メモリ−ズ・インコ−ポレイテツド ２重層処理においてヒロツク抑制層を形成する方法及びその構造物
US4592132A (en) * 1984-12-07 1986-06-03 Hughes Aircraft Company Process for fabricating multi-level-metal integrated circuits at high yields

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58137231A (ja) * 1982-02-09 1983-08-15 Nec Corp 集積回路装置
JPS59119854A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置
JPS6043858A (ja) * 1983-08-22 1985-03-08 Toshiba Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01233739A (ja) * 1988-03-14 1989-09-19 Hitachi Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0248668A3 (en) 1988-07-06
US4786962A (en) 1988-11-22
CA1264379A (en) 1990-01-09
EP0248668A2 (en) 1987-12-09

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