JPH11214506A

JPH11214506A - 半導体装置及びその製造方法

Info

Publication number: JPH11214506A
Application number: JP884898A
Authority: JP
Inventors: Noriaki Oda; 典明小田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-01-20
Filing date: 1998-01-20
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】ビアホール内に埋め込まれた上層配線の主配
線材料（ビアプラグ）がオーバーエッチングされるのを
防ぐことで、ビアプラグの抵抗が増大するのを回避し、
エレクトロマイグレーション寿命を向上させる。【解決手段】上層配線１１の下地膜としてのチタン膜
８を、コンタクトホール２４ａの内面に被着すると共に
ビアホール７ａの開口部から外方に延設し、ビアホール
７ａの開口部周縁にチタン膜ひさし部８ａを形成する。
上層配線１１の主配線膜であるアルミニウム膜９の側壁
９ａとチタン膜ひさし部８ａとで挟まれる挟角部に、酸
化膜サイドウオール１３を設ける。上層配線１１のエッ
チング形成の際、アルミニウム膜９が除去された時点で
一旦エッチングを終了し、この後、酸化膜サイドウオー
ル１３をマスクとして、アルミニウム膜９の下方から延
設されているチタン膜８の露出している部分をエッチン
グ除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ビアホールやコ
ンタクトホールを有する多層（配線）構造の半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】ＬＳＩ（large-scale integrated circu
it）等の半導体装置は、近年、高集積化、高密度化及び
処理速度の高速化が進められるのに伴い、素子や金属配
線を半導体基板の垂直方向に幾層にも重ねる多層構造と
して形成される傾向にある。このような多層構造の半導
体装置では、下層に形成される金属配線（以下、単に下
層配線ともいう）と上層に形成される金属配線（以下、
単に上層配線ともいう）とを相互に接続する必要がある
ため、層間絶縁膜にビアホール（via hole）と称する穴
を開け、このビアホール内に金属材料を埋め込むこと
で、ビアプラグ（via plug）を形成して、下層配線と上
層配線とを相互に接続するようにしている。同様に、下
層に形成されたトランジスタ等の素子領域と上層配線と
の間では、層間絶縁膜にコンタクトホール（contact ho
le）と称する穴を開け、このコンタクトホール内に金属
材料を埋め込むことで、コンタクトプラグ（contact pl
ug）を形成して、下層の素子領域と上層配線とを相互に
接続するようにしている。

【０００３】ところで、半導体装置の高集積化、高密度
化等を目的としての微細化につれて、各素子の電極間、
さらには、これらと外囲器端子等とを接続する配線の微
細化も進められ、配線幅、配線間隔が微小化されると共
に、ビアホールやコンタクトホール（以下、代表してビ
アホールともいう）のサイズも微小化され、したがて、
ビアプラグやコンタクトプラグ（以下、代表してビアプ
ラグともいう）のサイズも微小化されてきた。

【０００４】また、配線の微細化に伴い、ビアホールと
配線との間のマージンも小さくなり、極端な場合には、
図６（ａ）に示すように、ビアホール３７ａが、上層配
線３２や下層配線３１と殆どマージン無しで配置される
場合も起こりうるようになってきた。このようなケース
では、フォトリソグラフィ工程におけるアラインメント
精度にも限界があるため、ビアホール３７ａ（ビアプラ
グ３７ｂ）と上層配線３２のパターンとの間でズレが生
じ、この結果、同図（ｂ）に示すように、ビアホール３
７ａ（ビアプラグ３７ｂ）の周縁部の一部が上層配線３
２で覆われない、という事態が生じる虞があった。この
ような場合には、その後の上層配線のエッチング工程に
おいて、図７（ａ），（ｂ）に示すように、上層配線３
２によって覆われていない領域のビアプラグ３７ｂが削
られてしまうため、ビアホール３７ａ内に空隙Ｖができ
てしまう。

【０００５】さらに、これまでビアホール３７ａの埋め
込み材料として一般的に用いられてきたタングステン
（Ｗ）では、抵抗値が高いため、ビアホール３７ａのサ
イズが小さくなるにつれて、不都合が目立つようになっ
てきた。そこで、上下層配線３１，３２の主配線材料と
して従来から用いられてきたアルミニウムを埋め込み材
料として用いることが行われるようになってきた（G.H.
Choi et al.,“Effect of Underlayer Composition on
Al-Reflow Process", 1996 VMIC Conference 1996 ISMI
C-106/96/0251(c) p.251-256参照）。ビアホール３７ａ
の埋め込み材料としてアルミニウムを用いるようになっ
たのは、アルミニウムの抵抗値がタングステンの１／３
程度と低い上、上下層配線３１，３２とビアプラグ３７
ｂとが同一配線材料で連続する構成となるため、ビアホ
ール３７ａ近傍の上下層配線３１，３２にボイド（voi
d）が発生せず、したがって、エレクトロマイグレーシ
ョン寿命に関しても優れているためである。

【０００６】図８は、主配線材料であるアルミニウムで
ビアホールを埋設した構造を持つ従来の半導体装置の構
造を示す断面図である。この半導体装置は、同図に示す
ように、シリコン（Ｓｉ）等からなる半導体基板（図示
略）と、半導体基板上に形成された層間絶縁膜４１と、
その層間絶縁膜４１上に形成された下から順に下地膜で
あるバリアメタル膜４２−アルミニウム膜４３−窒化チ
タン膜４４よりなる下層配線４５と、さらにその上部を
覆うと共にビアホール４７ａが開口された層間絶縁膜４
６と、層間絶縁膜４６の上に形成された下から順に下地
膜であるチタン膜４８−主配線膜であるアルミニウム膜
４９−窒化チタン膜５０よりなる上層配線５１と、上層
配線５１を覆って形成されたプラズマ酸化膜５２とから
概略構成されている。そして、ビアホール４７ａ内には
その内壁面、底部を覆ってチタン膜４８が被着されると
共にその内部に上層配線５１の主配線材料であるアルミ
ニウムが埋め込まれてビアプラグ４７ｂが形成され、こ
のビアプラグ４７ｂを介して下層配線４５と上層配線５
１とが接続されている。

【０００７】次に、図９及び図１０を参照して、上記構
成の半導体装置の製造方法について説明する。まず、図
９（ａ）に示すように、半導体基板（図示略）上に、Ｃ
ＶＤ（chemical vapor deposition）法により、膜厚が
略０．８μｍのＢＰＳＧ（Boron-Phospho-Silicate Gla
ss）よりなる層間絶縁膜４１を形成する。次に、スパッ
タ法により、順にバリアメタル膜４２、アルミニウム膜
４３、窒化チタン膜４４を形成する。次に、フォトリソ
グラフィ工程及び反応性イオンエッチング法により、バ
リアメタル膜４２、アルミニウム膜４３及び窒化チタン
膜４４のうち、配線となる領域のみ残し他はエッチング
除去して、下層配線４５を形成する。この後、膜厚略
０．８μｍのプラズマ酸化膜よりなる層間絶縁膜４６を
形成し、フォトリソグラフィ工程及び反応性イオンエッ
チング法等により選択的にビアホール４７ａを開口す
る。

【０００８】次に、同図（ｂ）に示すように、膜厚３０
ｎｍのチタン膜４８、膜厚０．５μｍのアルミニウム膜
４９、膜厚略５０ｎｍの窒化チタン膜５０、膜厚略０．
２μｍのプラズマ酸化膜５２を順次形成する。次に、図
１０（ｃ）に示すように、フォトリソグラフィ工程及び
反応性イオンエッチング法により、プラズマ酸化膜５２
のうちの上層配線５１が形成される領域上方に形成され
ている部分のみ残して他は除去する。フォトリソグラフ
ィ工程に用いたフォトレジストは、プラズマ酸化膜５２
をエッチング除去後に剥離する。次に、同図（ｄ）に示
すように、所定の領域が除去されたプラズマ酸化膜５２
をマスクとした反応性イオンエッチング法により窒化チ
タン膜５０、アルミニウム膜４９、チタン膜４８をエッ
チング除去する。このようにして、ビアホール４７ａの
内部に、上層配線の主配線材料が埋め込まれた構造を有
する半導体装置が形成される。

【０００９】

【発明が解決しようとする課題】ところで、上記のよう
に、配線の微細化に伴い、ビアホールと配線との間のマ
ージンが小さくなった場合、フォトリソグラフィ工程に
おけるアラインメント精度の限界から、図６に示すよう
に、ビアホール３７ａ（ビアプラグ３７ｂ）と上層配線
のパターンとの間でズレが生じ、その後のエッチング工
程において、図７（ａ），（ｂ）に示すように、ビアプ
ラグ３７ｂが削られてしまいビアホール３７ａ内に空隙
Ｖができる。また、ビアホール３７ａのサイズが小さく
なるにつれて生じた不都合の解消として、上層配線５１
とビアプラグ４７ｂが連続した材料で構成される構造を
有する半導体装置においても、図９に示すように、ビア
ホール４７ａ内に形成されたビアプラグ４７ｂがオーバ
・エッチングにより削られて、キーホール５４が形成さ
れてしまうという不都合がある。なお、このケースは、
フォトリソグラフィ工程におけるアラインメント精度の
限界によりパターンのズレが生じる場合に関係なく起こ
ることである。すなわち、抵抗の低減、エレクトロマイ
グレーション寿命の向上にとって有利と考えられていた
構造の半導体装置であっても、キーホール形成による上
記不都合の発生を解消することはできない。

【００１０】このため、ビアプラグ４７ｂの断面積が設
計上の所定の断面積より小さくなってしまい、ビアプラ
グ４７ｂの抵抗が増大したり、エレクトロマイグレーシ
ョン（electromigration）寿命が短くなってしまう等の
不都合がある。ここで、エレクトロマイグレーションと
は、半導体装置に形成された金属配線膜等に電圧が印加
されて電流が流れているとき、その電流密度が高くなる
と、電気伝導を担う電子と金属イオンとの運動量の差・
その衝突等により金属イオンの移動が起きてしまうこと
をいう。このエレクトロマイグレーションが進行すると
絶縁劣化又は短絡を招くことがある。

【００１１】エレクトロマイグレーションに関しての５
０％故障時間ｔ₅₀は、以下の式で表される。ｔ₅₀＝Ａ×Ｊ−２×ｅｘｐ（０．６／ｋＴ）Ａ：材料に関する定数Ｊ：電流密度ｋ：ボルツマン定数Ｔ：絶対温度この式から、５０％故障時間ｔ₅₀は、電流密度が高くな
るほど、配線温度が高くなるほど短くなることが分か
る。したがって、ビアプラグの断面積が小さくなると、
流れる電流値を一定とした場合、電流密度は断面積に反
比例して逆に大きくなるから、５０％故障時間ｔ₅₀が小
さくなり、エレクトロマイグレーション寿命が短くな
る。

【００１２】それゆえ、ビアプラグの断面積が減少する
と、抵抗が増大し、このため電流密度が増大して発熱
し、これによる断線や、エレクトロマイグレーションに
よる断線がを生じる。

【００１３】この発明は、上述の事情に鑑みてなされた
もので、ビアホール又はコンタクトホールの上層配線を
エッチング形成する際に、ビアホール又はコンタクトホ
ール内に埋め込まれた上層配線の主配線材料がオーバ・
エッチングされて断面積が小さくなってしまうのを防
ぎ、ビアプラグ又はコンタクトプラグの抵抗の増大が回
避され、エレクトロマイグレーション寿命が向上され
た、高性能・高信頼性を有する半導体装置及びその製造
方法を提供することを目的としている。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、層間絶縁膜にビアホールを
穿設して、該ビアホールに導電性材料を埋め込むこと
で、上層の配線と下層の配線とが接続されてなる多層配
線構造の半導体装置に係り、少なくとも上記上層の配線
が、下地膜と、該下地膜の上に形成された主配線膜との
少なくとも２層構造からなると共に、上記下地膜は、上
記ビアホールの内壁面にも被着形成され、さらに、該ビ
アホールの上方外周縁まわりであって、上記上層の配線
が形成されていない領域にも、ひさし状に屈曲延設され
ていることを特徴としている

【００１５】また、請求項２記載の発明は、層間絶縁膜
にコンタクトホールを穿設して、該コンタクトホールに
導電性材料を埋め込むことで、半導体基板に形成された
素子領域とその上層の配線とが接続されてなる多層構造
の半導体装置に係り、上記上層の配線が、下地膜と、該
下地膜の上に形成された主配線膜との少なくとも２層構
造からなると共に、上記下地膜は、上記コンタクトホー
ルの内壁面にも被着形成され、さらに、該コンタクトホ
ールの上方外周縁まわりであって、上記上層の配線が形
成されていない領域にも、ひさし状に屈曲延設されてい
ることを特徴としている。

【００１６】また、請求項３記載の発明は、請求項１又
は２記載の半導体装置に係り、上記ビアホール又はコン
タクトホールの上方外周縁まわりであって、上記上層の
配線が形成されていない領域にひさし状に屈曲延設され
た上記下地膜の上には、絶縁膜が形成されていることを
特徴としている。

【００１７】また、請求項４記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記主配線膜は、ア
ルミニウムあるいはその合金、又はタングステンあるい
はその合金からなることを特徴としている。

【００１８】また、請求項５記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記下地膜は、チタ
ン、タングステン又はモリブデン、あるいは、これらの
金属の少なくとも１つを含む合金からなることを特徴と
している。

【００１９】また、請求項６記載の発明は、層間絶縁膜
にビアホールを穿設して、該ビアホールに導電性材料を
埋め込むことで上層の配線と下層の配線とが接続され、
かつ、上記上層の配線が、下地膜と、該下地膜の上に形
成された主配線膜との少なくとも２層構造からなる多層
配線構造の半導体装置を製造する方法に係り、半導体基
板上に上記下層の配線を形成する第１の工程と、該下層
の配線の上に層間絶縁膜を形成する第２の工程と、該層
間絶縁膜の領域に上記下層の配線に通ずる上記ビアホー
ルを穿設する第３の工程と、該ビアホールの内周面を含
む上記層間絶縁膜上に、上記下地膜を形成する第４の工
程と、上記下地膜の上に上記主配線膜を形成すると共に
上記ビアホールを上記主配線膜材料で埋め込む第５の工
程と、上記ビアホールを経由して上記下層の配線とつな
がる上記上層の配線を形成するために、上記主配線膜を
選択エッチングする第６の工程と、上記ビアホールの上
方外周縁まわりに相当する上記上層の配線の側壁に絶縁
側壁膜を形成する第７の工程と、該絶縁側壁膜をマスク
として上記下地膜の露出部分をエッチング除去する第８
の工程とを有してなることを特徴としている。

【００２０】また、請求項７記載の発明は、層間絶縁膜
にコンタクトホールを穿設して、該コンタクトホールに
導電性材料を埋め込むことで上層の配線と下層の配線と
が接続され、かつ、上記上層の配線が、下地膜と、該下
地膜の上に形成された主配線膜との少なくとも２層構造
からなる多層配線構造の半導体装置を製造する方法に係
り、半導体基板上に上記下層の配線を形成する第１の工
程と、該下層の配線の上に層間絶縁膜を形成する第２の
工程と、該層間絶縁膜の領域に上記下層の配線に通ずる
上記コンタクトホールを穿設する第３の工程と、該コン
タクトホールの内周面を含む上記層間絶縁膜上に、上記
下地膜を形成する第４の工程と、上記下地膜の上に上記
主配線膜を形成すると共に上記コンタクトホールを上記
主配線膜材料で埋め込む第５の工程と、上記コンタクト
ホールを経由して上記下層の配線とつながる上記上層の
配線を形成するために、上記主配線膜を選択エッチング
する第６の工程と、上記コンタクトホールの上方外周縁
まわりに相当する上記上層の配線の側壁に絶縁側壁膜を
形成する第７の工程と、該絶縁側壁膜をマスクとして上
記下地膜の露出部分をエッチング除去する第８の工程と
を有してなることを特徴としている。

【００２１】また、請求項８記載の発明は、請求項６又
は７記載の半導体装置の製造方法に係り、上記第７の工
程においては、上記第６の工程により上記上層の配線パ
ターンが形成された上記半導体基板上に絶縁膜を形成し
た後、形成された該絶縁膜に対して、異方性エッチング
によりエッチングバックすることで、上記絶縁側壁膜を
形成することを特徴としている。

【００２２】

【作用】この発明の半導体装置によれば、上層の配線の
下地膜が、ビアホール又はコンタクトホールの上方外周
縁まわりの上層の配線が形成されていない領域にひさし
状に屈曲延設される。そして、屈曲延設された下地膜の
上には絶縁膜が形成される。また、この発明の半導体装
置の製造方法によれば、上層の配線をエッチング形成す
る際、上層の配線の主配線膜が除去された時点で一旦エ
ッチングを終了し、ビアホール又はコンタクトホールの
上方外周縁まわりの主配線膜の側壁及び該側壁付近の下
地膜を覆って形成された絶縁側壁膜をマスクとして、主
配線膜下方から延設されている下地膜の露出している部
分をエッチング除去する。このため、ビアホール又はコ
ンタクトホールに埋め込まれた主配線膜がオーバエッチ
ングされて削られ、ビアプラグ又はコンタクトプラグの
断面積が小さくなることはない。これにより、ビアプラ
グ又はコンタクトプラグの抵抗の増大を回避でき、エレ
クトロマイグレーションの寿命を向上することができ
る。

【００２３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例図１は、この発明の第１実施例である半導体装置の構造
を概略示す断面図である。この例の半導体装置は、同図
に示すように、シリコン（Ｓｉ）等からなる半導体基板
（図示略）と、半導体基板上に形成された層間絶縁膜１
と、その層間絶縁膜１上に形成された下から順に下地膜
であるバリアメタル膜２−アルミニウム膜３−窒化チタ
ン膜４よりなる下層配線５と、さらにその上部を覆って
形成されると共にビアホール７ａが開口されている層間
絶縁膜６と、この層間絶縁膜６の上に形成された下から
順に下地膜であるチタン膜８−主配線膜であるアルミニ
ウム膜９−窒化チタン膜１０よりなる上層配線１１とを
有して構成されている。

【００２４】上記チタン膜８は、ビアホー７ａの内壁
面、底部を覆って被着されると共に、ビアホール７ａの
上方外周縁まわりであって上層配線１１が形成されてい
ない領域に屈曲延設されてひさし状のチタン膜ひさし部
８ａを形成しており、チタン膜ひさし部８ａの付け根は
アルミニウム膜９の側壁９ａに接している。そして、チ
タン膜８が被着されたビアホール７ａ内部には上層配線
１１の主配線材料であるアルミニウムが埋め込まれてビ
アプラグ７ｂが形成され、このビアプラグ７ｂを介して
下層配線５と上層配線１１とが接続されている。さら
に、この例の半導体装置は、上層配線１１を覆って形成
されたプラズマ酸化膜１２を有してなり、上層配線１１
の主配線膜であるアルミニウム膜９の側壁９ａとチタン
膜ひさし部８ａとは、プラズマ酸化膜１２の一部分であ
る酸化膜サイドウオール１３で覆われている。

【００２５】次に、図２及び図３を参照して、上記構成
の半導体装置の製造方法について説明する。図２（ａ）
に示すように、シリコン半導体基板（図示略）上に、Ｃ
ＶＤ法により、膜厚が略０．８μｍのＢＰＳＧからなる
層間絶縁膜１を形成し、その上部にスパッタ法により順
にバリアメタル膜２、アルミニウム膜３、窒化チタン膜
４を形成する。この後、周知のフォトリソグラフィ工程
及び反応性イオンエッチング法により、バリアメタル膜
２、アルミニウム膜３、窒化チタン膜４のうちの配線の
形成を意図する領域のみ残して他は除去し下層配線５を
形成する。

【００２６】ここで、バリアメタル膜２は、下から順に
膜厚が略３０ｎｍのチタン、膜厚が略１００ｎｍの窒化
チタンで形成する。バリアメタル膜２は、層間絶縁膜１
と主配線材料であるアルミニウム膜３との密着性を改善
したり、ＣＶＤ法で用いられる原料ガスと半導体基板と
の反応によって生じる相互拡散に基く接合破壊を防止す
るために、形成する膜である。また、アルミニウム膜３
は、膜厚が略０．５μｍであり、また、窒化チタン膜４
は膜厚が略５０ｎｍであり、後述のビアホール７ａの開
口時のフォトリソグラフィ工程における反射防止膜とし
て働く。この後、下層配線５が形成された半導体基板を
覆って、プラズマＣＶＤ法により、膜厚が略０．８μｍ
のプラズマ酸化膜よりなる層間絶縁膜６を形成し、周知
のフォトリソグラフィ工程及び反応性イオンエッチング
法により選択的にビアホール７ａを開口する。層間絶縁
膜６の形成においては、配線の主配線材料であるアルミ
ニウムの融点が略６００℃であることを考慮して、略４
００℃で酸化膜を形成できるプラズマＣＶＤ法を用い
る。ビアホール７ａは、層間絶縁膜６及び窒化チタン膜
４を完全に除去して開口する。窒化チタン膜４の反射防
止膜としての作用により、ビアホール７ａは設計形状・
寸法通りに異方性エッチングされる。

【００２７】次に、同図（ｂ）に示すように、スパッタ
法により順次膜厚が略３０ｎｍのチタン膜８、膜厚が略
０．５μｍのアルミニウム膜９、フォトリソグラフィ工
程での反射防止膜として働く膜厚が略５０ｎｍの窒化チ
タン膜１０を形成し、さらに、プラズマＣＶＤ法により
膜厚が略０．２μｍのプラズマ酸化膜１２を形成する。
このとき、アルミニウムは略４５０℃の高温でスパッタ
することにより、ビアホール７ａを完全に埋め込む。ま
た、チタン膜８のチタンとアルミニウム膜９のアルミニ
ウムが完全に反応しチタンアルミニウム（ＴｉＡｌ₃ ）
が形成されるようにする。

【００２８】次に、同図（ｃ）に示すように、周知のフ
ォトリソグラフィ工程及び反応性イオンエッチング法に
より、アルミニウム膜９のうちの配線形成のため除去す
べき部分の上方に位置しているプラズマ酸化膜１２を、
窒化チタン膜１０を反射防止膜として、エッチング除去
する。フォトリソグラフィ工程に用いたフォトレジスト
は、プラズマ酸化膜１２をエッチング後に剥離する。

【００２９】次に、図３（ｄ）に示すように、プラズマ
酸化膜１２をマスクとした反応性イオンエッチング法に
より、窒化チタン膜１０、アルミニウム膜９を異方性エ
ッチングする。このときのエッチング条件は、例えば、
比率１０：１〜５：１からなる塩素ガス（Ｃｌ₂）と窒
素ガス（Ｎ₂）の混合ガスを用いて、気圧０．０５〜
０．１５Torr、ＲＦパワー４５０〜５００Ｗである。こ
の場合、例えばエッチング時に発生するプラズマの発光
波形をモニターすることによりエンド・ポイントを検出
し、アルミニウム膜９がエッチング除去された時点でこ
の反応性イオンエッチング工程を終了させれば良い。

【００３０】次に、同図（ｅ）に示すように、プラズマ
ＣＶＤ法により、プラズマ酸化膜１２を膜厚略０．３μ
ｍ成長させ、異方性エッチングによりエッチングバック
を行い、アルミニウム膜９の側壁９ａを少なくとも含む
上層配線１１の側壁と、側壁９ａ付近のビアホール７ａ
の開口部周縁に位置するチタン膜８とを覆ってプラズマ
酸化膜の酸化膜サイドウォール１３を形成する。エッチ
ングバック後の酸化膜サイドウォール１３の側方への膜
厚は、略０．１μｍに形成する。次に、同図（ｆ）に示
すように、酸化膜サイドウォール１３をマスクとして、
反応性イオンエッチング法によりチタン膜８の露出して
いる部分をエッチング除去して、下層配線１１を形成す
る。このとき、ビアホール７ａの開口部周縁の上層配線
１１が形成されていない領域にチタン膜ひさし部８ａが
形成される。

【００３１】それゆえ、この例の構成によれば、設計上
ビアホール７ａと上層配線１１のマージンが小さくな
り、極端な場合略０μｍとなるような場合でも、上層配
線１１を形成する際、酸化膜サイドウォール１３の幅の
分だけマージンを得ることができるので、ビアプラグ７
ｂはオーバーエッチングされることがない。したがっ
て、キーホールが発生しないため、設計通りの断面積が
得られ、抵抗の増大を回避でき、エレクトロマイグレー
ション寿命を向上できる。

【００３２】図４に、この第１実施例と従来例とについ
ての、各々、ビアプラグ抵抗のビアホール−上層配線間
マージン依存性、ビアプラグ部のエレクトロマイグレー
ション寿命のビアホール−上層配線間マージン依存性を
比較して示す。同図から明らかなように、マージンが小
さくなって上層の配線がビアホールを覆わないようにな
っても、抵抗、エレクトロマイグレーション寿命に急激
な変動がない。したがって、この実施例の構成によれ
ば、明らかに抵抗の増大を回避でき、エレクトロマイグ
レーション寿命を向上できる。

【００３３】◇第２実施例図５は、この発明の第２実施例である半導体装置の概略
構造を示す断面図である。この例の半導体装置の構成が
上述した第１実施例と大きく異なるところは、ビアプラ
グに代えてコンタクトプラグが形成され、上層配線の主
配線材料及びコンタクトホールに埋め込まれる材料が、
アルミニウムに代えてタングステンを用いるようにした
点である。

【００３４】この例の半導体装置は、同図に示すよう
に、シリコン基板２０と、シリコン基板２０の表層に形
成された素子分離領域であるフィールド領域２１及び素
子（不図示）が形成されている拡散層領域２２と、その
上部を覆って形成されると共にコンタクトホール２４ａ
が開口されている層間絶縁膜２３と、この層間絶縁膜２
３の上に形成された下から順に下地膜であるチタン膜２
５−主配線膜であるタングステン膜２７−窒化チタン膜
２８よりなる上層配線２６とを有している。

【００３５】チタン膜２５は、コンタクトホール２４ａ
の内壁面、底部を覆って被着されると共に、コンタクト
ホール２４ａの上方外周縁まわりであって上層配線２６
が形成されていない領域に屈曲延設されてひさし状のチ
タン膜ひさし部２５ａを形成しており、チタン膜ひさし
部２５ａの付け根はタングステンム膜２７の側壁２７ａ
に接している。そして、チタン膜２５が被着されたコン
タクトホール２４ａ内部には上層配線２６の主配線材料
であるタングステンが埋め込まれてコンタクトプラグ２
４ｂが形成され、このコンタクトプラグ２４ｂを介して
素子と上層配線２６とが接続されている。さらに、この
例の半導体装置は、上層配線２６を覆って形成されたプ
ラズマ酸化膜２９を有してなり、上層配線２６の主配線
膜であるタングステン膜２７の側壁２７ａとチタン膜ひ
さし部２５ａとは、プラズマ酸化膜２９の一部分である
酸化膜サイドウオール３０で覆われている。

【００３６】次に、図５を参照して、上記構成の半導体
装置の製造方法について説明する。まず、熱拡散、イオ
ン打ち込み法により、シリコン半導体基板２０の表層に
拡散層領域２２及びフィールド領域２１を形成し、その
後、プラズマＣＶＤ法により、膜厚が略０．８μｍのプ
ラズマ酸化膜より成る層間絶縁膜２３を形成する。次
に、周知のフォトリソグラフィ工程及び反応性イオンエ
ッチング法により選択的にコンタクトホール２４ａを開
口する。

【００３７】次に、スパッタ法により、上層配線２６の
下地膜であって膜厚が略３０ｎｍのチタン膜２５、膜厚
が略０．５μｍのタングステン膜２７、膜厚が略５０ｎ
ｍの窒化チタン膜２８を形成し、さらにプラズマＣＶＤ
法により膜厚が略０．２μｍのプラズマ酸化膜２９を順
次形成する。このとき、タングステン膜２７でコンタク
トホール２４ａを完全に埋め込むようにスパッタリング
する。

【００３８】次に、周知のフォトリソグラフィ工程及び
反応性イオンエッチング法により、タングステン膜２７
のうちの上層配線形成のため除去すべき部分の上方に位
置しているプラズマ酸化膜２９を、窒化チタン膜２８を
反射防止膜としてエッチング除去する。フォトリソグラ
フィ工程に用いたフォトレジストは、プラズマ酸化膜２
９をエッチング除去後に剥離する。

【００３９】次に、所定の領域が除去されたプラズマ酸
化膜２９をマスクとした反応性イオンエッチングにより
窒化チタン膜２８及びタングステン膜２７を異方性エッ
チングする。このときのエッチング条件は、例えば、比
率１０：１〜５：１からなる六フッ化硫黄ガス（Ｓ
Ｆ₆）と窒素ガス（Ｎ₂）の混合ガスを用いて、気圧０．
０５〜０．１５Torr、ＲＦパワー４５０〜５５０Ｗであ
る。この場合、例えばエッチング時に発生するプラズマ
の発光波形をモニターすることによりエンド・ポイント
を検出し、タングステン膜２７がエッチング除去された
時点で、この反応性イオンエッチング工程を終了させれ
ば良い。

【００４０】次に、プラズマＣＶＤ法によりプラズマ酸
化膜２９を膜厚略０．３μｍ成長させ、異方性エッチン
グによりエッチングバックを行い、窒化チタン膜２８及
びタングステン膜２７の側壁２７ａと、該側壁２７ａ付
近のコンタクトホール２４ａの開口部周縁に位置するチ
タン膜２５とを覆ってプラズマ酸化膜の酸化膜サイドウ
ォール３０を形成する。エッチングバック後の酸化膜サ
イドウォール３０の側方への膜厚は、略０．１μｍに形
成する。次に、酸化膜のサイドウォール３０をマスクと
して、反応性イオンエッチング法によりチタン膜２５の
露出している部分をエッチング除去して、上層配線２６
を形成する。このとき、コンタクトホール２４ａの開口
部周縁の上層層配線２６の形成されていない領域にチタ
ン膜ひさし部２５ａが形成される。

【００４１】上記のように、この第２実施例において
は、上層配線２６の下地膜であるチタン膜２５が、コン
タクトホール２４ａの開口部周縁にひさし状に屈曲延設
されてチタン膜ひさし部２５ａが形成され、また、チタ
ン膜ひさし部２５ａと上層配線２６の主配線材料である
タングステン膜２７の側壁２７ａとで挟まれる狭角部に
は、酸化膜サイドウオール３０が形成される。また、上
層配線２６のエッチング形成の際、タングステン膜２７
が除去された時点で一旦エッチングを終了し、この後、
タングステン膜２７の側壁２７ａ及びこの側壁２７ａ付
近のチタン膜２５を覆って形成された酸化膜サイドウオ
ール３０をマスクとして、タングステン膜２７の下方か
ら延設されているチタン膜２５の露出している部分をエ
ッチング除去する。

【００４２】それゆえ、この例の構成によれば、コンタ
クトホール２４ａ内にコンタクトプラグ２４ｂを形成す
る上層配線の主配線材料であるタングステンが、オーバ
エッチングされることがなく、したがって、キーホール
が形成されないため、第１実施例で上述したと略同様の
効果を得ることができる。すなわち、抵抗の増大を回避
することができ、エレクトロマイグレーション耐性を向
上させることができる。さらに、高性能・高信頼性を有
する半導体装置置を得ることができる。

【００４３】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、配線をす
る反射防止用の窒化チタン膜４、１０、２８は、適宜、
省略できる。上層配線の下地膜は、上述の実施例では、
チタン膜を用いたが、下層配線の下地膜と同様に２層構
造としても良い。また、主配線材料はアルミニウムやタ
ングステンに限らず、例えばＡｌＣｕのアルミ合金、タ
ングステン合金でも良い。また、上述の実施例では、上
層配線１１及び上層配線２６の下地膜としてチタンを用
いたが、これに限られず、タングステン、モリブデン、
あるいはその合金でも良い。

【００４４】

【発明の効果】以上説明したように、この発明の構成に
よれば、ビアホール又はコンタクトホールの上層配線を
エッチングで形成する際、ビアホール又はコンタクトホ
ールに埋め込まれた上層配線の主配線膜が削られること
はないので、ビアプラグ又はコンタクトプラグの抵抗の
増大を回避することができ、エレクトロマイグレーショ
ン寿命を向上できる。

【図面の簡単な説明】

【図１】この発明の第１実施例である半導体装置の構造
を示す断面図である。

【図２】同半導体装置の製造方法を示す工程順断面図で
ある。

【図３】同半導体装置の製造方法を示す工程順断面図で
ある。

【図４】同半導体装置と従来例とについてのエレクトロ
マイグレーション寿命のマージン依存性を比較して示す
グラフであり、（ａ）は、ビアプラグ抵抗のビアホール
−上層配線間マージン依存性を示すグラフ、また、
（ｂ）は、ビアプラグ部のエレクトロマイグレーション
寿命のビアホール−上層配線間マージン依存性を示すグ
ラフである。

【図５】この発明の第２実施例である半導体装置の概略
構造を示す断面図である。

【図６】従来例で生じていたパターンのズレを説明する
ための、ビアホール付近の平面図である。

【図７】従来例で生じていたビアプラグの欠陥を説明す
るための、ビアホール付近の断面図である。

【図８】主配線材料であるアルミニウムでビアホールを
埋設した構造を持つ従来の半導体装置の構造を示す断面
図である。

【図９】同半導体装置の製造方法を示す工程順断面図で
ある。

【図１０】同半導体装置の製造方法を示す工程順断面図
である。

【符号の説明】

５下層配線６層間絶縁膜７ａビアホール８チタン膜（下地膜）８ａチタン膜ひさし部９アルミニウム膜（主配線膜）９ａ側壁１１上層配線１２，２９プラズマ酸化膜１３，３０酸化膜サイドウォール（絶縁側壁膜）２０シリコン半導体基板２２拡散層領域（素子領域）２３層間絶縁膜２４ａコンタクトホール２５チタン膜（下地膜）２５ａチタン膜ひさし部２６上層配線２７タングステン膜（主配線膜）２７ａ側壁

Claims

【特許請求の範囲】

【請求項１】層間絶縁膜にビアホールを穿設して、該
ビアホールに導電性材料を埋め込むことで、上層の配線
と下層の配線とが接続されてなる多層配線構造の半導体
装置であって、少なくとも前記上層の配線が、下地膜と、該下地膜の上
に形成された主配線膜との少なくとも２層構造からなる
と共に、前記下地膜は、前記ビアホールの内壁面にも被着形成さ
れ、さらに、該ビアホールの上方外周縁まわりであっ
て、前記上層の配線が形成されていない領域にも、ひさ
し状に屈曲延設されていることを特徴とする半導体装
置。
【請求項２】層間絶縁膜にコンタクトホールを穿設し
て、該コンタクトホールに導電性材料を埋め込むこと
で、半導体基板に形成された素子領域とその上層の配線
とが接続されてなる多層構造の半導体装置であって、前記上層の配線が、下地膜と、該下地膜の上に形成され
た主配線膜との少なくとも２層構造からなると共に、前記下地膜は、前記コンタクトホールの内壁面にも被着
形成され、さらに、該コンタクトホールの上方外周縁ま
わりであって、前記上層の配線が形成されていない領域
にも、ひさし状に屈曲延設されていることを特徴とする
半導体装置。
【請求項３】前記ビアホール又はコンタクトホールの
上方外周縁まわりであって、前記上層の配線が形成され
ていない領域にひさし状に屈曲延設された前記下地膜の
上には、絶縁膜が形成されていることを特徴とする請求
項１又は２記載の半導体装置。
【請求項４】前記主配線膜は、アルミニウムあるいは
その合金、又はタングステンあるいはその合金からなる
ことを特徴とする請求項１，２又は３記載の半導体装
置。
【請求項５】前記下地膜は、チタン、タングステン又
はモリブデン、あるいは、これらの金属の少なくとも１
つを含む合金からなることを特徴とする請求項１，２又
は３記載の半導体装置の製造方法。
【請求項６】層間絶縁膜にビアホールを穿設して、該
ビアホールに導電性材料を埋め込むことで上層の配線と
下層の配線とが接続され、かつ、前記上層の配線が、下
地膜と、該下地膜の上に形成された主配線膜との少なく
とも２層構造からなる多層配線構造の半導体装置を製造
する方法であって、半導体基板上に前記下層の配線を形成する第１の工程
と、該下層の配線の上に層間絶縁膜を形成する第２の工程
と、該層間絶縁膜の領域に前記下層の配線に通ずる前記ビア
ホールを穿設する第３の工程と、該ビアホールの内周面を含む前記層間絶縁膜上に、前記
下地膜を形成する第４の工程と、前記下地膜の上に前記主配線膜を形成すると共に前記ビ
アホールを前記主配線膜材料で埋め込む第５の工程と、前記ビアホールを経由して前記下層の配線とつながる前
記上層の配線を形成するために、前記主配線膜を選択エ
ッチングする第６の工程と、前記ビアホールの上方外周縁まわりに相当する前記上層
の配線の側壁に絶縁側壁膜を形成する第７の工程と、該絶縁側壁膜をマスクとして前記下地膜の露出部分をエ
ッチング除去する第８の工程とを有してなることを特徴
とする半導体装置の製造方法。
【請求項７】層間絶縁膜にコンタクトホールを穿設し
て、該コンタクトホールに導電性材料を埋め込むことで
上層の配線と下層の配線とが接続され、かつ、前記上層
の配線が、下地膜と、該下地膜の上に形成された主配線
膜との少なくとも２層構造からなる多層配線構造の半導
体装置を製造する方法であって、半導体基板上に前記下層の配線を形成する第１の工程
と、該下層の配線の上に層間絶縁膜を形成する第２の工程
と、該層間絶縁膜の領域に前記下層の配線に通ずる前記コン
タクトホールを穿設する第３の工程と、該コンタクトホールの内周面を含む前記層間絶縁膜上
に、前記下地膜を形成する第４の工程と、前記下地膜の上に前記主配線膜を形成すると共に前記コ
ンタクトホールを前記主配線膜材料で埋め込む第５の工
程と、前記コンタクトホールを経由して前記下層の配線とつな
がる前記上層の配線を形成するために、前記主配線膜を
選択エッチングする第６の工程と、前記コンタクトホールの上方外周縁まわりに相当する前
記上層の配線の側壁に絶縁側壁膜を形成する第７の工程
と、該絶縁側壁膜をマスクとして前記下地膜の露出部分をエ
ッチング除去する第８の工程とを有してなることを特徴
とする半導体装置の製造方法。
【請求項８】前記第７の工程においては、前記第６の
工程により前記上層の配線パターンが形成された前記半
導体基板上に絶縁膜を形成した後、形成された該絶縁膜
に対して、異方性エッチングによりエッチングバックす
ることで、前記絶縁側壁膜を形成することを特徴とする
請求項６又は７記載の半導体装置の製造方法。