JP4636414B2 - チタン/アルミニウム合金を用いた集積回路金属被着膜 - Google Patents

チタン/アルミニウム合金を用いた集積回路金属被着膜 Download PDF

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Description

本発明は、半導体集積回路上に電気配線等のために設けられる金属被着膜、その製造方法、及び金属被着膜を含む集積回路に関する。
集積回路(IC)技術の分野において、相互結合金属被着膜の技術は重要であり、長年にわたってIC全体の物理的な構造における研究開発者達の大きな関心事であった。ICの金属被着膜層は基本的にはICシリコン内の様々な回路部材に接続されて使われているが、金属被着膜は、また、得られるデバイスの外形、欠陥密度、及び、漏れ電流に直接影響するのでIC金属被着膜を研究の重要な領域になっている。
例えば、IC用金属被着膜は、相互接続を取り囲んでいるシリコン及び誘電体層内の移動不純物の密度に影響を与える。例えば、研究者達は、いくつかの金属基板が、ICのシリコン及び誘電体層内の様々な移動不純物を捕捉することができる「ゲッタリング」材料として有効である。一般的に、ゲッタリングは、集積回路においてIC製造工程中に通常入り込んでしまう移動不純物の作用を和らげる処理として好ましいものである。このような不純物の作用には、デバイス性能、信頼性、及び、処理収率などの劣化を含んでいる。通常、ゲッタリングは、移動不純物の移動を制限してIC全体の性能を改善することによりそれらの影響を小さくしている。
しかしながら、ゲッタリングの作用が大きすぎるという場合もある。言い換えると、適度な量のある特定な種の移動不純物は、集積回路の性能に対して間違いなく有効である。例えば、従来技術において、チタンは、いくつかの理由によりIC金属被着膜の構成材料として有効であることが判っている。ゲッタリング物質として、チタンは、水、水素、及び、酸素を捕捉し、それらが、ICのシリコン及び誘電体層内から容易に吸収されることを可能にする。チタンのゲッタリング特性は、既に議論されており、例えば、Marwick,A.D.などにより、Journal of Applied Physics、Vol.69、No.11、1 June 1991、pp.7921−23、“Hydrogen redistribution and getter−ing in AlCu/Ti thin films”において、及び、Yoshimura,M.などにより、Proceedings of the 1995 IEEEInternational Reliability Physics Symposium、pp.359−64、“Deoxid−ation ofWater Desorbed from APCVD TEOS−O3 SiO2 by Titanium Cap Layer”において議論されている。更に、チタンは低い接触抵抗を有し、従って、アルミニウムのエレクトロマイグレーション特性を改善する。ある場合には、不運なことに、チタンにより生じるゲッタリング作用は、過剰の水分子を発生させ、従って、水を形成するように結合された水素と酸素がその形でチタン内に吸収されることになる。例えば、水とその構成元素は、欠陥位置と結合してシリコン内における構造的な欠陥を不活性化してICが更に効率的に機能するようにする場合には有益である。その場合、水素と酸素のゲッタリングは、ICの性能特性にとって有害であり、漏れ電流やデバイスの最適な性能に対するその他の障害を増加させることにもなる。
従って、多くの場合、エレクトロマイグレーション作用の改善や低接触抵抗のようなチタンの肯定的な又は正の性質を用いて金属被着膜構造を形成し、同時に、チタンのゲッタリング作用を制限することによって、水、水素、及び酸素が、デバイスのシリコン層における構造的な欠陥を不活性化するのに有効であるようにすることが好都合である。
本発明による特定の実施形態が、以下に説明され、集積回路における金属被着膜構造に使われるチタンの有用な用途が提供される。提案される構造はチタンにおける望ましいエレクトロマイグレーションと接触抵抗特性の利点を得ることができるとともにそのゲッタリング能力を制限するものである。結果的に、水(及びそれを構成する水素と酸素)のような十分な量の移動不純物が、ICのシリコン層における構造的な欠陥を不活性化するのに有効となる。
本発明による実施形態となる方法によれば、ICの製造工程中で集積回路に予め設けられた層上へのチタン層を堆積する工程から始まる。次いで、アルミニウム層が、チタン層に直接堆積される。製造処理工程中において通常引き続いて行なわれるICの加熱中に、少なくともチタンの一部分が、アルミニウム層と合金を形成する。このアルミニウムとチタンの合金の利点は、チタンのゲッタリング能力が制限され、水、水素、及び、酸素のような移動不純物によるICのシリコンにおける構造的な欠陥を不活性化することを可能にすることにある。同時に、チタンは、また、低い接触抵抗と改善されたエレクトロマイグレーション特性を与えるようなアルミニウムの構造組織を整える。
本発明のその他の実施形態は、ICの製造後にICの予め設けられた層に配置される金属被着膜構造を開示している。チタン層が、この予め設けられている層の上に配置される。次いで、アルミニウム層が、チタン層の上に配置され、このチタン層は、アルミニウム層と少なくとも部分的に合金を形成する。その結果、アルミニウムと合金を形成されたチタンの一部分は、最早、ゲッタリング種としては機能せず、正規にアルミニウムに連携して望ましいエレクトロマイグレーション速度と低い接触抵抗特性を与える。
本発明のその他の構成と効果は、本発明の原理を実施形態により説明している添付の図面を参照しつつ行われる以下の詳細な説明から明らかになるであろう。
図1には、金属層堆積直後の製造工程中における集積回路の断面図が示されている。集積回路は、どのようなタイプのものでも良く、アプリケーションを特定した集積回路(ASIC)、マイクロプロセッサ、アナログIC、光電子集積回路などを含むことができるが、これらに限定されるものではない。図1における実施形態に対して、集積回路に堆積されるすべての層に対する基本的な構成は、シリコン層10であり、これは、通常は、標準のシリコンウエハである。シリコン層10は、ICの他の層が堆積されるシリコン上面5を備えている。広く知られているように、集積回路の様々な電子的部材を形成する半導体デバイス(図示せず)は、基本的にシリコン層10の内部あるいは上部に配置される。また、図1に示されているのは、構造欠陥7であって、これは、シリコン層10の内部と同様にシリコン層10のシリコン上面5にも位置している。構造欠陥7は、通常のウエハ製造処理において発生する。シリコン層10の上側は、ほとんどの場合、二酸化シリコンである第1の誘電体層20に堆積されている。次いで、金属被着膜構造30が、第1の誘電体層20に堆積され、これは、金属被着膜構造30とシリコン層10との間に電気的な絶縁を行なう。金属被着膜構造30は、実際には、多数の配線、或いは、「トレース」により構成されるが、単純化のために、その一つのみが図1に示されている。金属製の電気接点(図示せず)が、第1の誘電体層20内の所定の位置に設けられ、金属被着膜構造30によるシリコン層10内での半導体回路構成要素の相互接続を可能にしている。
図1の実施形態において、金属被着膜構造30は、堆積直後においては、3個の異なる金属層により形成されている。チタン層30が、まず、誘電体層20に堆積され、次いで、アルミニウム層34が、最後に、窒化チタン層36が堆積される。窒化チタン層36は、この実施形態においては上部のクラッド層として用いられ、エレクトロマイグレーションを保護するとともにパターン化を支援する反射防止層として働く。他の実施形態においては、上方の単一のクラッド層も複数のクラッド層もまったく用いられないこともある。更に他の実施形態では、チタンタングステン、窒化チタンタングステン、タングステン、窒化タングステン、タンタル、窒化タンタル、及びモリブデン等の別の物質が使われるが、これらに限定されるものではない。誘電体層20上に堆積させられたチタン層32の存在は、シリコン層10の回路構成成分と金属被着膜構造30とを接続するのに使われたとき、窒化チタンとチタンタングステンのようなその他の金属物質の接触抵抗に比べて、接触抵抗を改善する。また、チタン層32は、アルミニウム層34のエレクトロマイグレーション特性を改善する。換言すると、アルミニウム層34は、金属を流れる電流の結果としてその格子構造における亀裂の発生を抑える。このような亀裂は、究極的には、ICの金属被着膜層内に回路の接続不良(オープン状態)を生じることも有り得る。
前述したように、チタンは、また、集積回路回路内における移動不純物に結合してゲッタリング種として機能してこれらの不純物を電荷キャリヤとして無効にする。この効果はIC内では時には有益であって、ゲッタリングが望ましくないとき特別な事例となる。例えば、チタンによってゲッターされた不純物は、水と、その構成物質である水素と酸素を含んでおり、換言すると、チタンは、水、水素及び酸素をICの周囲領域から除去する。しかしながら、通常は、IC製造処理工程中に存在する水、水素及び酸素は、構造欠陥7を不活性化する作用物質として有用である。この不活性化剤は、構造欠陥7のダングリング・ボンドに結合してダングリング・ボンドの能力を封じてシリコン層10内の漏れ電流路を遮断する。漏れ電流は、通常、オフ状態にバイアスされたとき、MOSFETのゲート内に、あるいは、MOSFETのチャンネルを介して電流が流れることが期待されず、あるいは、望まれないとき、半導体回路内のところどころに発生する。
望ましくない漏れ電流の他の例は、光電子集積回路におけるフォトダイオードに関連した「暗電流」である。この場合、フォトダイオードは、暗い状態において極めて少量の電流を発生させる。しかしながら、シリコンの表面における欠陥の存在は、期待以上に大きな暗電流を発生させ、実際のところ、光の照射がないとき、フォトダイオードへの入射光の存在を指示することになるのであろう。これらのような状況において、構造欠陥7の不活性化は、回路の機能性を大きく改善することになろう。本発明の実施形態による金属被着膜構造30は、このような能力を与える。
図2は、図1に示される集積回路の同一部分の断面図であるが、第2の誘電体層40と不活性化層50が堆積された後を示している。通常は二酸化シリコンである第2の誘電体層40は、ICに引き続き堆積される層から金属被着膜構造30を電気的に絶縁する部分として働く。その後、不活性化層50が、残りのIC製造処理工程中にICに対する全体的な保護のために追加される。不活性化層50は、また、IC内で水、水素、及び、酸素を捕捉するバリヤとして働く。図1、図2、及び、図3に示されている実施形態において、唯一の金属被着膜層が、堆積される。しかしながら、典型的な集積回路においては、2以上の層が形成される。それらの実施形態において、金属被着膜構造30は、ICにおける各々の金属被着膜層に用いることができよう。
第2の誘電体層40と不活性化層50に対する堆積とその他の処理中に、金属被着膜構造30は、十分に加熱されてチタン層32(図1から)及びアルミニウム層34の少なくとも部分的な合金を生じてチタンアルミニウム合金層38が創出される。
図2の実施形態は、チタン層32の全体がアルミニウム層34と合金を形成し、金属被着膜構造30には「純」チタンを残さないような場合を実現したものである。このような状態は、上述したような光電子集積回路の場合には望ましい状態である。金属被着膜構造30内での純チタンの存在は、水及び関連する水素と酸素における少なくとも部分的なゲッタリングを可能にする。結果として、シリコン層10のシリコン上面5における欠陥を不活性化するために使うことができる移動不純物の数は、少なくなり、従って、フォトダイオードの暗電流が、増加することになろう。光電子集積回路において金属被着膜構造30を用いて行なわれるテストに従って、約200Å以下の厚さを備えたチタン層32は、アルミニウム層34と完全に合金を形成できる。しかしながら、その他の製造処理は、上述した光電子集積回路において示されたのと同一の不活性化効果を得るためにチタン層32に200Åを超える厚さでアルミニウム層34と完全な合金を形成することを可能にする。
その他の実施形態において、それ以上のゲッタリングが望ましい、そのような状況においては、チタン層32は更に厚くされ、チタン層32とアルミニウム層34との部分的な合金化のみが形成され、従って、チタン層32の一部分が、金属被着膜構造30に残ることになる。このような場合、水及びその構成元素のゲッタリングは、シリコン層10内と同様にシリコン層10のシリコン上面5における構造欠陥7の弱い不活性化を捨てて得られる。
図3は、最終的なアニール過程が完了した後の集積回路の理想的な断面図を示している。最終的なアニール中に、ICは高温に加熱され、その温度は、延長された時間だけ維持される。この最終的なアニールは、第1の誘電体層20と第2の誘電体層40内の水、水素、及び、酸素による構造欠陥7(図2の)が残存しているシリコン層10内への迅速な拡散を可能にする。水素と酸素は、次いで、構造欠陥7に至り、それらの関連するダングリング・ボンドに結合し、これにより構造欠陥7を、初期の段階で構造欠陥7に起因していた有害な作用効果を生じないような不活性化された構造欠陥8に変換する。その結果、漏れ電流(或いは、光電子集積回路に対する暗電流)のような作用が、不活性化された構造欠陥8が漏れ電流に導通路を与えるのに必要なダングリング化学的ボンドを有しないので、縮小される。金属被着膜構造に実施されるテストは、400度約40分間最終アニール位相を用いて行なわれ、これは実質的な欠陥不活性化を可能にするのに十分なものであった。この最終アニールは、また、製造処理の時点においてはチタンがアルミニウムと完全には合金を形成しなかった場合における200Åチタン層の完全な合金化を可能にするように働く。温度と加熱時間のその他の組み合わせは、第1及び第2の誘電体層20と40における水、水素、及び、酸素がそれらの層を拡散して構造欠陥7と十分に結合できる限りにおいて使うことができる。
本発明のその他の実施形態は、優れた接触抵抗とエレクトロマイグレーション特性を提供できるとともに同時にIC内に捕捉された水、水素、及び、酸素によるシリコンウエハにおける表面の欠陥を不活性化することのできるチタンを含む金属被着膜構造を構成する方法である。図4に示される工程は、ICの製造処理工程(工程400)中におけるチタン層の予め設けられた層への堆積から始まる。アルミニウム層が、次いで、チタン層上に堆積される(工程410)。この実施形態において、窒化チタン層が、次いで、アルミニウム層上に堆積される(工程420)。他の実施形態においては、窒化チタン層は、除去されても良い。また、前に述べたようなその他の材料が、窒化チタン層の代わりに上部クラッド層として使える。その後、加熱処理が、TiAl/TiN金属被着膜スタックに加えられ(工程430)、チタン層にアルミニウム層との部分的な合金が生じる。この加熱過程は最終的なアニールであることができ、予めシリコン結晶ダメージの回復を支援するためにIC製造処理工程に使われる典型的なやり方である。しかしながら、その他の実施形態において、チタンとアルミニウム間に合金を形成するために別の加熱処理を使うことができる。
チタン層の厚さは、特定の応用のニーズにより決定される。しかしながら、光電子集積回路の場合のように、チタンにおけるゲッタリング特性の制限が主な関心事であるときは、薄いチタン層が採用され、加熱処理が完了したとき(工程430)、金属被着膜スタックには純チタンが存在しないようにされる。
以上述べたように、本発明が、チタンのエレクトロマイグレーションと接触抵抗特性を良好にするとともにこの金属におけるゲッタリング特性を制限することができる金属被着膜構造を提供するものであることが明らかである。その結果、チタンによってゲッタリングされない水、水素、及び、酸素が、ICにおける漏れ電流の好ましくない発生を招く構造欠陥を不活性化することが可能である。
本発明を上述の実施形態に即して説明すると、本発明は、集積回路に予め設けられた層(20)上に配置された金属被着膜構造(30)において、前記予め設けられた層(20)上に堆積されるチタン層(32)と、前記チタン層(32)上に堆積されるアルミニウム層(34)とを有し、前記チタン層(32)が、前記アルミニウム層(34)と少なくとも部分的に合金を形成しているようにしたことを特徴とする金属被着膜構造(30)を提供する。
好ましくは、前記チタン層(32)が、前記アルミニウム層(34)と完全に合金を形成する。
好ましくは、堆積させられた前記チタン層(32)の厚さは、200Å以下であるようにする。
好ましくは、更に、前記アルミニウム層(34)上に配置された窒化チタン(36)層を有する。
更に本発明は、集積回路の製造中に、前記集積回路に予め設けられた層(20)上に金属被着膜構造(30)を形成する方法において、前記集積回路の前記予め設けられた層(20)上にチタン層(32)を堆積(400)させる工程と、前記チタン層(32)上にアルミニウム層(34)を堆積(410)させる工程と、前記集積回路を十分に加熱(430)して前記チタン層(32)が前記アルミニウム層(34)と少なくとも部分的に合金を形成するようにする工程とを有する。
好ましくは、前記チタン層(32)が、前記集積回路の加熱(430)の結果前記アルミニウム層(34)と完全に合金を形成するように、堆積される前記チタン層(32)の厚さを制限する。
好ましくは、堆積させられた前記チタン層(32)の厚さは、200Å以下であるようにする。
好ましくは、更に、前記アルミニウム層(34)上に窒化チタン層(36)を堆積(420)させるようにする。
更に本発明は、前記集積回路に予め設けられた層(20)上に、金属被着膜構造(30)が配置されているようにした集積回路において、前記予め設けられた層(20)上に配置されたチタン層(32)と、前記チタン層(32)上に配置されたアルミニウム層(34)とを有し、前記チタン層(32)が、前記アルミニウム層(34)と少なくとも部分的に合金を形成しているようにしたことを特徴とする集積回路を提供する。
好ましくは、前記チタン層(32)が、前記アルミニウム層(34)と完全に合金を形成しているようにする。
好ましくは、堆積させられた前記チタン層(32)の厚さが、200Å以下であるようにする。
好ましくは、更に、前記アルミニウム層(34)上に配置された窒化チタン(36)層を有しているようにする。
好ましくは、前記集積回路が、フォトダイオードを備えた光電子集積回路であるようにする。
金属層の堆積後における本発明の実施形態による集積回路金属被着膜構造の理想的な断面図である。 酸化物又は誘電体層及び不活性層堆積後における本発明の実施形態による集積回路金属被着膜構造の理想的な断面図である。 最終的なアニール後における本発明の実施形態による集積回路金属被着膜構造の理想的な断面図である。 本発明の実施形態による金属被着膜構造製造方法の流れ図である。
符号の説明
20 予め設けられた層
30 金属被着膜構造
32 チタン層
34 アルミニウム層

Claims (9)

  1. 集積回路に予め設けられた誘電体層上に配置された金属被着膜構造を有する集積回路であって、前記金属被着膜構造が、
    前記予め設けられた層上に堆積されたチタン層と、
    前記チタン層上に堆積された、前記アルミニウム層と少なくとも部分的に合金を形成しているアルミニウム層と、
    を含んで成り、前記集積回路が、前記金属被着膜構造の形成後に400℃にて約40分間十分に加熱されており、それによって、前記誘電体層からの不純物によって、前記集積回路のシリコン層内の構造欠陥が不活性化されている、集積回路。
  2. 前記チタン層が、前記アルミニウム層と完全に合金を形成している、請求項1に記載の集積回路。
  3. 堆積された前記チタン層の厚さが、200Å以下である、請求項1に記載の集積回路。
  4. 更に、前記アルミニウム層上に配置された窒化チタン層を有している、請求項1に記載の集積回路。
  5. 前記集積回路が、フォトダイオードを備えた光電子集積回路である、請求項1に記載の集積回路。
  6. 集積回路の製造中に、前記集積回路に予め設けられた誘電体層上に金属被着膜構造を形成する方法であって、
    前記集積回路の前記予め設けられた誘電体層上にチタン層を堆積させる工程と、
    前記チタン層上にアルミニウム層を堆積させる工程と、
    前記集積回路を十分に加熱して前記チタン層が前記アルミニウム層と少なくとも部分的に合金を形成するようにする工程と、
    前記集積回路を400℃にて約40分間さらに加熱して、前記誘電体層からの不純物が、前記集積回路のシリコン層内の構造欠陥を不活性化するようにさせる工程と、
    を包含する、方法。
  7. 前記チタン層の厚さが、前記集積回路の加熱の結果前記アルミニウム層と完全に合金を形成するように制限される、請求項6に記載の方法。
  8. 堆積された前記チタン層の厚さが、200Å以下である、請求項6に記載の方法。
  9. 更に、前記アルミニウム層上に窒化チタン層を堆積させる、請求項6に記載の方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7121997B2 (en) * 1999-06-09 2006-10-17 Ethicon, Inc. Surgical instrument and method for treating female urinary incontinence
US7001841B2 (en) * 2002-08-26 2006-02-21 Matsushita Electric Industrial Co., Ltd. Production method of semiconductor device
US8035183B2 (en) * 2003-05-05 2011-10-11 Udt Sensors, Inc. Photodiodes with PN junction on both front and back sides
KR20090128900A (ko) * 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 Coms 이미지 센서의 제조방법
US8399909B2 (en) 2009-05-12 2013-03-19 Osi Optoelectronics, Inc. Tetra-lateral position sensing detector
JP7070848B2 (ja) * 2018-07-26 2022-05-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267292A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
JPH09289212A (ja) * 1996-04-19 1997-11-04 Ricoh Co Ltd 半導体装置の積層配線およびその製造方法
JPH1174268A (ja) * 1997-08-13 1999-03-16 Internatl Business Mach Corp <Ibm> 集積回路およびその作製方法
JPH11214506A (ja) * 1998-01-20 1999-08-06 Nec Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4995049A (en) * 1990-05-29 1991-02-19 Eastman Kodak Company Optoelectronic integrated circuit
US5747879A (en) * 1995-09-29 1998-05-05 Intel Corporation Interface between titanium and aluminum-alloy in metal stack for integrated circuit
US5700718A (en) * 1996-02-05 1997-12-23 Micron Technology, Inc. Method for increased metal interconnect reliability in situ formation of titanium aluminide
US5838052A (en) * 1996-03-07 1998-11-17 Micron Technology, Inc. Reducing reflectivity on a semiconductor wafer by annealing titanium and aluminum

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267292A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
JPH09289212A (ja) * 1996-04-19 1997-11-04 Ricoh Co Ltd 半導体装置の積層配線およびその製造方法
JPH1174268A (ja) * 1997-08-13 1999-03-16 Internatl Business Mach Corp <Ibm> 集積回路およびその作製方法
JPH11214506A (ja) * 1998-01-20 1999-08-06 Nec Corp 半導体装置及びその製造方法

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