JP2007048882A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】シリコン半導体結晶を用いたMOS型FETを製作する際に、界面準位密度を再現よく大幅に低減させる製造方法を提供すること。特に、シリコン結晶主表面として通常用いられる(100)面以外の(111)面にも有効な製造方法を提供すること。
【課題を解決するための手段】MOS型FETを製作する工程で、半導体基板と該基板主表面に、少なくとも絶縁膜と多結晶シリコン膜を堆積した構造において、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素(F)を存在させ、かつ、その半導体基板に対して水素(H2)ガスを含む雰囲気において所望条件のアニール処理を行なうことで、従来のCMOSデバイスを製作する上で性能の劣化原因となっていた界面準位密度を著しく低減でき、優れた電界効果移動度特性が実現できる。また、この方法は、半導体基板結晶面としては、通常用いられる (100)結晶面とそれ以外の(111)や(110)面にも適用可能である。
【選択図】 図1
【課題を解決するための手段】MOS型FETを製作する工程で、半導体基板と該基板主表面に、少なくとも絶縁膜と多結晶シリコン膜を堆積した構造において、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素(F)を存在させ、かつ、その半導体基板に対して水素(H2)ガスを含む雰囲気において所望条件のアニール処理を行なうことで、従来のCMOSデバイスを製作する上で性能の劣化原因となっていた界面準位密度を著しく低減でき、優れた電界効果移動度特性が実現できる。また、この方法は、半導体基板結晶面としては、通常用いられる (100)結晶面とそれ以外の(111)や(110)面にも適用可能である。
【選択図】 図1
Description
本発明は、CMOS(相補型MOSFET)デバイスなど、MOS型FETを製作する上で電気特性(特に電界効果移動度特性)の劣化原因となる界面準位密度を低減する方法、ならびにこの方法を用いて製作したMOS型半導体デバイス(装置)に関するものである。
本発明の製造方法は、半導体基板と該基板主表面に、少なくとも絶縁膜と多結晶シリコン膜を堆積した構造において、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素(F)を存在させ、かつ、その半導体基板に対して水素(H2)ガスを含む雰囲気において所望条件のアニール処理を行なうことを特徴とする。また本発明により、MOS型FETを製作する上で性能の劣化原因となる界面準位密度が低減された界面特性を有し、優れた電界効果移動度特性を有することが可能になる。
本発明の製造方法は、半導体基板と該基板主表面に、少なくとも絶縁膜と多結晶シリコン膜を堆積した構造において、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素(F)を存在させ、かつ、その半導体基板に対して水素(H2)ガスを含む雰囲気において所望条件のアニール処理を行なうことを特徴とする。また本発明により、MOS型FETを製作する上で性能の劣化原因となる界面準位密度が低減された界面特性を有し、優れた電界効果移動度特性を有することが可能になる。
シリコン(Si)半導体素子、特にMOS型FETの電界効果移動度は、該FETの動作速度や雑音特性に大きく影響を及ぼすことが知られている。また、該移動度特性を決定付ける大きな要因として、シリコン半導体基板と絶縁膜との界面に生じる界面準位によるキャリアのトラップ(捕獲)が挙げられる(非特許文献1)。
この問題を解決するために、通常の製作工程では絶縁膜を堆積した半導体基板を水素(H2)ガス雰囲気中でアニール処理を行って該界面準位の低減を図っているが、その処理が比較的短時間(例えば30分程度)であり(非特許文献2、3)、該界面準位低減のためのアニール時間の制御や該界面準位密度を的確に制御・低減する手法の報告はなかった。
また、イオン打ち込みと熱拡散法を用いてシリコン半導体界面にフッ素(F)を含有させることで、シリコン半導体基板と絶縁膜の界面にフッ素(F)をトラップ(捕獲)させる方法も知られている(非特許文献4)。
しかしながら、上記従来方法は、該界面準位密度の低減を的確に制御するために設定した水素(H2)ガス雰囲気中のアニールと併用しようという試みはなかった(非特許文献4)。
また、該従来手法で用いられたシリコン半導体基板主表面は(100)面だけで、(111)面はなかった(非特許文献4)。
Surface Society,vol.132,pp.422−455(1983).,Interface States at the SiO2−Si Interface Journal of Electrochemical Society,vol.126,pp.122−130(1979).,The Role of Hydrogen in SiO2 Films on Silicon Journal of Applied Physics,vol.48,pp.723−773(1977).,Annealing of surface states in polycrystalline−silicon−gate capacitors Japan Journal of Applied Physics,vol.28,pp.1041−1045(1989).,Improvement of SiO2/Si Interface Properties Utilizing Fluorine Ion Implantation and Drive−in Difusion
Surface Society,vol.132,pp.422−455(1983).,Interface States at the SiO2−Si Interface Journal of Electrochemical Society,vol.126,pp.122−130(1979).,The Role of Hydrogen in SiO2 Films on Silicon Journal of Applied Physics,vol.48,pp.723−773(1977).,Annealing of surface states in polycrystalline−silicon−gate capacitors Japan Journal of Applied Physics,vol.28,pp.1041−1045(1989).,Improvement of SiO2/Si Interface Properties Utilizing Fluorine Ion Implantation and Drive−in Difusion
本発明は、このような問題に鑑みてなされたもので、MOS型FETを製作する上で性能の劣化原因となる界面準位密度を低減させ、良好な界面を形成する方法を提供することを目的とするものである。
すなわち、本発明の第1は、上記目的を達成するために、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素(F)を存在させ、かつ、その半導体基板に対して水素(H2)ガス雰囲気において所望条件のアニール処理を行なうことを特徴とする。
また、本発明の第2は、該アニールを10%下(たとえば4%程度)の水素(H2)を含有した窒素(N2)ガス雰囲気において、60分以上300分以下の時間、温度約400〜500℃で処理することを特徴とする。
本発明の第3は、シリコン半導体基板結晶主表面としては、通常用いられる (100)面に加えて(111)や(110)面に適用することを特徴とする。
本発明は、MOS型FETを製作する工程でフッ素(F)を半導体界面もしくは表面に拡散させることで、半導体基板と該基板主表面に堆積した絶縁膜との界面で発生するシリコン未結合手(シリコン・ダングリングボンド)を終端できる。さらに、半導体製作工程終了後に水素(H2)ガス雰囲気におけるアニールを行ない、該半導体界面に水素(H2)原子を供給することで、結合エネルギーの違いによって該フッ素(F)の拡散のみでは終端しきれず残存している該シリコン未結合手を終端できる。これによって、本発明の製造方法は、MOS型FETを製作する上で性能の劣化原因となっていた界面準位密度を著しく低減できるので、これらの半導体デバイスの動作速度の向上や雑音特性の向上、さらに特性不良率の向上等を実現するための好適な方法である。
CMOS(相補型MOSFET)デバイスの半導体基板11としてはシリコンが好ましい。該シリコン基板の主表面の結晶方位には特に制限なく、通常の半導体素子形成に用いられる(100)面以外に(110)面や(111)面などを用いることができる(図1(a))。
該半導体基板11上に形成する絶縁膜12はシリコン酸化膜(SiO2)が好ましい。該絶縁膜12の形成方法については特定しない。また絶縁膜12の厚みに制限はないが、通常用いられる5nmから200nmの範囲が好ましい(図1(a))。
該絶縁膜12上にゲート電極膜13を堆積させる。該膜の形成方法に特に制限はないが、減圧化学堆積(LPCVD:Low Pressure Chemical Vapor Deposition)法等を用いて多結晶シリコン電極膜13を形成することが好ましい。また、該電極膜13の厚みに特に制限はない。
該ゲート電極膜13上に、熱処理工程によってゲート酸化膜(シリコン酸化膜(SiO2)14を形成することが望ましい。該酸化膜14を形成することによって、この後に行うイオン注入工程で発生する注入イオンによる界面近傍でのダメージの発生(多結晶シリコンの構成元素であるSiやOが所定位置から抜け出た結晶欠陥の発生)を軽減することが可能になる。
該ゲート酸化膜14上にホトリソグラフイ法を用いて、MOS型FETのゲート領域にホトレジストの開口部を形成する(図示なし)。該開口部に、イオン打ち込み法によって、フッ素(F)を注入し、該ゲート電極膜13内にフッ素(F)の存在領域15を形成する(図1(b))。該イオン打ち込み法の条件は、該絶縁膜12、該ゲート電極膜13および該酸化膜14の厚さに応じて加速電圧やドーズ量等を最適値に設定するのが好ましい。このときの最適値とは、イオン打ち込みするフッ素(F)が該シリコン基板11の表面ならびに界面に到達せず該ゲート電極膜13内に存在する条件である。
この後、CMOSのゲート、ソースならびにドレイン電極の形成等の半導体素子製作工程を実施後(図示なし)、窒素(N2)ガス雰囲気中で熱処理工程を行ない、該ゲート電極膜13内に存在するフッ素(F)を半導体界面方向まで拡散させる(図1(c))。熱処理工程での温度は900℃から1000℃程度がもっとも好ましい。また熱処理工程の時間に制限はないが、該ゲート電極膜13内のフッ素(F)が半導体界面に到達するのに十分な時間(たとえば20〜30分間)がもっとも好ましい。
該熱処理工程によって、該半導体基板11と該絶縁膜12との界面に存在する界面準位の数が、界面準位の発生源であるシリコン(Si)ダングリングボンド(Siの未結合手)がフッ素(F)と結合することによって、低減される。
この後、標準的なCMOS製作工程によって、絶縁膜堆積、コンタクトホール形成、配線形成等を行なう(図示なし)。このとき、配線材料は特定しない。
該配線形成後、水素(H2)+窒素(N2)ガス雰囲気中でアニールを行なう。このときの水素(H2)濃度は10%以下が好ましい(たとえば約4%)。アニール時間は60分以上、最も望ましいのは120分以上300分以下で温度は約400〜500℃が好ましい(たとえば400℃)。この工程は、上記に記載した窒素(N2)ガス雰囲気中での熱処理工程で、結合エネルギー等の関係で、フッ素(F)とは終端できずに残存しているシリコンダングリングボンド(Siの未結合手)が水素(H2)と終端することで、界面準位がさらに低減される効果をもたらす。
図2に沿って説明する。抵抗率約1Ω-cmのn型シリコン基板結晶21の主表面(111)を熱酸化して、約73nmの膜厚を有するシリコン酸化膜(SiO2膜)22を形成する。
該シリコン酸化膜22上に、減圧化学堆積(LPCVD:Low Pressure Chemical Vapor Deposition)法でゲート電極となる多結晶シリコン23を約300nm堆積し、次いでリン(P)を拡散して該多結晶シリコン23の抵抗値を下げる。
次いで該多結晶シリコン23を熱酸化して、膜厚約220nmの多結晶シリコン酸化膜(SiO2膜)24を形成する。なお、該シリコン酸化膜24は、後述のイオン注入時に多結晶シリコン23中に発生する結晶欠陥などを軽減する役割をなす。
該シリコン基板21上のCMOSゲート領域に相当する多結晶シリコン層23内に、イオン打ち込み法によって、フッ素(F)を注入し、フッ素(F)存在領域25を形成する(図2(b))。このときのフッ素(F)イオン打ち込み条件は、加速電圧150keVでドーズ量4×1015cm−2である。
CMOSのゲート、ソースおよびドレイン領域形成後、窒素(N2)ガス雰囲気中で約1000℃、20分間の熱処理工程を行ない、該多結晶シリコン層23内に存在するフッ素(F)を該シリコン酸化膜(SiO2膜)22とシリコン基板結晶21との界面に拡散させる(図2(C))。
この後、該ウエハ上に、標準的なCMOS製作工程によって、絶縁膜堆積、コンタクトホール形成、配線形成を行なう。
該配線形成後、水素(H2)+窒素(N2)ガス雰囲気中で約400〜500℃(たとえば400℃)で、4時間30分のアニールを行なう。このとき水素(H2)濃度は約4%である。
図3には水素(H2)+窒素(N2)ガス雰囲気でのアニール処理時間が異なるMOSデバイスの電界効果移動度対ゲート電圧特性を示す。アニール処理時間が0分、1時間30分、3時間、4時間30分の場合、アニール処理を長時間施すほど該移動度の値が増加し、界面特性が向上していることがわかる。
該MOSデバイスの界面準位密度をチャージポンピング法で評価したところ、2.74×1010cm−2eV−1であった。
「比較例1」
「比較例1」
実施例1とは、以下の2工程のみが異なる工程・条件でMOSデバイスを作製した。
すなわち、(1)イオン打ち込みフッ素(F)領域25が存在しない。(2)配線形成後水素(H2)+窒素(N2)ガス雰囲気中でのアニールを実施しない。
すなわち、(1)イオン打ち込みフッ素(F)領域25が存在しない。(2)配線形成後水素(H2)+窒素(N2)ガス雰囲気中でのアニールを実施しない。
該MOSデバイスの界面準位密度をチャージポンピング法で評価したところ、3.40×1011cm−2eV−1となり、実施例1の界面準位密度よりも約1桁近く多かった。
これは、実施例1と比較して半導体界面での欠陥が多く、界面状態が劣っていることを意味している。
「比較例2」
これは、実施例1と比較して半導体界面での欠陥が多く、界面状態が劣っていることを意味している。
「比較例2」
実施例1とは、以下の1工程のみが異なる工程・条件でMOSデバイスを作製した。
すなわち、(1)イオン打ち込みフッ素(F)領域25が存在しない。
すなわち、(1)イオン打ち込みフッ素(F)領域25が存在しない。
該MOSデバイスの界面準位密度をチャージポンピング法で評価したところ、5.95×1010cm−2eV−1となり、実施例1の界面準位密度よりも約2倍以上多かった。
これらの結果は、実施例1と比較して該半導体界面での結晶欠陥がより多く、界面状態が劣っていることを意味している。
図4は、「比較例1」と「比較例2」のCMOSデバイスの電界効果移動度のゲート電圧依存特性を示す。実施例1と比較して、「比較例1」と「比較例2」の電界効果移動度の値が低い。これは該半導体界面の界面準位にキャリアがトラップ(捕獲)されるために、移動度が劣化していることを意味している。
このように「比較例1」と「比較例2」から、実施例1で、CMOS半導体デバイスにおいて界面準位が大幅に低減され電界効果移動度の特性が飛躍的に改善できることが確認された。
本発明によれば、従来、CMOSデバイスを製作する上で性能の劣化原因となっていた界面準位密度を著しく低減でき、優れた電界効果移動度特性が実現できる。これによって、シリコン半導体素子の動作速度の向上や雑音低減、誤動作発生確率の軽減が可能になり、集積回路やセンサ−の性能向上方法として利用価値が非常に高いシリコンデバイス製造方法を提供できる。
11.シリコン半導体基板
12.ゲート絶縁膜(シリコン酸化膜SiO2膜)
13.多結晶シリコンゲート電極膜
14.多結晶シリコンゲート電極酸化膜(SiO2膜)
15.多結晶シリコンゲート電極膜内フッ素存在領域
16.半導体界面近傍フッ素存在領域
21.シリコン半導体(111)面基板
22.シリコン酸化膜(SiO2膜)
23.多結晶シリコンゲート電極膜
24.多結晶シリコンゲート電極酸化膜(SiO2膜)
25.多結晶シリコンゲート電極膜内フッ素存在領域
26.シリコン−SiO2界面近傍フッ素存在領域
12.ゲート絶縁膜(シリコン酸化膜SiO2膜)
13.多結晶シリコンゲート電極膜
14.多結晶シリコンゲート電極酸化膜(SiO2膜)
15.多結晶シリコンゲート電極膜内フッ素存在領域
16.半導体界面近傍フッ素存在領域
21.シリコン半導体(111)面基板
22.シリコン酸化膜(SiO2膜)
23.多結晶シリコンゲート電極膜
24.多結晶シリコンゲート電極酸化膜(SiO2膜)
25.多結晶シリコンゲート電極膜内フッ素存在領域
26.シリコン−SiO2界面近傍フッ素存在領域
Claims (3)
- 半導体基板と該基板主表面に少なくとも絶縁膜を堆積した構造において、該界面もしくは表面にフッ素を含有させ、さらに水素ガスを含む雰囲気中において所望条件でアニール処理を施して製造された半導体デバイス(装置)およびその製造方法。
- 請求項1において、アニール処理は、温度約400〜500℃、時間120分以上300分以下とする。
- 請求項1、2において、半導体基板がシリコン結晶であり、かつその主表面の面方位が(100)もしくは(110)もしくは(111)とする。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005230857A JP2007048882A (ja) | 2005-08-09 | 2005-08-09 | 半導体装置およびその製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US7994012B2 (en) | 2008-08-01 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
US10446645B2 (en) | 2017-03-29 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Semiconductor device and method of manufacturing the same |
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2005
- 2005-08-09 JP JP2005230857A patent/JP2007048882A/ja active Pending
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