JPH0750698B2 - 集積回路の相互接続用メタライゼーションを形成する方法及び装置 - Google Patents

集積回路の相互接続用メタライゼーションを形成する方法及び装置

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Description

【発明の詳細な説明】 A.産業上の利用分野 この発明はVLSI技術に関するものであり、より詳細に
は、シリコン（Si）、ゲルマニューム（Ge）及びSixGe
1-x式の電子的デバイスのための相互接続用メタライゼ
ーションとして銅を用いることに関するものである。
B.従来の技術及びその課題 金属の銅（Cu）は、極めて良好な導電性を有しており、
そのために、将来のSi、Ge及びSixGe1-xにおいて、その
相互接続用のメタライゼーションとして、Cuについて関
心が集まるとともに、その開発に努めているのが現状で
ある。しかしながら、CuがSi中に拡散して、有効な再結
合中心として作用するSiのエネルギ・ギャップ内に深い
エネルギ・レベルが生成することにより、少数キャリア
の寿命に影響があるということが知られている。そし
て、この結果として、金属−Siのショットキ・バリアや
ｐ−ｎジャンクションのような、前述のようなデバイス
の電気的特性が著しく低下することになる。また、Ge内
のCuのために、Geのエネルギ・バンド・ギャップに幾つ
かのアクセプタ・エネルギ・レベルが誘導されるという
ことも知られている。このようにエネルギ・レベルは、
同様にして、再結合中心またはトラップとしての作用を
して過剰電流を生じさせ、npや金属−Geのショットキ・
バリアのような、前述のようなデバイスの電気的特性を
著しく劣化させる。
シリコンその他の単結晶半導体材料内にはCuが常に拡散
するという先行技術における経験や考えに続けて、先行
技術には、このようなデバイスにおける電流−電圧特性
の劣化を回避しながら、VLSIデバイス内にCu半導体界面
を生成するという問題点があった。この発明の方法及び
装置により、この問題点の解決がなされる。
C.課題を解決するための手段 この発明によれば、例えばSiのような単結晶半導体基板
上に室温においてCuを付着することで形成された接続部
が、それらを長時間にわたって室温に維持したり、また
は、例えば30分間にわたり200℃で焼成を行うことで該
プロセスの加速をしたりするような処理を受けて、付着
しただけのCu/Si界面を良好に反応したシリサイド（Cu3
Si）/Cu界面に変換するようにされる。該付着しただけ
の状態においては、これらの接続部は理想的とはほど遠
い電流−電圧特性を呈する。即ち、順方向バイアスまた
は逆方向バイアスの状態において過剰な電流が流れるよ
うにされる。しかるに、例えば低温での焼成のような簡
単な処理の結果として、接続部には理想的な電流−電圧
特性を呈することになる。深いレベルの過渡的な分光学
のような技術を用いてこれらの接続部の特性を定めるこ
とで示されるのは、このような低温での焼成により、深
いエネルギ・レベルの消失がもたらされることである。
この深いエネルギ・レベルは、順方向バイアスまたは逆
方向バイアスの状態において過剰な電流が流れるよう
に、有効な再結合中心として作用するものと信じられて
いる。更に、比較的低温である200℃で焼成された接続
部によって呈示される理想的な電流−電圧特性は、30分
間にわたり600℃のような、より高温で該接続部を更に
焼成することにより、影響を受けないようにしておくこ
とが発見されている。これらの発見事項は、結果として
得られるシリサイド界面を媒介として、例えば、高温
（600−800℃）で安定なSiに対するオーミック／ショッ
トキー・コンタクトとして、または、Cu拡散障壁とし
て、将来のVLSIデバイスにおいて、“電気的に”安定な
相互接続用メタライゼーションとしての銅を用いること
ができるという点で、極めて重要なことである。
同様にして、Si上でのCuの場合のように、CuxGe1-xなる
複合体を形成するために、150℃ないし200℃の低温にお
いて、Ge上にCuを付着することで形成された焼成接続部
は、理想的な電流−電圧特性を呈する接続部として得ら
れる。また、このような低温で焼成された接続部で呈示
される理想的な電流−電圧特性は、該接続部を600℃ま
での温度で更に焼成をすることにより、影響を受けない
ようにしておくことが発見されている。将来のGe及びGe
xSi1-xにおける電気的に安定なコンタクト及び相互接続
用メタライゼーションとして、CuxGe1-xが容易に用いら
れることが、これによって示される。
付加的な実施例に含ませることが可能なものは、Si基板
上におけるGe層上のCu層、Si基板上におけるSixGe1-x層
上のCu層、及び、タングステン（Ｗ）のような耐火性金
属を中間層として用いることである。
その結果として発見されたことは、単結晶半導体基板上
にCuフィルムを室温において付着することにより、ま
た、理想的な電流−電圧特性を有するCu半導体の複合体
界面を形成するために該Cuが被覆された基板の処理をす
ることにより、集積回路のためのCuによる相互接続用メ
タライゼーションを形成することができるということで
ある。
D.実施例 この発明に含まれているものは、室温に維持されている
例えばSiまたはGeのような単結晶半導体の層の上にCuフ
ィルムが付着しており、また、該Cuで被覆された半導体
層が処理されて、Cu−半導体・複合体の界面接続部を形
成するようにした、集積回路のための相互接続用メタラ
イゼーションを形成する装置及び方法である、上記の処
理は、該Cuに被覆された半導体層を、例えば少なくとも
約２時間というような伸張した期間にわたって室温に維
持するだけでよいが、典型的には、該Cuの厚みに依存し
て、数時間及び場合によっては数週間にわたってもよ
い。しかしながら、VLSIデバイスを製造するためにこの
プロセスに従うときに、該界面接続部の形成は、該Cuで
被覆された半導体層を、少なくとも約20分間にわたって
少なくとも約150℃の温度に加熱することで加速され
る。また、より好適には、Cu半導体・複合体の界面を形
成するために、30分間にわたって200℃の温度にされ
る。
第１図を参照しながら、この発明の一実施例について説
明する。ここに、Si上にはCuが付着されて、VLSIデバイ
スにおける安定な相互接続用メタライゼーションを形成
するようにされている。第１図に示されているように、
Si層10はその厚みが典型的には〜300−500Åのものであ
って、始めに耐火性の金属Ｗの層12の頂部上に付着され
る。この耐火性の金属Ｗは、バイポーラ技術におけるｐ
−ｎ接続部のコンタクトのために現用されている。これ
に続けて、Siの層10の頂点部上には、その厚みが典型的
には〜3000−5000ÅのCuの層14が付着される。この構造
のもの（ここでの例においては、Si酸化物層16、及び、
ｐ−タイプのSi基板18内に形成されたn+拡散領域17も含
まれている）は、これに次いで、30分間にわたって200
℃まで加熱されて、第２図に示されているような銅シリ
サイド（Cu3Si）層20を形成するようにされる。
第３図の別の実施例においては、始めに、Si層22（〜30
0−500Å）が全体的なSi基板（即ち、Si酸化物層16、及
び、Si基板18の露出部分）の上に付着される。そして、
これに次いで、Cuの層24（〜500−1500Å）が図示のよ
うにSi層の頂部上に付着される。これに続けて、該構成
のものが30分間にわたり200℃まで加熱されて、第４図
に示されているような銅シリサイド（Cu3Si）26を形成
するようにされる。次に、Ｗの層が28に付着され、これ
に続けて、第５図に示されているように、Cuの第２の層
30（〜300−500Å）が該Ｗ層の頂部上に付着される。こ
の構成のものは、30分間にわたり600℃までは、電気的
に安定であることが発見されている。
層16のためのSi酸化物に代わるものとして、ポリイミド
の絶縁層が用いられるときには、形成されたシリサイド
とポリイミドとの間には優れた接着性が達成されること
が発見されている。
FETデバイスにおいては、ソース領域とドレイン領域と
のコンタクトのために、銅シリサイド（Cu3Si）を使用
することができる。第６図に示されている例において
は、まず、銅の層32（〜500−1500Å）が、基板18の露
出部分において、ソース領域17aとドレイン領域17bとを
コンタクトさせている全体的なSi基板上に付着される。
この構成のものは、これに次いで、30分間にわたり200
℃まで加熱されて、銅シリサイド（Cu3Si）34を形成す
るようにされる。また、余剰の銅シリサイドは化学的に
除去され、この結果としての構成は第７図に示されてい
る。ここで、先行技術に対する実質上の利点は次の通り
である。即ち、600ないし700℃というレベルの温度を要
する現用の技術に比べて、ソース領域とドレイン領域と
のオーミック・コンタクトの達成が、約150−200℃とい
う極めて低い温度をもって可能になるということであ
る。
第８図ないし第12図には、将来のデバイスにおいて、安
定なコンタクト及び相互接続用メタライゼーションとし
てのCuxGe1-xの使用の仕方が例示されている。第８図に
示されているように、まず、ｐ−タイプのGe基板40内に
形成されたn+拡散領域45の露出表面上、及び、酸化物層
42の上に、Cuの層44が〜2000ないし3000Åの厚みまで付
着される。この構成のものは、これに次いで200℃まで
加熱されて、第９図に示されているように、CuxGe1-xの
層46を形成するようにされる。これに続けて、余剰の未
反応のCuの除去が次のような技術を用いてなされる。即
ち、IBM TDB,vol.28,No.8,1988において、ジェイ・エイ
チ・ブラノン（J.H.Brannon）によって開示されている
ような、248nmにおけるKrFまたは193nmにおけるArFのよ
うなエクシマ・レーザ（excimer laser）、または、CF2
Br2のような選択されたフレオン・ガスを用いた技術に
よって所期の除去がなされる。このようなプロセスにお
いては、エッチングがなされるのはレーザ光が基板40上
に衝突するエリアだけであって、システムを形成するた
めの簡単なライト・パターン（light−pattern）の使用
が許容される。第10図には、この結果としての構成が示
されている。
GexSi1-x/Si接続部の製造においては、第11図に示され
ているように、まず、SiまたはGeの層47が、〜200ない
し500Åの厚みにまで、酸化物層50内に形成されたウイ
ンドウを通して、GexSi1-x層49の露出表面上に付着され
る。そして、これに続けて、Cuの層48が、〜2000ないし
3000Åの厚みにまで付着される。次に、例えばSiからな
る基板52上に付着されたこの構成は、200℃まで加熱さ
れて、第12図に示されているように、CuxSi1-xまたはCu
xSi1-xのコンタクト・メタライゼーション51を形成する
ようにされる。
ここでも、先行技術に対する実質的な利点として、Geデ
バイス及びGexSi1-xデバイスにおける電気的に安定なコ
ンタクト・メタライゼーションが、低温で形成されるこ
とがある。
E.発明の効果 従って、ここに開示された装置及び方法によれば、銅を
用いてなる簡単かつ電気的に安定な相互接続用のメタラ
イゼーションが提供される。これは比較的低温の焼成に
よって達成されるものである。
【図面の簡単な説明】
第１図は、この発明の一実施例に従ってSi層上に付着さ
れた上部Cu層を有するVLSIデバイスの断面図であり、こ
こに、Ｗ層の頂部上に始めに付着されているSi層は、バ
イポーラ技術におけるｐ−ｎ接続部のコンタクト用に現
用されているものである。 第２図は、この発明に関連して、その加熱後に銅シリサ
イド（Cu3Si）層を形成している、前記第１図のデバイ
スの例示図である。 第３図は、この発明の別の実施例によるデバイスを示す
断面図であり、ここに、Siの層が始めに全体的なSi基板
（またはポリイミドの層）上に付着され、これに次い
で、Cuの層がSiの層の頂部上に付着されている。 第４図は、この発明に関連した、その加熱後に銅シリサ
イド（Cu3Si）層を形成している、前記第３図のデバイ
スの例示図である。 第５図は、前記第４図において、銅シリサイドの形成に
次いでＷ層の付着がなされ、これに続けてCuの第２の層
が該Ｗ層の頂部上に付着されたものの例示図である。 第６図は、銅シリサイド（Cu3Si）層を用いてソース領
域とドレイン領域とのコンタクトをするための、この発
明の更に別の実施例によるFETデバイスを示す断面図で
あり、ここに、Cuの層が始めに全体的なSi基板の上に付
着されている。 第７図は、この発明に関連して、この加熱後に銅シリサ
イド（Cu3Si）層を形成している、前記第６図のデバイ
スの例示図であり、余剰のCuSiは化学的に除去されてい
る。 第８図は、この発明の別の実施例によるデバイスを示す
断面図であり、ここに、CuxGe1-xは安定なコンタクト及
び相互接続用のメタライゼーションとして用いられてお
り、また、始めに、Cuの層が、ｐ−タイプのGe基板内に
形成されたn+拡散領域上、及び、酸化物層上に付着され
ている。 第９図は、この発明に関連して、その加熱後にCuxGe1-x
の層を形成している、前記第８図のデバイスの例示図で
ある。 第10図は、基板上でレーザ光が衝突しているエリアだけ
をエッチングするためのエクシマ・レーザを用いて、余
剰の未反応Cuが除去された後の、前記第９図のデバイス
の例示図である。 第11図は、この発明の更に別の実施例によるGexSi1-x/S
iを示す断面図であり、ここで、始めに、SiまたはGeの
層が酸化物層内に形成されたウインドウを通して、GexS
i1-x層の露出表面上に付着され、これに続けてCu層の付
着がなされる。 第12図は、その加熱後にCuxSi1-xまたはCuxGe1-xのコン
タクト・メタライゼーションを形成している、前記第11
図のデバイスの例示図である。 10はSi層、 12はＷ層、 14はCu層、 16はSiO2層、 17はn+層、 18はpSi層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】室温に維持されている半導体の層の上にCu
    フィルムを付着するステップ；及び、 該Cuで被覆された半導体層を、少なくとも約20分間にわ
    たって少なくとも約150℃の温度に加熱して、Cu一半導
    体の複合体の界面接続部を形成するステップ； を含んでいる、集積回路のための相互接続用メタライゼ
    ーションを形成する方法。
  2. 【請求項２】室温に維持されている半導体の層の上にCu
    フィルムを付着するステップ；及び、 該Cuで被覆された半導体層を、少なくとも約30分間にわ
    たって少なくとも約200℃の温度に加熱して、Cu一半導
    体の複合体の界面接続部を形成するステップ； を含んでいる、集積回路のための相互接続用メタライゼ
    ーションを形成する方法。
  3. 【請求項３】前記半導体層はシリコンを含んでおり、ま
    た、前記接続部はCuxSi1-xを含んでいる、請求項（１）
    または（２）に記載の方法。
  4. 【請求項４】前記半導体層はＷ層の上に形成されてい
    る、請求項（１）または（２）に記載の方法。
  5. 【請求項５】前記半導体層はゲルマニュームを含んでお
    り、また前記接続部はCuxGe1-xを含んでいる、請求項
    （１）または（２）に記載の方法。
  6. 【請求項６】前記Cuフイルムは、FETのソース領域及び
    ドレイン領域を構成する前記半導体層の領域上に付着し
    て、両者間の接続を形成している、請求項（１）または
    （２）に記載の方法。
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