KR100406676B1 - 반도체소자의베리어금속층형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 소자의 동작시 누설 전류의 발생을 방지하기 위하여 티타늄막 및 TiON막을 순차적으로 형성한 후 열처리 공정을 실시하여 상기 TiON막의 밀도를 증가시키므로써 소자의 동작시 누설 전류의 발생이 방지되며, 고전압 공급시에도 소자의 신뢰성이 유지될 수 있다. 따라서 콘택 홀이 0.5 m 이하의 크기로 형성되는 고집적 소자의 제조 공정에 적용하므로써 소자의 수율이 향상될 수 있도록 한 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 특히 누설 전류의 발생을 방지할 수 있도록 한 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조에 사용되는 베리어 금속(Barrier Metal)은 실리콘 기판에 형성된 접합부에 알루미늄(Al)과 같은 금속이 접촉되는 경우 알루미늄(Al)과 실리콘(Si)의 상호 확산에 의해 발생되는 접합 파괴(Junction Spiking)현상을 방지하기 위하여 금속층을 형성하기 전에 증착하는 확산 방지용 금속이다. 그러므로 베리어 금속은 알루미늄 및 실리콘과의 반응성이 없어야 하고, 고온에서 열적 안정성이 우수해야 하며, 또한 알루미늄, 실리콘 등에 대한 확산 억제 능력이 높고 실리콘과 저항성 접촉(Ohmic Contact)이 가능한 금속이어야 한다. 현재 이러한 베리어 금속으로는 티타늄(Ti)/티타늄나이트라이드(TiN)를 사용한다. 그러면 종래 반도체 소자의 베리어 금속층 형성 방법을 설명하면 다음과 같다.
종래에는 접합부가 형성된 실리콘 기판상에 절연층을 형성하고, 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성한다. 그리고 금속층과 상기 접합부와의 접촉 저항을 감소시키며, 상기 금속층과 상기 실리콘 기판과의 접착성을 증가시키기 위하여 전체 상부면에 티타늄(Ti)을 증착한다. 이후 반응성 스퍼터링(Reactive Sputtering) 방법을 이용하여 상기 티타늄상에 티타늄나이트라이드(TiN)를 증착하고, 확산 방지 효과를 증대시키기 위하여 열처리 공정을 실시하여 베리어 금속층을 형성한다.
그런데 상기 티타늄나이트라이드(TiN)막은 낮은 밀도를 갖는다. 그러므로 소자의 동작시 상기 콘택 홀을 통해 흐르는 전류에 의해 상기 티타늄나이트라이드(TiN)막에 갈라짐(Crack)이 발생된다. 이러한 현상은 콘택 홀이 0.5 m 이하의 크기로 형성되는 고집적 소자에서 심하게 발생되는데, 이는 콘택 홀의 크기 감소에 따라 상대적으로 상기 콘택 홀을 통해 흐르는 전류의 량이 증가되기 때문에 발생되는 현상이다. 그러므로 상기 갈라짐에 의해 누설 전류가 발생되어 소자의 신뢰성이 저하된다.
따라서 본 발명은 티타늄막 및 TiON막을 순차적으로 형성한 후 열처리 공정을 실시하여 상기 TiON막의 밀도를 증가시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 베리어 금속층 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 노출된 상기 실리콘 기판상에 성장된 자연 산화막을 제거시키기 위하여 세정 공정을 실시한 후 전체 상부면에 티타늄막을 형성하는 단계와, 상기 단계로부터 상기 티타늄막상에 TiON막을 형성하는 단계와, 상기 단계로부터 상기 TiON막이 완전한 조성비를 갖도록 열처리하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1A 내지 제 1C 도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도로서,
제 1A 도는 접합부(2)가 형성된 실리콘 기판(1)상에 절연층(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 절연층(3)을 패터닝하여 콘택 홀(4)을 형성한 상태의 단면도인데, 이때 상기 노출된 실리콘 기판(1)상에 자연 산화막(6)이 성장된다.
제 1B 도는 100:1 BOE(Buffered Oxide Etchant) 용액을 이용한 세정 공정으로 상기 자연 산화막(6)을 제거한 후 금속층과 상기 접합부(2)와의 접촉 저항을 감소시키며, 상기 금속층과 상기 실리콘 기판(1)과의 접착성을 증가시키기 위하여 고진공 상태에서 스퍼터링 증착 방법으로 전체 상부면에 티타늄(Ti)막(5A)막을 형성한 상태의 단면도로서, 상기 세정 공정은 100 내지 300 초동안 실시하며, 상기 티타늄막(5A)은 300 내지 1000 의 두께로 형성한다.
제 1C 도는 200 내지 300 의 온도 및 10 내지 50 SCCM의 산소(Oxygen)와 질소(Nitrogen) 가스가 공급되는 분위기하에서 티타늄(Ti)을 증착하여 상기 티타늄 막(5A)상에 TiON막(5B)을 형성한 상태의 단면도로서, 상기 TiON막(5B)은 500 내지 1500 의 두께로 형성한다. 이때 상기 TiON막(5B)은 낮은 온도에서 형성되기 때문에 완전한 반응을 이루지 못하여 낮은 조성비를 갖는다. 그러므로 상기 TiON막(5B)을 형성한 후 상기 TiON막(5B)이 완전한 조성비를 갖도록 400 내지 450 의 온도 및 산소와 질소 가스가 공급되는 분위기하에서 25 내지 35 분동안 열처리를 실시한다.
상술한 바와 같이 본 발명에 의하면 티타늄막 및 TiON막을 순차적으로 형성한 후 열처리 공정을 실시하여 상기 TiON막의 밀도를 증가시키므로써 소자의 동작시 누설 전류의 발생이 방지되며, 고전압 공급시에도 소자의 신뢰성이 유지될 수 있다. 따라서 콘택 홀이 0.5 m 이하의 크기로 형성되는 고집적 소자의 제조 공정에 적용하므로써 소자의 수율이 향상될 수 있도록 하는 탁월한 효과가 있다.
제 1A 내지 제 1C 도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 실리콘 기판 2: 접합부
3: 절연막 4: 콘택 홀
5A: 티타늄막 5B: TiON막
6: 자연 산화막
Claims (7)
- 반도체 소자의 베리어 금속층 형성 방법에 있어서,접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계;상기 단계로부터 노출된 상기 실리콘 기판상에 성장된 자연 산화막을 제거시키기 위하여 세정 공정을 실시한 후 전체 상부면에 티타늄막을 형성하는 단계;상기 단계로부터 상기 티타늄막상에 TiON막을 형성하는 단계; 및상기 단계로부터 상기 TiON막이 완전한 조성비를 갖도록 산소와 질소 가스가 공급되는 분위기하에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제 1 항에 있어서,상기 세정 공정은 100:1 BOE 용액을 이용하여 100 내지 300 초동안 실시하는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제 1 항에 있어서,상기 티타늄막은 300 내지 1000 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제 1 항에 있어서,상기 TiON막은 200 내지 300 의 온도에서 500 내지 1500 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제 1 항에 있어서,상기 TiON막은 산소 및 질소 가스가 공급되는 분위기하에서 티타늄을 증착하므로써 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제 5 항에 있어서,상기 공급되는 산소 및 질소 가스의 량은 10 내지 50 SCCM인 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제 1 항에 있어서,상기 열처리는 400 내지 450의 온도하에서 25 내지 35 분동안 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
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