JPS6260817B2 - - Google Patents
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- JPS6260817B2 JPS6260817B2 JP54052447A JP5244779A JPS6260817B2 JP S6260817 B2 JPS6260817 B2 JP S6260817B2 JP 54052447 A JP54052447 A JP 54052447A JP 5244779 A JP5244779 A JP 5244779A JP S6260817 B2 JPS6260817 B2 JP S6260817B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】
本発明は、一般的にはMOSデバイスに関する
ものである。特に本発明は、集積回路のMOSデ
バイスの電気特性を回路製造の最終若しくはそれ
に近い工程段階で選択的に修正する方法に関する
ものである。
ものである。特に本発明は、集積回路のMOSデ
バイスの電気特性を回路製造の最終若しくはそれ
に近い工程段階で選択的に修正する方法に関する
ものである。
本願と同じ発明者、同じ譲受人による米国特許
第4080718号には、MOS固定記憶装置にプログラ
ムを与えるようなMOSデバイスを選択的に修正
する方法が記載されている。該方法では、窒化け
い素層の如きパシベーシヨン層を選択的に除去し
た部分を通して、下にある基板の修正すべき
MOSデバイスのゲートチヤンネル領域の個所に
イオンを注入する。この操作により、チヤネル領
域にイオン注入領域が形成され、このチヤネル領
域のスレシユホールド電圧が修正されて、例えば
MOSデバイスの論理記憶を論理“１”から論理
“０”に変更させる。
第4080718号には、MOS固定記憶装置にプログラ
ムを与えるようなMOSデバイスを選択的に修正
する方法が記載されている。該方法では、窒化け
い素層の如きパシベーシヨン層を選択的に除去し
た部分を通して、下にある基板の修正すべき
MOSデバイスのゲートチヤンネル領域の個所に
イオンを注入する。この操作により、チヤネル領
域にイオン注入領域が形成され、このチヤネル領
域のスレシユホールド電圧が修正されて、例えば
MOSデバイスの論理記憶を論理“１”から論理
“０”に変更させる。
この方法では、プログラムあるいはコードを与
えられていないMOS記憶装置を完成に近いとこ
ろまで製造し、記憶装置にコードあるいはプログ
ラムを与えようとする時までそのまま貯蔵する。
コードあるいはプログラムを与えようとする時に
は、追加のホトリソグラフイー操作を行つて、選
択されたMOSデバイスの個所のパシベーシヨン
層に窓を形成させ、この窓の所でイオン注入を行
つてMOSデバイスを修正する。同じホトリソグ
ラフイー工程段階の間に、ポンデイングパツドの
個所にも窓があけられる、即ち完成した回路に導
線がつけられるように露出される。
えられていないMOS記憶装置を完成に近いとこ
ろまで製造し、記憶装置にコードあるいはプログ
ラムを与えようとする時までそのまま貯蔵する。
コードあるいはプログラムを与えようとする時に
は、追加のホトリソグラフイー操作を行つて、選
択されたMOSデバイスの個所のパシベーシヨン
層に窓を形成させ、この窓の所でイオン注入を行
つてMOSデバイスを修正する。同じホトリソグ
ラフイー工程段階の間に、ポンデイングパツドの
個所にも窓があけられる、即ち完成した回路に導
線がつけられるように露出される。
この方法でプログラムまたはコードを与えられ
た集積回路は高い信頼性を持つことが見出され
た。特に、完全にプログラムを与えられた回路チ
ツプを、典型的にはセラミツク材から成る種類の
水分を含まぬ気密性パツケージ中に組立てたとき
高い信頼性を持つ。しかしながら、この方法で形
成された完成集積回路を、完全に無水ではない廉
価なパツケージ中に組立てたとき、後にパツケー
ジ中に水分が侵入して集積回路が悪影響を受ける
ことが見出された。更に詳しくいうと、選択的に
修正されたビツトの個所の上方の領域のパシベー
シヨン層をエツチングにより除くときは、水分が
直接にチツプ中に貫入する道がつくられた以上、
窒化けい素オーバーレイの全一性は損われたこと
になる。特定のビツトの個所で、このようにパシ
ベーシヨン層はビツト個所のチヤネル領域の上に
ある多結晶質シリコンの上から除かれるばかりで
なく、周囲の燐けい酸ガラスの上からもいくらか
除かれる可能性がある。この窓を通して貫入した
水分は燐けい酸ガラスと化合して燐酸を形成する
かも知れない。この燐酸は回路のアルミニウム金
属化層を侵し、それによりデバイスの信頼性を非
常に劣化させることがありうる。
た集積回路は高い信頼性を持つことが見出され
た。特に、完全にプログラムを与えられた回路チ
ツプを、典型的にはセラミツク材から成る種類の
水分を含まぬ気密性パツケージ中に組立てたとき
高い信頼性を持つ。しかしながら、この方法で形
成された完成集積回路を、完全に無水ではない廉
価なパツケージ中に組立てたとき、後にパツケー
ジ中に水分が侵入して集積回路が悪影響を受ける
ことが見出された。更に詳しくいうと、選択的に
修正されたビツトの個所の上方の領域のパシベー
シヨン層をエツチングにより除くときは、水分が
直接にチツプ中に貫入する道がつくられた以上、
窒化けい素オーバーレイの全一性は損われたこと
になる。特定のビツトの個所で、このようにパシ
ベーシヨン層はビツト個所のチヤネル領域の上に
ある多結晶質シリコンの上から除かれるばかりで
なく、周囲の燐けい酸ガラスの上からもいくらか
除かれる可能性がある。この窓を通して貫入した
水分は燐けい酸ガラスと化合して燐酸を形成する
かも知れない。この燐酸は回路のアルミニウム金
属化層を侵し、それによりデバイスの信頼性を非
常に劣化させることがありうる。
従つて、このような先行の方法によつて廉価な
非気密性のパツケージ中にプログラムを与えられ
たMOSデバイスを組立てるあるいは封止するに
は、イオン注入の障壁として適当なパターンを与
えられたホトレジストを使用することを含む追加
のホトリソグラフイー操作を行い、窒化けい素層
を析出させる前に残存ホトレジスト層を除去し、
次いでボンデイングパツドの個所でのみ窒化けい
素層に穴をあけ、その結果所望の窒化けい素層の
全一性を維持することが必要になるであろう。
MOS回路製造のこのような追加の工程段階は、
回路の製造経費を増加させ、それにより廉価なパ
ツケージ中にデバイスを組立てる製造経費節減の
効果は失われてしまう。
非気密性のパツケージ中にプログラムを与えられ
たMOSデバイスを組立てるあるいは封止するに
は、イオン注入の障壁として適当なパターンを与
えられたホトレジストを使用することを含む追加
のホトリソグラフイー操作を行い、窒化けい素層
を析出させる前に残存ホトレジスト層を除去し、
次いでボンデイングパツドの個所でのみ窒化けい
素層に穴をあけ、その結果所望の窒化けい素層の
全一性を維持することが必要になるであろう。
MOS回路製造のこのような追加の工程段階は、
回路の製造経費を増加させ、それにより廉価なパ
ツケージ中にデバイスを組立てる製造経費節減の
効果は失われてしまう。
従つて本発明の一目的は、固定記憶装置の如き
MOSデバイスを製造する最終あるいはそれに近
い段階で、MOSデバイスにコードあるいはプロ
グラムを与える方法を提供するにある。
MOSデバイスを製造する最終あるいはそれに近
い段階で、MOSデバイスにコードあるいはプロ
グラムを与える方法を提供するにある。
本発明の他の一目的は、前記の種類の方法であ
つて、しかも製造されたMOSデバイスを廉価な
非気密性のパツケージあるいは集成品に組立てで
きる、水分および他の汚染物による損傷を防止す
るに追加のホトリソグラフイー操作を必要としな
い方法を提供するにある。
つて、しかも製造されたMOSデバイスを廉価な
非気密性のパツケージあるいは集成品に組立てで
きる、水分および他の汚染物による損傷を防止す
るに追加のホトリソグラフイー操作を必要としな
い方法を提供するにある。
本発明のさらに他の一目的は、製造の最終ある
いはそれに近い段階で修正することができ、非気
密性のパツケージに組立てても将来パツケージに
入る水分または汚染物により損傷される可能性の
ないMOSデバイスを製造する方法を提供するに
ある。
いはそれに近い段階で修正することができ、非気
密性のパツケージに組立てても将来パツケージに
入る水分または汚染物により損傷される可能性の
ないMOSデバイスを製造する方法を提供するに
ある。
本発明では、MOSデバイスとボンデイングパ
ツドの上にパシベーシヨン層が形成される。選択
されたMOSデバイスの電気特性がイオン注入法
で修正され、パシベーシヨン層はボンデイングパ
ツドの上からは除去されるが、たとえば選択的に
修正されたものであつても、MOSデバイスの上
からは除去されない。
ツドの上にパシベーシヨン層が形成される。選択
されたMOSデバイスの電気特性がイオン注入法
で修正され、パシベーシヨン層はボンデイングパ
ツドの上からは除去されるが、たとえば選択的に
修正されたものであつても、MOSデバイスの上
からは除去されない。
本発明はその一様相において、イオン注入法を
行いボンデイングパツドからパシベーシヨン層を
除去する前に、ホトレジスト層がパシベーシヨン
層の上に形成される。後にMOSデバイスの電気
特性を修正しようと望む個所でその上にあるホト
レジスト層中に狭い窓が画される。高エネルギー
のイオンが集積回路に垂直に打ち当てられ、ホト
レジスト層の狭い窓とこの窓に露出したパシベー
シヨン層とを通つて、その下にある基板に打ち込
まれ、MOSデバイスのチヤネル領域中にイオン
注入領域を形成する。イオン注入領域は、このよ
うにイオン注入領域を形成されたMOSデバイス
の電気特性に所望の修正を与えるに有効である。
残存したホトレジスト層はイオン注入操作の間イ
オン注入に対する障壁の役をする。
行いボンデイングパツドからパシベーシヨン層を
除去する前に、ホトレジスト層がパシベーシヨン
層の上に形成される。後にMOSデバイスの電気
特性を修正しようと望む個所でその上にあるホト
レジスト層中に狭い窓が画される。高エネルギー
のイオンが集積回路に垂直に打ち当てられ、ホト
レジスト層の狭い窓とこの窓に露出したパシベー
シヨン層とを通つて、その下にある基板に打ち込
まれ、MOSデバイスのチヤネル領域中にイオン
注入領域を形成する。イオン注入領域は、このよ
うにイオン注入領域を形成されたMOSデバイス
の電気特性に所望の修正を与えるに有効である。
残存したホトレジスト層はイオン注入操作の間イ
オン注入に対する障壁の役をする。
ホトレジスト層中にはまたボンデイングパツド
の上にあたる比較的広い窓を形成させる。ボンデ
イングパツドの上からパシベーシヨン層を除去す
るには、比較的低いレベルのエネルギーのイオン
が予め定められた角度で集積回路の表面をうつ傾
斜角イオンミリング（ion milling）操作が施さ
れる。この低エネルギーイオンは、ボンデイング
パツドの上に露出したパシベーシヨン層を打ちそ
れを除去するが、後に非常に詳細に説明するよう
に、入射イオンの角度とそれぞれパシベーシヨン
層を露出させているホトレジスト層中の窓の幅の
比とこれら窓におけるホトレジスト層の壁の高さ
との関係で、イオン注入された修正MOSデバイ
スの上の露出されたパシベーシヨン層部分は打た
ない従つて除去しない。イオン注入とイオンミリ
ングが完了した後、ホトレジスト層は除かれる。
の上にあたる比較的広い窓を形成させる。ボンデ
イングパツドの上からパシベーシヨン層を除去す
るには、比較的低いレベルのエネルギーのイオン
が予め定められた角度で集積回路の表面をうつ傾
斜角イオンミリング（ion milling）操作が施さ
れる。この低エネルギーイオンは、ボンデイング
パツドの上に露出したパシベーシヨン層を打ちそ
れを除去するが、後に非常に詳細に説明するよう
に、入射イオンの角度とそれぞれパシベーシヨン
層を露出させているホトレジスト層中の窓の幅の
比とこれら窓におけるホトレジスト層の壁の高さ
との関係で、イオン注入された修正MOSデバイ
スの上の露出されたパシベーシヨン層部分は打た
ない従つて除去しない。イオン注入とイオンミリ
ングが完了した後、ホトレジスト層は除かれる。
前記および後述の諸目的を完遂するために、本
発明は、実質的に特許請求の範囲に記載され添付
図面を参照しつつ以下に記載されるMOSデバイ
スの電気特性を修正する改良方法に関する。添付
図面の第１ａ〜１ｉ図は、本発明の方法に用いら
れる工程段階のあるものを示す一部断面図であ
る。完成したデバイスは第１ｉ図に示される。
発明は、実質的に特許請求の範囲に記載され添付
図面を参照しつつ以下に記載されるMOSデバイ
スの電気特性を修正する改良方法に関する。添付
図面の第１ａ〜１ｉ図は、本発明の方法に用いら
れる工程段階のあるものを示す一部断面図であ
る。完成したデバイスは第１ｉ図に示される。
第１ａ〜１ｉ図に示された本発明の方法によつ
て、固定記憶装置の単一のセル即ちMOSデバイ
スの論理記憶が、MOSデバイスのスレシユホー
ルド電圧を修正することにより選択的に修正され
る。本発明の方法は、（100）面方位で２〜50Ω―
cmの抵抗率のｐ型シリコン基板１０を出発物質と
する。該基板の上に、二酸化けい素の薄層１２
（約200〜1200Å）とその上の窒化けい素のオーバ
ーレイ層１４から成る誘電体サンドイツチ構造が
形成される。第一のホトリソグラフイー操作で層
１２と１４が選択的に除かれて、第１ａ図の示す
如く、後にMOSデバイスのドレイン領域、ソー
ス領域、チヤネル領域、あるいは拡散相互連結領
域になる基板の領域の上方に酸化物―窒化物サン
ドイツチ構造が残される。
て、固定記憶装置の単一のセル即ちMOSデバイ
スの論理記憶が、MOSデバイスのスレシユホー
ルド電圧を修正することにより選択的に修正され
る。本発明の方法は、（100）面方位で２〜50Ω―
cmの抵抗率のｐ型シリコン基板１０を出発物質と
する。該基板の上に、二酸化けい素の薄層１２
（約200〜1200Å）とその上の窒化けい素のオーバ
ーレイ層１４から成る誘電体サンドイツチ構造が
形成される。第一のホトリソグラフイー操作で層
１２と１４が選択的に除かれて、第１ａ図の示す
如く、後にMOSデバイスのドレイン領域、ソー
ス領域、チヤネル領域、あるいは拡散相互連結領
域になる基板の領域の上方に酸化物―窒化物サン
ドイツチ構造が残される。
次に、層１２と１４の保護されない部分を除去
する前に、第一のホトリソグラフイー操作を行う
に用いたパターンを持つホトレジスト層をシリコ
ン基板表面に硼素原子を注入するときの障壁に用
いる。この硼素注入により、第１ｂ図の示す如く
基板の表面にｐ領域１６が選択的に得られる。層
１２と１４の保護されない部分を除いた後、残つ
たホトレジストを除く。
する前に、第一のホトリソグラフイー操作を行う
に用いたパターンを持つホトレジスト層をシリコ
ン基板表面に硼素原子を注入するときの障壁に用
いる。この硼素注入により、第１ｂ図の示す如く
基板の表面にｐ領域１６が選択的に得られる。層
１２と１４の保護されない部分を除いた後、残つ
たホトレジストを除く。
次いで、ウエハに約975℃の温度の湿つた酸素
中で局部的に熱酸化を受けさせ、基板の保護され
ていない表面を二酸化けい素の厚層１８（例えば
10000Å）に転化させる。この厚層は、第１ｃ図
の示す如く基板の最初の表面の下の方にまでおよ
んでいて、ｐ領域層１６を下方に即ち基板中に拡
散させる。前記熱酸化は窒化けい素膜１４の一部
を二酸化けい素に転化させる。この転化酸化物、
残つた窒化けい素、その下にある薄い二酸化けい
素の層が除去される。次いで、第１ｃ図の示す如
く、シリコン表面のすべての露出部分上に二酸化
けい素の薄層１９が再びつくられる。
中で局部的に熱酸化を受けさせ、基板の保護され
ていない表面を二酸化けい素の厚層１８（例えば
10000Å）に転化させる。この厚層は、第１ｃ図
の示す如く基板の最初の表面の下の方にまでおよ
んでいて、ｐ領域層１６を下方に即ち基板中に拡
散させる。前記熱酸化は窒化けい素膜１４の一部
を二酸化けい素に転化させる。この転化酸化物、
残つた窒化けい素、その下にある薄い二酸化けい
素の層が除去される。次いで、第１ｃ図の示す如
く、シリコン表面のすべての露出部分上に二酸化
けい素の薄層１９が再びつくられる。
しかる後、ウエハの全表面に熱分解で多結晶質
シリコン層２０を折出させる。次に、第１ｄ図に
示す如く、第二のホトリソグラフイー操作を行つ
て、例えばフツ化水素酸、酢酸、硝酸の混合液を
使用して多結晶質シリコン層２０を選択的に除去
し、後にMOSデバイスのゲート電極の役をする
多結晶質シリコン領域２２を残す。
シリコン層２０を折出させる。次に、第１ｄ図に
示す如く、第二のホトリソグラフイー操作を行つ
て、例えばフツ化水素酸、酢酸、硝酸の混合液を
使用して多結晶質シリコン層２０を選択的に除去
し、後にMOSデバイスのゲート電極の役をする
多結晶質シリコン領域２２を残す。
燐の如きｎ型不純物でドープされた二酸化けい
素層２４をウエハの全表面に析出させ、乾燥窒素
雰囲気中約1050℃で10〜15分間加熱する。この燐
でドープされた酸化物層が拡散源の役をして、
n+ソース領域２６およびn+ドレイン領域２８を
形成させ（第１ｅ図）、多結晶質ゲート領域２２
をｎ型不純物でドープする。これに代わる方法と
して、燐でドープされた二酸化けい素を析出させ
る前にn+拡散を行わせることもできる。
素層２４をウエハの全表面に析出させ、乾燥窒素
雰囲気中約1050℃で10〜15分間加熱する。この燐
でドープされた酸化物層が拡散源の役をして、
n+ソース領域２６およびn+ドレイン領域２８を
形成させ（第１ｅ図）、多結晶質ゲート領域２２
をｎ型不純物でドープする。これに代わる方法と
して、燐でドープされた二酸化けい素を析出させ
る前にn+拡散を行わせることもできる。
その後、第１ｆ図に示された如く、第三のホト
リソグラフイー操作を行つて、燐でドープされた
二酸化けい素層２４中に選択的に接触穴（図示さ
れていない）を形成させ、同時に後にスレシユホ
ールド電圧の如き電気特性を修正すべきMOSデ
バイスの多結晶質シリコンのゲート２２の上にあ
る個所の層２４に窓をつくる。層２４の上表面の
所望の位置に第四のホトリソグラフイー操作によ
り金属結線あるいは金属ボンデイングパツド３０
を形成させる。しかる後、パシベーシヨン層３２
でウエハの全表面を被う。このパシベーシヨン層
は本実施態様の如く典型的には1000〜5000Åの程
度の厚さを持つた窒化けい素の層であつてもよ
い。
リソグラフイー操作を行つて、燐でドープされた
二酸化けい素層２４中に選択的に接触穴（図示さ
れていない）を形成させ、同時に後にスレシユホ
ールド電圧の如き電気特性を修正すべきMOSデ
バイスの多結晶質シリコンのゲート２２の上にあ
る個所の層２４に窓をつくる。層２４の上表面の
所望の位置に第四のホトリソグラフイー操作によ
り金属結線あるいは金属ボンデイングパツド３０
を形成させる。しかる後、パシベーシヨン層３２
でウエハの全表面を被う。このパシベーシヨン層
は本実施態様の如く典型的には1000〜5000Åの程
度の厚さを持つた窒化けい素の層であつてもよ
い。
次に、ウエハ表面の上方窒化けい素パシベーシ
ヨン層３２の上にホトレジスト層３４（第１ｇ
図）が形成される。第五のホトリソグラフイー操
作により、後に電気特性を修正すべきMOSデバ
イスのチヤネル領域の上方の個所に、先にこのチ
ヤネル領域の上の層２４中につくられた窓に少く
とも部分的に一致させて、狭い窓３６（典型的に
は２μ〜20μ）がつくられる。同時に、それより
可成り広い窓３８（例えば125.7μ）が、この工
程段階ではパシベーシヨン層３２で被われた３０
の如きボンデイングパツドの上方を被うホトレジ
スト層３４中につくられる。ホトレジスト層３４
中の窓３６と３８の大きさが異なる理由は以後の
記載に明らかにされる。
ヨン層３２の上にホトレジスト層３４（第１ｇ
図）が形成される。第五のホトリソグラフイー操
作により、後に電気特性を修正すべきMOSデバ
イスのチヤネル領域の上方の個所に、先にこのチ
ヤネル領域の上の層２４中につくられた窓に少く
とも部分的に一致させて、狭い窓３６（典型的に
は２μ〜20μ）がつくられる。同時に、それより
可成り広い窓３８（例えば125.7μ）が、この工
程段階ではパシベーシヨン層３２で被われた３０
の如きボンデイングパツドの上方を被うホトレジ
スト層３４中につくられる。ホトレジスト層３４
中の窓３６と３８の大きさが異なる理由は以後の
記載に明らかにされる。
さらに第１ｇ図に示された如く、硼素の如きｐ
型不純物の高エネルギーイオン４０（例えば
150KeV以上）がウエハ表面に実質的に垂直に入
射される。硼素イオンは、ホトレジスト層中の窓
を通り、露出されたパシベーシヨン層３２、その
下のドープされたゲート層２２、さらにその下の
薄い酸化物層を通つて基板の上表面中に注入さ
れ、それによりｐ型イオン注入領域４２を形成す
るに充分なエネルギーを持つ。ウエハの他の部分
では、残存ホトレジスト３４とボンデイングパツ
ド３０がイオン注入に対する障壁として働く。
型不純物の高エネルギーイオン４０（例えば
150KeV以上）がウエハ表面に実質的に垂直に入
射される。硼素イオンは、ホトレジスト層中の窓
を通り、露出されたパシベーシヨン層３２、その
下のドープされたゲート層２２、さらにその下の
薄い酸化物層を通つて基板の上表面中に注入さ
れ、それによりｐ型イオン注入領域４２を形成す
るに充分なエネルギーを持つ。ウエハの他の部分
では、残存ホトレジスト３４とボンデイングパツ
ド３０がイオン注入に対する障壁として働く。
前記米国特許に記載されている如くイオン注入
領域４２の形成は、ソース領域２６とドレイン領
域２８の間のチヤネル領域のスレシユホールド電
圧を変更して、例えばこれらの三領域がゲート２
２と共に構成する固定記憶装置中のMOSデバイ
スを論理“０”から論理“１”に修正する。
領域４２の形成は、ソース領域２６とドレイン領
域２８の間のチヤネル領域のスレシユホールド電
圧を変更して、例えばこれらの三領域がゲート２
２と共に構成する固定記憶装置中のMOSデバイ
スを論理“０”から論理“１”に修正する。
しかしながら、この工程段階（第１ｇ図）で
は、パシベーシヨン層３２の一部は、ボンデイン
グパツド３０を覆つて残存し、回路の完成に必要
な電気的接続は防止されていること、またウエハ
が後に比較的廉価な非気密性パツケージに封じ込
まれてもMOSデバイスの全一性が維持されるた
めに望まれるように、修正MOSデバイスの多結
晶質シリコン・ゲートを覆つて残存しているこ
と、に注意すべきである。
は、パシベーシヨン層３２の一部は、ボンデイン
グパツド３０を覆つて残存し、回路の完成に必要
な電気的接続は防止されていること、またウエハ
が後に比較的廉価な非気密性パツケージに封じ込
まれてもMOSデバイスの全一性が維持されるた
めに望まれるように、修正MOSデバイスの多結
晶質シリコン・ゲートを覆つて残存しているこ
と、に注意すべきである。
本発明の一面によれば、ボンデイングパツド３
０の上の窒化けい素のパシベーシヨン層は、修正
MOSデバイスの上にある露出パシベーシヨン層
に影響しないまたはそれを除去しない方法で除か
れる。この除去は、本発明ではここに公開される
実施態様で例示される如く、イオンミリング・エ
ツチング技術、特に傾斜角イオンミリング技術を
用いて完遂される。
０の上の窒化けい素のパシベーシヨン層は、修正
MOSデバイスの上にある露出パシベーシヨン層
に影響しないまたはそれを除去しない方法で除か
れる。この除去は、本発明ではここに公開される
実施態様で例示される如く、イオンミリング・エ
ツチング技術、特に傾斜角イオンミリング技術を
用いて完遂される。
イオンミリング技術は“ソリツド・ステート・
テクノロジー”誌、1977年11月号の“イオン・ミ
リング・フオア・セミコンダクタ・プロダクシヨ
ン・プロセス”と題するL.D.Bollingenの論文中
に記載されている。半導体集積回路内の選択され
た領域を除去するに“傾斜角”イオン・ミリング
操作を用いることは、1977年のインターナシヨナ
ル・エレクトロン・デバイス・ミーテイングに”
ア・ニユー・フアブリケーシヨン・メソード・オ
ブ・シヨート・チヤネルMOSFET―マルチプ
ル・ウオールス・セルフ―アラインド
MOSFET”と題して提供されたシバタ、イワサ
キ、オク、タルイによる論文に記載されている。
テクノロジー”誌、1977年11月号の“イオン・ミ
リング・フオア・セミコンダクタ・プロダクシヨ
ン・プロセス”と題するL.D.Bollingenの論文中
に記載されている。半導体集積回路内の選択され
た領域を除去するに“傾斜角”イオン・ミリング
操作を用いることは、1977年のインターナシヨナ
ル・エレクトロン・デバイス・ミーテイングに”
ア・ニユー・フアブリケーシヨン・メソード・オ
ブ・シヨート・チヤネルMOSFET―マルチプ
ル・ウオールス・セルフ―アラインド
MOSFET”と題して提供されたシバタ、イワサ
キ、オク、タルイによる論文に記載されている。
一般的にいえば第１ｈ図の如く、イオンミリン
グ操作は500eV〜1000eVの範囲の比較的低いエネ
ルギーのアルゴンの如きイオン４４で半導体ウエ
ハ表面を衝撃することを含む。これらのイオンが
ウエハの表面を打つとき表面の原子を飛散させ、
イオンのエネルギーレベルと除去される表面物質
の種類に応じて制御された速さで表面物質が除去
される。シバタの論文に公開されているように、
予め定められた高さの壁を持つ窓をあけられたホ
トレジストを用いると、特定の入射角のイオンビ
ームでの照射により表面の選定された部分のみが
除去され、表面の他の部分はイオンで打たれるこ
とがなく従つて影響を受けない。この場合はホト
レジストであるマスク材の高さもイオンミリング
工程では減少することに注意すべきである。
グ操作は500eV〜1000eVの範囲の比較的低いエネ
ルギーのアルゴンの如きイオン４４で半導体ウエ
ハ表面を衝撃することを含む。これらのイオンが
ウエハの表面を打つとき表面の原子を飛散させ、
イオンのエネルギーレベルと除去される表面物質
の種類に応じて制御された速さで表面物質が除去
される。シバタの論文に公開されているように、
予め定められた高さの壁を持つ窓をあけられたホ
トレジストを用いると、特定の入射角のイオンビ
ームでの照射により表面の選定された部分のみが
除去され、表面の他の部分はイオンで打たれるこ
とがなく従つて影響を受けない。この場合はホト
レジストであるマスク材の高さもイオンミリング
工程では減少することに注意すべきである。
本書に記載されている如く、本発明の方法では
ミリング用低エネルギーイオンは、ボンデイング
パツドの上のパシベーシヨン層のみを除去するた
めに、ホトレジスト層３４の高さとホトレジスト
層中の窓３６と３８の幅との関数として定まる角
度でウエハ上に入射される。従つてホトレジスト
層３４の窓３６の幅がW1でありイオンミリング
操作後のホトレジストの壁の高さが窓３６の所で
ｈであつたとするならば、ミリング用イオンがウ
エハに対し限界角θc1より小さい角度をなして入
射するときのみ、イオンがホトレジストの壁で遮
蔽され窓３６の底のパシベーシヨン層を打つこと
がない。窓３６に関し角θc1に就いて次の関係が
成立する。
ミリング用低エネルギーイオンは、ボンデイング
パツドの上のパシベーシヨン層のみを除去するた
めに、ホトレジスト層３４の高さとホトレジスト
層中の窓３６と３８の幅との関数として定まる角
度でウエハ上に入射される。従つてホトレジスト
層３４の窓３６の幅がW1でありイオンミリング
操作後のホトレジストの壁の高さが窓３６の所で
ｈであつたとするならば、ミリング用イオンがウ
エハに対し限界角θc1より小さい角度をなして入
射するときのみ、イオンがホトレジストの壁で遮
蔽され窓３６の底のパシベーシヨン層を打つこと
がない。窓３６に関し角θc1に就いて次の関係が
成立する。
θc1＝tan-1ｈ／ｗ１
θc1より小さい角θでウエハに入射したイオン
は、選択的に修正されたMOSデバイス上のパシ
ベーシヨン層の表面を打つことがなく、これらの
窓のホトレジスト層の壁で阻止され、従つてパシ
ベーシヨン層のこの部分はイオンにより除去され
ない。ボンデイングパツドの場所でのミリング用
イオンの限界角θc2は次の式で表わされる。
は、選択的に修正されたMOSデバイス上のパシ
ベーシヨン層の表面を打つことがなく、これらの
窓のホトレジスト層の壁で阻止され、従つてパシ
ベーシヨン層のこの部分はイオンにより除去され
ない。ボンデイングパツドの場所でのミリング用
イオンの限界角θc2は次の式で表わされる。
θc2＝tan-1ｈ／ｗ２
この式で、W2はボンデイングパツドの場所で
の窓３８の幅であり、ｈは窓３８に於けるホトレ
ジストの壁の高さである。
の窓３８の幅であり、ｈは窓３８に於けるホトレ
ジストの壁の高さである。
しかしながら、W2はW1より可成り大く５倍以
上の程度でありホトレジストの壁の高さｈは窓３
６でも窓３８でも本質的に同じであるから、ボン
デイングパツドの場所での限界角θc2は修正MOS
デバイスの場所の限界角θc1より可成り小さい。
従つて、ミリング用イオンが入射しボンデイング
パツドの場所の窒化けい素パシペーシヨン層の大
部分を除去するには有効であり選択的に修正され
たMOSデバイスの場所では無効であるために
は、ミリング用イオンの入射角θは次の関係でな
ければならない。
上の程度でありホトレジストの壁の高さｈは窓３
６でも窓３８でも本質的に同じであるから、ボン
デイングパツドの場所での限界角θc2は修正MOS
デバイスの場所の限界角θc1より可成り小さい。
従つて、ミリング用イオンが入射しボンデイング
パツドの場所の窒化けい素パシペーシヨン層の大
部分を除去するには有効であり選択的に修正され
たMOSデバイスの場所では無効であるために
は、ミリング用イオンの入射角θは次の関係でな
ければならない。
θc1＞θ＞θc2
上の関係を満足する入射角θでイオンミリング
技術を施すことにより、追加のホトリソグラフイ
ー操作を行う必要なくポンデイングパツド３０の
上にある窒化けい素層３２の大部分は除去され、
しかも所望の如く、選択的に修正されたMOSデ
バイスの上方にあるパシベーシヨン層の部分は影
響を受けない、即ち第１ｈ図の示す如く除去され
ない。
技術を施すことにより、追加のホトリソグラフイ
ー操作を行う必要なくポンデイングパツド３０の
上にある窒化けい素層３２の大部分は除去され、
しかも所望の如く、選択的に修正されたMOSデ
バイスの上方にあるパシベーシヨン層の部分は影
響を受けない、即ち第１ｈ図の示す如く除去され
ない。
しかる後、第１ｉ図の示す如く残存したホトレ
ジスト層３４は化学的方法で除かれ、ウエハは合
金される。
ジスト層３４は化学的方法で除かれ、ウエハは合
金される。
上記記載により、一実施態様によつて公開され
た本発明の方法が、デバイス製作の最後若しくは
それに近い段階で、MOSデバイスの電気特性
（例えばスレシユホールド電圧）を選択的に修正
することを得させ、しかも該選択的に修正された
MOSデバイスのパシベーシヨン層の構造の全一
性に悪影響を与えないものである、ことが了解さ
れるであろう。
た本発明の方法が、デバイス製作の最後若しくは
それに近い段階で、MOSデバイスの電気特性
（例えばスレシユホールド電圧）を選択的に修正
することを得させ、しかも該選択的に修正された
MOSデバイスのパシベーシヨン層の構造の全一
性に悪影響を与えないものである、ことが了解さ
れるであろう。
イオンミリング技術に用いるイオンの入射角の
範囲は、イオン（ここでは硼素イオン）を直角に
注入する修正MOSデバイス上の窓の大きさのボ
ンデイングパツドの窓の大きさに対する比の関数
であることが了解されるのであろう。MOS技術
の最近の進歩の結果、個々のMOSデバイスの寸
法は小さくなりデバイス密度は大きくなつたが、
ボンデイングパツドの大きさは本質的に変化しな
いで残されている。この傾向が続くならば、即ち
イオン注入窓の大きさ対ボンデイングパツド窓の
大きさの比が減少し続けるならば、本発明の実施
に用いられる傾斜して入射されるミリング用イオ
ンに許される角の範囲は引続き増大するであろ
う。それにより、MOSデバイスおよび回路製作
に用いられる設計の融通性も増大するであろう。
範囲は、イオン（ここでは硼素イオン）を直角に
注入する修正MOSデバイス上の窓の大きさのボ
ンデイングパツドの窓の大きさに対する比の関数
であることが了解されるのであろう。MOS技術
の最近の進歩の結果、個々のMOSデバイスの寸
法は小さくなりデバイス密度は大きくなつたが、
ボンデイングパツドの大きさは本質的に変化しな
いで残されている。この傾向が続くならば、即ち
イオン注入窓の大きさ対ボンデイングパツド窓の
大きさの比が減少し続けるならば、本発明の実施
に用いられる傾斜して入射されるミリング用イオ
ンに許される角の範囲は引続き増大するであろ
う。それにより、MOSデバイスおよび回路製作
に用いられる設計の融通性も増大するであろう。
本発明の方法をｎ―チヤネルデバイスの製作に
用いるものとして具体的に記載してきたが、ｐ―
チヤネルデバイスの製作に用いても同じ利点が得
られる。また本発明の方法は、本明細書に記載し
た如く、固定記憶装置以外の回路を製作するにも
利用することができる。加うるに、以上に記載し
た本発明の実施態様では、傾斜角イオンミリング
操作の前にイオン注入を行つたが、この工程段階
の順序を逆にすることもできる。即ち、傾斜角イ
オンミリングをイオン注入の前に行うこともでき
る。
用いるものとして具体的に記載してきたが、ｐ―
チヤネルデバイスの製作に用いても同じ利点が得
られる。また本発明の方法は、本明細書に記載し
た如く、固定記憶装置以外の回路を製作するにも
利用することができる。加うるに、以上に記載し
た本発明の実施態様では、傾斜角イオンミリング
操作の前にイオン注入を行つたが、この工程段階
の順序を逆にすることもできる。即ち、傾斜角イ
オンミリングをイオン注入の前に行うこともでき
る。
本発明の真随および範囲を逸脱する必要なく、
本明細書に記載された本発明の方法の変法を行い
うることは了解されるであろう。
本明細書に記載された本発明の方法の変法を行い
うることは了解されるであろう。
第１ａ〜１ｉ図は、本発明の方法の工程段階の
あるものを示す一部断面図である。第１ｉ図は同
時に完成したデバイスを示す。 １０……ｐ型シリコン基板、１２……二酸化け
い素薄層、１４……窒化けい素オーバーレイ層、
１６……ｐ領域、１８……二酸化けい素の厚層、
１９……二酸化けい素の薄層、２０……多結晶質
シリコン層、２２……多結晶質シリコンゲート領
域、２４……燐でドープされた二酸化けい素層、
２６……n+ソース領域、２８……n+ドレイン領
域、３０……金属結線またはボンデイング・パツ
ド、３２……パシベーシヨン層、３４……ホトレ
ジスト層、３６……狭い窓、３８……広い窓、４
０……高エネルギーイオン、４２……ｐ型イオン
注入領域、４４……低エネルギーイオン。
あるものを示す一部断面図である。第１ｉ図は同
時に完成したデバイスを示す。 １０……ｐ型シリコン基板、１２……二酸化け
い素薄層、１４……窒化けい素オーバーレイ層、
１６……ｐ領域、１８……二酸化けい素の厚層、
１９……二酸化けい素の薄層、２０……多結晶質
シリコン層、２２……多結晶質シリコンゲート領
域、２４……燐でドープされた二酸化けい素層、
２６……n+ソース領域、２８……n+ドレイン領
域、３０……金属結線またはボンデイング・パツ
ド、３２……パシベーシヨン層、３４……ホトレ
ジスト層、３６……狭い窓、３８……広い窓、４
０……高エネルギーイオン、４２……ｐ型イオン
注入領域、４４……低エネルギーイオン。
Claims (1)
- 【特許請求の範囲】 １ 第一の導電型の基板を用意し； 該基板の一表面に複数個の間を隔てた反対の導
電型の領域を形成させ、複数個の電界効果トラン
ジスタのソース領域およびドレイン領域をなす前
記領域のうち相隣る一対の間はチヤネル領域とな
るものであり； 前記電界効果トランジスタから隔つた基板の部
分を被う絶縁材上に、ボンデイングパツドを形成
させ； 前記電界効果トランジスタおよびボンデイング
パツドの上方にパシベーシヨン層を形成させ、そ
れにより該パシベーシヨン層が保護層となつてい
る完成された半導体構造が得られ、この工程段階
でのトランジスタは第一の電気特性をもつもので
あり； 前記パシベーシヨン層の上にホトレジスト層を
形成させ； 選択された少なくとも一つの前記トランジスタ
のチヤネル領域の個所とボンデイングパツドの個
所で、前記ホトレジスト層の中にそれぞれ少なく
とも一個の比較的狭い窓と少なくとも一個の比較
的広い窓とを選択的に形成させ； (イ) 工程―残存ホトレジスト層をイオン注入の障
壁として用いて、高エネルギーイオンを、ホト
レジスト層中の前記狭い窓、前記パシベーシヨ
ン層の露出部分、その下にある前記選択された
一つのトランジスタのゲート構造を通して、直
角にその下にあるチヤネル領域中に注入し、そ
れによりチヤネル領域にイオン注入領域を形成
させ、このようにして形成されたイオン注入領
域が前記選択された一つのトランジスタの電気
特性を前記第一の電気特性と異なつた第二の電
気特性に修正した後； (ロ) 工程―ホトレジスト層の前記狭い窓により露
出されたパシベーシヨン層の部分は残しなが
ら、前記ポンデイングパツドの少なくとも一部
の上のパシベーシヨン層を除去し、前記パシベ
ーシヨン層を除去する工程段階が、ホトレジス
ト層の上および前記ポンデイングパツドの上に
あるパシベーシヨン層の露出部分の少なくとも
一部の上に、比較的低いエネルギーのイオンを
角度をなして入射させるか； あるいは前記(ロ)工程を実施した後(イ)工程を行
い； しかる後ホトレジスト層の残存した部分を除去
する； 各工程段階からなることを特徴とするMOS半
導体回路の製造方法。 ２ 前記狭い窓におけるホトレジスト層の高さに
対する狭い窓の幅の比が、ホトレジスト層の該狭
い窓によつて露出されたパシベーシヨン層の部分
を前記低エネルギーイオンが打つことを有効に阻
止するようなものである、特許請求の範囲第１項
記載の方法。 ３ ホトレジスト層に角度をなして低エネルギー
イオンを入射させた後の前記狭い窓におけるホト
レジスト層の高さをh1とし、該狭い窓の幅をW1
としたとき、 tan-1ｈ１／Ｗ１ より小さい角で低エネルギーイオンが入射される
特許請求の範囲第１項記載の方法。 ４ ホトレジスト層に角度をなして低エネルギー
イオンを入射させた後の前記広い窓におけるホト
レジスト層の高さをh2とし、該広い窓の幅をW2
としたとき、 tan-1ｈ２／Ｗ２ より大きい角で低エネルギーイオンが入射される
特許請求の範囲第１項記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/930,739 US4208780A (en) | 1978-08-03 | 1978-08-03 | Last-stage programming of semiconductor integrated circuits including selective removal of passivation layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5522890A JPS5522890A (en) | 1980-02-18 |
| JPS6260817B2 true JPS6260817B2 (ja) | 1987-12-18 |
Family
ID=25459689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5244779A Granted JPS5522890A (en) | 1978-08-03 | 1979-04-27 | Method of programming semiconductor integrated circuit at final stage of production including selective removal of passivation layer |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4208780A (ja) |
| JP (1) | JPS5522890A (ja) |
| DE (1) | DE2916843A1 (ja) |
| FR (1) | FR2432767A1 (ja) |
| GB (1) | GB2028581B (ja) |
| NL (1) | NL7905381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120127U (ja) * | 1986-01-22 | 1987-07-30 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4294001A (en) * | 1979-01-08 | 1981-10-13 | Texas Instruments Incorporated | Method of making implant programmable metal gate MOS read only memory |
| US4342100A (en) * | 1979-01-08 | 1982-07-27 | Texas Instruments Incorporated | Implant programmable metal gate MOS read only memory |
| US4294002A (en) * | 1979-05-21 | 1981-10-13 | International Business Machines Corp. | Making a short-channel FET |
| US4282646A (en) * | 1979-08-20 | 1981-08-11 | International Business Machines Corporation | Method of making a transistor array |
| US4514897A (en) * | 1979-09-04 | 1985-05-07 | Texas Instruments Incorporated | Electrically programmable floating gate semiconductor memory device |
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4336647A (en) * | 1979-12-21 | 1982-06-29 | Texas Instruments Incorporated | Method of making implant programmable N-channel read only memory |
| US4356042A (en) * | 1980-11-07 | 1982-10-26 | Mostek Corporation | Method for fabricating a semiconductor read only memory |
| US4698899A (en) * | 1983-10-19 | 1987-10-13 | Gould Inc. | Field effect transistor |
| EP0192723A1 (en) * | 1984-09-07 | 1986-09-03 | PA Consulting Services Limited | Method and apparatus for loading information into an integrated circuit semiconductor device |
| JPS62501597A (ja) * | 1985-08-27 | 1987-06-25 | ロツキイ−ド ミサイルズ アンド スペ−ス カンパニ−，インコ−ポレ−テツド | 半導体装置製造のさいのゲ−ト整合法 |
| IT1186430B (it) * | 1985-12-12 | 1987-11-26 | Sgs Microelettrica Spa | Rpocedimento per la realizzazione di memorie a sola lettura in tecnologia nmos programmate mediante impiantazione ionica e memoria a sola lettura ottenuta mediante tale procedimento |
| ES2052242T3 (es) * | 1988-12-23 | 1994-07-01 | Fraunhofer Ges Forschung | Disposicion de transistores de alta tension con tecnologia cmos. |
| IT1239707B (it) * | 1990-03-15 | 1993-11-15 | St Microelectrics Srl | Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain |
| JP2835216B2 (ja) * | 1991-09-12 | 1998-12-14 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2771057B2 (ja) * | 1991-10-21 | 1998-07-02 | シャープ株式会社 | 半導体装置の製造方法 |
| EP0575688B1 (en) * | 1992-06-26 | 1998-05-27 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| US5306657A (en) * | 1993-03-22 | 1994-04-26 | United Microelectronics Corporation | Process for forming an FET read only memory device |
| US5633202A (en) * | 1994-09-30 | 1997-05-27 | Intel Corporation | High tensile nitride layer |
| US5459086A (en) * | 1994-11-07 | 1995-10-17 | United Microelectronics Corporation | Metal via sidewall tilt angle implant for SOG |
| DE19505293A1 (de) * | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
| TW335537B (en) * | 1996-11-25 | 1998-07-01 | United Microelectronics Corp | The ROM unit and manufacture method |
| US6027978A (en) * | 1997-01-28 | 2000-02-22 | Advanced Micro Devices, Inc. | Method of making an IGFET with a non-uniform lateral doping profile in the channel region |
| US6093951A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | MOS devices with retrograde pocket regions |
| US6249027B1 (en) | 1998-06-08 | 2001-06-19 | Sun Microsystems, Inc. | Partially depleted SOI device having a dedicated single body bias means |
| JP3137077B2 (ja) * | 1998-06-16 | 2001-02-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6228777B1 (en) | 1999-06-08 | 2001-05-08 | Intel Corporation | Integrated circuit with borderless contacts |
| US6960510B2 (en) * | 2002-07-01 | 2005-11-01 | International Business Machines Corporation | Method of making sub-lithographic features |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1047390A (ja) * | 1963-05-20 | 1900-01-01 | ||
| BE759057A (ja) * | 1969-11-19 | 1971-05-17 | Philips Nv | |
| US3775191A (en) * | 1971-06-28 | 1973-11-27 | Bell Canada Northern Electric | Modification of channel regions in insulated gate field effect transistors |
| GB1534896A (en) * | 1975-05-19 | 1978-12-06 | Itt | Direct metal contact to buried layer |
| US4080718A (en) * | 1976-12-14 | 1978-03-28 | Smc Standard Microsystems Corporation | Method of modifying electrical characteristics of MOS devices using ion implantation |
-
1978
- 1978-08-03 US US05/930,739 patent/US4208780A/en not_active Expired - Lifetime
-
1979
- 1979-04-24 FR FR7910373A patent/FR2432767A1/fr active Granted
- 1979-04-26 DE DE19792916843 patent/DE2916843A1/de active Granted
- 1979-04-27 JP JP5244779A patent/JPS5522890A/ja active Granted
- 1979-05-30 GB GB7918750A patent/GB2028581B/en not_active Expired
- 1979-07-10 NL NL7905381A patent/NL7905381A/nl not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120127U (ja) * | 1986-01-22 | 1987-07-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2028581A (en) | 1980-03-05 |
| US4208780A (en) | 1980-06-24 |
| DE2916843C2 (ja) | 1988-09-29 |
| FR2432767B3 (ja) | 1982-01-22 |
| JPS5522890A (en) | 1980-02-18 |
| GB2028581B (en) | 1983-01-12 |
| DE2916843A1 (de) | 1980-02-21 |
| FR2432767A1 (fr) | 1980-02-29 |
| NL7905381A (nl) | 1980-02-05 |
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