KR0166856B1 - 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 소자와 배선막간의 접속에 있어서 콘택홀 대신에 전도성 금속 산화물을 이용하므로서 공정을 단순화하여 신뢰성 및 집적도를 향상시키고 코스트를 절감시키는데 적당한 반도체소자 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체소자 제조방법은 단일 소자가 완성된 반도체 기판 전면에 절연막을 형성하는 단계, 상기 절연막상에 감광막을 도포하고 상기 단일소자의 소오스/드레인 불순물 영역상의 절연막이 소정부분 노출되도록 감광막을 패터닝하는 단계, 상기 감광막 패턴을 마스크로 하여 전도성 금속 산화물의 금속이온을 노출된 절연막에 주입하는 단계, 상기 감광막을 제거하고 열처리 공정을 수행한 후 전면에 배선을 위한 금속층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
제1도 (a)∼(d)는 종래의 반도체소자 제조방법을 나타낸 공정단면도.
제2도 (a)∼(e)는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 게이트 전극
25 : 게이트 측벽 26, 26a : 소오스/드레인 불순물 영역
27 : 산화막 28 : 감광막
29 : 전도성 금속 산화물 30 : 금속층
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소자와 배선막간의 접속에 있어서 콘택홀 대신에 전도성 금속 산화물을 이용하므로서 공정을 단순화하여 신뢰성 및 집적도를 향상시키고 코스트를 절감시키는데 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 배선막에 있어서 알루미늄과 그 합금박막은 전기전도도가 높고 건식식각에 의한 패턴형성이 용이하며 실리콘 산화막의 접착성이 우수한 동시에 가격이 비교적 저렴하여 반도체 회로의 배선재료로서 널리 사용되어 왔다.
그러나 직접회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다층화 되므로 토폴로지(Topology)를 갖는 부분이나 콘택홀 또는 비아(Via) 홀 등의 접속구멍 내부에서 단차 피복성이 중요하게 되었다.
이하, 첨부도면을 참조하여 종래의 반도체소자 제조방법을 설명하면 다음과 같다.
제1도 (a)∼(d)는 종래의 반도체소자 제조방법을 나타낸 공정단면도이다.
먼저, 종래의 반도체소자 제조방법은 제1도 (a)에 도시한 바와 같이 필드 산화막(2)이 형성된 P형 반도체 기판(1)상에 게이트 산화막(3)과, 다결정 실리콘을 증착한후, 상기 다결정 실리콘상에 감광막(도시하지 않음)을 도포하고 사진석판술(Photolithography) 및 식각공정을 통해 상기 다결정 실리콘을 선택적으로 제거하여 게이트 전극(4)을 형성한다.
이어서 상기 게이트 전극(4)을 마스크로 이용한 셀프 얼라인(Self Align) 기술로 활성영역의 P형 반도체 기판(1)에 저농도 n형 불순물 이온을 주입하고 상기 게이트 전극(4)을 포함한 반도체 기판(1) 전면에 절연막을 증착한 후 에치백 공정을 통해 상기 게이트 전극(4) 측면에 게이트 측벽(5)을 형성한다.
그리고, 상기 게이트 전극(4) 및 측벽(5)을 마스크로 이용하여 고농도 n형 불순물 이온주입에 의한 LDD 구조의 n형 소오스/드레인 불순물 영역(6)(6a)을 형성한다.
이어 제1도 (b)에 도시한 바와 같이, 상기 게이트 전극(4)을 포함한 반도체 기판(1) 전면에 절연막(7)을 증착한 후 상기 절연막(1)상에 감광막(8)을 도포한다.
이어 제1도 (c)에 도시한 바와 같이, 사진석판술(Photolithography) 및 식각공정을 통해 상기 절연막(7)을 선택적으로 제거하여 n형 소오스/드레인 불순물 영역(6)(6a)의 반도체 기판(1)이 노출되도록 콘택홀(9)을 형성한다.
제1도 (d)에 도시한 바와 같이, 상기 콘택홀(9)을 포함한 절연막(7)상에 Ti/N 또는 Ti/W을 400∼1,000Å 정도의 두께로 증착하여 베리어(Barrier) 메탈층(10)을 형성한다.
이때, 상기 베리어 메탈(Barrier Metal)층(10)은 후공정에서 형성될 알루미늄 배선막과 상기 반도체 기판(1)과의 직접적인 접촉으로 인한 알루미늄 스파이크(Spike)를 방지한다.
이어, 상기 배리어 메탈층(10) 상부에 금속배선막 형성을 위해 알루미늄층(11)을 5,000∼10,000Å 정도의 두께로 증착하면 종래의 배선막 형성공정이 완료된다.
그러나, 상기와 같은 종래의 반도체소자 제조방법은 종횡비가 높은 콘택홀이 형성되어 콘택저항 및 신뢰성이 저하되고, 콘택홀 형성을 위한 식각공정시 기판의 손상(Damage)으로 인해 소자의 전기적 특성이 저하되며, 베리어 메탈층 형성에 따른 별도의 공정이 추가되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 알루미늄 배선막과, 실리콘 기판과의 전기적 접촉을 위한 콘택홀 대신에 전도성 금속 산화물을 콘택영역에 이온주입하여 공정을 단순화하고 소자의 전기적 특성 및 신뢰성을 향상시키는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 단일소자가 완성된 반도체 기판 전면에 절연막을 형성하는 단계, 상기 절연막상에 감광막을 도포하고 상기 단일소자의 소오스/드레인 불순물 영역상의 절연막이 소정부분 노출되도록 감광막을 패터닝 하는 단계, 상기 감광막 패턴을 마스크로 하여 전도성 금속 산화물의 금속이온을 노출된 절연막에 주입하는단계, 상기 감광막을 제거하고 열처리 공정을 수행한 후 전면에 배선을 위한 금속층을 형성하는 단계를 포함하여 이루어짐을 특지응로 한다.
이하, 첨부도면을 참조하여 본 발명의 반도체소자 제조방법을 설명하면 다음과 같다.
제2도 (a)∼(e)는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도이다.
먼저, 본 발명의 반도체소자 제조방법은 제2도 (a)에 도시한 바와 같이, 필드 산화막(22)이 형성된 P형 반도체 기판(21)상에 게이트 산화막(23)과 다결정 실리콘을 증착한 후 상기 다결정 실리콘상에 감광막(도시하지 않음) 도포하고 사진석판술(Photolithography) 및 식각공정을 통해 상기 불필요한 다결정 실리콘을 선택적으로 제거하여 게이트 전극(24)을 형성한다.
이어서, 상기 게이트 전극(24)을 마스크로 이용한 셀프 얼라인 기술로 게이트 전극(24) 양측 활성영역의 P형 반도체 기판(21)에 저농도 n형 불순물 이온을 주입하고, 상기 게이트 전극(24)을 포함한 반도체 기판(21) 전면에 절연막을 증착한 후 에치백 공정을 통해 상기 게이트 전극(24) 측면에 게이트 측벽(25)을 형성한다.
그리고, 상기 게이트 전극(24) 및 측벽(25)을 마스크로 이용하여 고농도 n형 불순물 이온주입에 의한 LDD 구조를 갖는 n형 소오스/드레인 불순물 영역(26)(26a)을 형성한다.
이어서 제2도 (b)에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 반도체 기판(21) 전면에 산화막(27)과 감광막(28)을 차례로 형성한 후 제2도 (c)에 도시한 바와 같이, 상기 n형 소오스/드레인 불순물 영역(26)(26a)상의 산화막(27)의 소정부분이 노출되도록 상기 감광막(28)을 노광 및 현상공정으로 패터닝 한다.
이어서, 상기 감광막(28) 패턴을 마스크로 이용하여 전도성 금속 산화물(예를들어, InO3-SnO2, RuO2, Y2O3, YBaCu3O7, SrRuO3, ZnO, Nb가 포핑된 SrTiO3, LaSrCuO4, SrBaO3, IrO2, R2O2, OsO2등)을 상기 노출된 산화막에 이온주입(Ion-implantation)방식으로 도핑한다.
이때 이온주입 에너지 및 더즈(Dose)량은 선택된 전도성 금속에 따라 그리고 금속 산화물의 화학양론(Stoichiometry)적인 관계를 고려하여 결정한다.
이어서, 제2도 (d)에 도시한 바와 같이, 상기 감광막(28) 패턴을 제거한 후 비활성 가스 분위기에서 열처리 하면 상기 도핑된 전도성 금속 산화물 이온과 산화막(27)이 서로 치환반응하여 전도성 금속 산화물(29)이 형성된다.
이를 화학반응식으로 표현하면 다음과 같다.
즉, M + SiO2→ Mox + Si
(여기서, M은 산화막 상태에서의 전도성 금속)
이때, 상기 전도성 금속 산화물(29)은 반도체 기판(21)과 후공정에서 형성될 금속배선막을 전기적으로 연결되도록 하며, 이는 다층 배선막 형성에 있어서 상기 배선막간의 연결통로를 형성하는 것도 가능하다.
이어서 제2도 (e)에 도시한 바와 같이, 전면에 금속배선막 형성을 위해 알루미늄층(30)을 증착한 후 전도선 패턴에 의해 배선을 패터닝 하면 본 발명의 반도체소자 제조공정을 완료하게 된다.
이상 상술한 바와 같이, 본 발명의 반도체소자 제조방법은 실리콘 기판이 대기중에 노출되지 않으므로 콘택영역에서의 콘택저항을 감소시키고 신뢰성을 개선시키며 콘택홀 형성을 위한 식각공정이 필요치 않아 기판의 손상으로 인한 소자의 전기적 특성저하를 방지한다.
또한 공정을 단순화 하여 코스트를 절감시키는 효과가 있다.
Claims (4)
- 단일소자가 완성된 반도체 기판 전면에 절연막을 형성하는 단계, 상기 절연막상에 감광막을 도포하고 상기 단일소자의 소오스/드레인 불순물 영역상의 절연막이 소정부분 노출되도록 감광막을 패터닝 하는 단계, 상기 감광막 패턴을 마스크로하여 전도성 금속 산화물의 금속이온을 노출된 절연막에 주입하는 단계, 상기 감광막을 제거하고 열처리 공정을 수행한 후 전면에 배선을 위한 금속층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 전도성 금속 산화물은 InO3-SnO2, RuO2, Y2O3, SrRuO3, IrO2, R2O2, OsO2,ZnO, YBaCu3O7, SrBaO3…등을 사용함을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 열처리 공정은 불활성 가스분위기에서 수행함을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 전도성 금속 산화물은 다층배선에 있어서 각 배선간의 연결통로로 사용가능함을 특징으로 하는 반도체소자 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278180B2 (en) | 2009-12-22 | 2012-10-02 | Samsung Electronics Co., Ltd. | Methods of forming a semiconductor device having a contact structure |
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1995
- 1995-12-05 KR KR1019950046841A patent/KR0166856B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| US8278180B2 (en) | 2009-12-22 | 2012-10-02 | Samsung Electronics Co., Ltd. | Methods of forming a semiconductor device having a contact structure |
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