JPH11265938A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ＡｌもしくはＡｌを含む材料からなる配線上に
形成されたＴｉ膜は高温下でＡｌと反応し、Ａｌに比べ
て高抵抗なＴｉＡｌ3 が生じ、配線の抵抗を上げる問題
があった。 【解決手段】ＡｌＣｕ膜４と、このＡｌＣｕ膜４上に形
成されたＷ膜５と、全面に形成されたＳｉＯ2 膜６と、
このＳｉＯ2 膜６に形成されたヴィア７と、このヴィア
７を埋めるように設けられたＡｌ膜９とを具備してい
る。
形成されたＴｉ膜は高温下でＡｌと反応し、Ａｌに比べ
て高抵抗なＴｉＡｌ3 が生じ、配線の抵抗を上げる問題
があった。 【解決手段】ＡｌＣｕ膜４と、このＡｌＣｕ膜４上に形
成されたＷ膜５と、全面に形成されたＳｉＯ2 膜６と、
このＳｉＯ2 膜６に形成されたヴィア７と、このヴィア
７を埋めるように設けられたＡｌ膜９とを具備してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造の半
導体装置に係り、特に下層の配線がＡｌもしくはＡｌを
含む材料で構成され、下層と上層の配線を接続する際に
両配線相互間にバリアメタル膜を使用する半導体装置及
びその製造方法に関する。
導体装置に係り、特に下層の配線がＡｌもしくはＡｌを
含む材料で構成され、下層と上層の配線を接続する際に
両配線相互間にバリアメタル膜を使用する半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】一般に半導体装置における配線の上部及
び下部には、その配線を保護する目的でバリアメタル膜
が設けられている。このバリアメタル膜が設けられる従
来の半導体装置の製造方法について図１４及び図１５を
用いて説明する。
び下部には、その配線を保護する目的でバリアメタル膜
が設けられている。このバリアメタル膜が設けられる従
来の半導体装置の製造方法について図１４及び図１５を
用いて説明する。
【０００３】まず、図１４に示すように、全面もしくは
一部に絶縁膜１０１が設けられた半導体基板上に、Ｔｉ
膜１０２、ＴｉＮ膜１０３、ＡｌＣｕ膜１０４、Ｔｉ膜
１０５及びＴｉＮ膜１０６をこの順序で積層する。ここ
で、上記ＡｌＣｕ膜１０４は第１層の配線を構成してお
り、このＡｌＣｕ膜１０４の下部に設けられたＴｉ膜１
０２とＴｉＮ膜１０３及びＴｉ膜１０５とＴｉＮ膜１０
６はそれぞれＡｌＣｕ膜１０４からなる配線のバリアメ
タル膜として使用される。すなわち、これらのバリアメ
タル膜はＴｉとＴｉＮからなる２層の積層構造にされて
いる。そして、上層のバリアメタル膜を構成するＴｉＮ
膜１０６は反射防止のために、また、Ｔｉ膜１０５はＴ
ｉＮ膜１０６を堆積する際のＡｌＣｕ膜１０４表面の窒
化防止のためにも用いられる。
一部に絶縁膜１０１が設けられた半導体基板上に、Ｔｉ
膜１０２、ＴｉＮ膜１０３、ＡｌＣｕ膜１０４、Ｔｉ膜
１０５及びＴｉＮ膜１０６をこの順序で積層する。ここ
で、上記ＡｌＣｕ膜１０４は第１層の配線を構成してお
り、このＡｌＣｕ膜１０４の下部に設けられたＴｉ膜１
０２とＴｉＮ膜１０３及びＴｉ膜１０５とＴｉＮ膜１０
６はそれぞれＡｌＣｕ膜１０４からなる配線のバリアメ
タル膜として使用される。すなわち、これらのバリアメ
タル膜はＴｉとＴｉＮからなる２層の積層構造にされて
いる。そして、上層のバリアメタル膜を構成するＴｉＮ
膜１０６は反射防止のために、また、Ｔｉ膜１０５はＴ
ｉＮ膜１０６を堆積する際のＡｌＣｕ膜１０４表面の窒
化防止のためにも用いられる。
【０００４】次に、図１５に示すように、全面に層間絶
縁膜としてＳｉＯ2 膜１０７を堆積し、さらにリソグラ
フィー技術によりレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、ＲＩＥ法に
よりＳｉＯ2 膜１０７を選択エッチングし、その後、レ
ジストパターンを除去することで、ヴィア１０８を開口
する。
縁膜としてＳｉＯ2 膜１０７を堆積し、さらにリソグラ
フィー技術によりレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、ＲＩＥ法に
よりＳｉＯ2 膜１０７を選択エッチングし、その後、レ
ジストパターンを除去することで、ヴィア１０８を開口
する。
【０００５】この後は、全面に配線材料となる膜を堆積
し、この膜をパターニングすることにより、上記ＡｌＣ
ｕ膜１０４と電気的に接続された第２層の配線１０９を
形成する。
し、この膜をパターニングすることにより、上記ＡｌＣ
ｕ膜１０４と電気的に接続された第２層の配線１０９を
形成する。
【０００６】
【発明が解決しようとする課題】ここで、上記ヴィア１
０８を開口する際に、上記ＴｉＮ膜１０６はエッチング
ストッパーとして作用するので、このＴｉＮ膜１０６と
して十分な膜厚が要求され、かなり厚く形成されてい
る。また、その下部のＴｉ膜１０５はＡｌＣｕ膜１０４
と以下の化学式に示すように熱反応を起こし、ＴｉＡｌ
3 の生成によりＡｌＣｕ膜１０４の抵抗が上昇する。
０８を開口する際に、上記ＴｉＮ膜１０６はエッチング
ストッパーとして作用するので、このＴｉＮ膜１０６と
して十分な膜厚が要求され、かなり厚く形成されてい
る。また、その下部のＴｉ膜１０５はＡｌＣｕ膜１０４
と以下の化学式に示すように熱反応を起こし、ＴｉＡｌ
3 の生成によりＡｌＣｕ膜１０４の抵抗が上昇する。
【０００７】Ｔｉ＋３Ａｌ→ＴｉＡｌ3 この結果、所望の低いシート抵抗を得るためにはこのＡ
ｌＣｕ膜１０４もかなり厚く形成する必要がある。
ｌＣｕ膜１０４もかなり厚く形成する必要がある。
【０００８】従って、従来では、微細で膜厚が薄い低抵
抗の配線を形成することができず、半導体装置の微細化
を達成することが容易ではないという問題がある。本発
明は、上記のような事情を考慮してなされたものであ
り、その目的は、微細で膜厚が薄い低抵抗の配線を有す
る微細化に適した半導体装置及びその製造方法を提供す
ることにある。
抗の配線を形成することができず、半導体装置の微細化
を達成することが容易ではないという問題がある。本発
明は、上記のような事情を考慮してなされたものであ
り、その目的は、微細で膜厚が薄い低抵抗の配線を有す
る微細化に適した半導体装置及びその製造方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、ＡｌもしくはＡｌを含む材料からなる第１の導電膜
と、上記第１の導電膜上に形成されたＴｉを含まない材
料からなる第１のバリアメタル膜と、上記第１のバリア
メタル膜上を含む全面に形成された層間絶縁膜と、上記
第１のバリアメタル膜が露出するように上記層間絶縁膜
に形成された開口部と、上記開口部を埋めるように設け
られ、上記第１の導電膜と電気的に接続された第２の導
電膜とを具備したことを特徴とする。
は、ＡｌもしくはＡｌを含む材料からなる第１の導電膜
と、上記第１の導電膜上に形成されたＴｉを含まない材
料からなる第１のバリアメタル膜と、上記第１のバリア
メタル膜上を含む全面に形成された層間絶縁膜と、上記
第１のバリアメタル膜が露出するように上記層間絶縁膜
に形成された開口部と、上記開口部を埋めるように設け
られ、上記第１の導電膜と電気的に接続された第２の導
電膜とを具備したことを特徴とする。
【００１０】本発明による半導体装置の製造方法は、半
導体基板上にＡｌもしくはＡｌを含む材料からなる第１
の導電膜を形成する工程と、上記第１の導電膜上にＴｉ
を含まない材料からなる第１のバリアメタル膜を形成す
る工程と、上記第１の導電膜及び第１のバリアメタル膜
からなる積層膜を所望の形状にパターニングして第１の
配線を形成する工程と、全面に層間絶縁膜を形成する工
程と、選択エッチング法により上記層間絶縁膜に上記第
１のバリアメタル膜が露出するような開口部を形成する
工程と、上記開口部を埋めて上記第１の配線と電気的に
接続される第２の配線を形成する工程とを具備したこと
を特徴とする。
導体基板上にＡｌもしくはＡｌを含む材料からなる第１
の導電膜を形成する工程と、上記第１の導電膜上にＴｉ
を含まない材料からなる第１のバリアメタル膜を形成す
る工程と、上記第１の導電膜及び第１のバリアメタル膜
からなる積層膜を所望の形状にパターニングして第１の
配線を形成する工程と、全面に層間絶縁膜を形成する工
程と、選択エッチング法により上記層間絶縁膜に上記第
１のバリアメタル膜が露出するような開口部を形成する
工程と、上記開口部を埋めて上記第１の配線と電気的に
接続される第２の配線を形成する工程とを具備したこと
を特徴とする。
【００１１】
【発明の実施の形態】本発明は以下の実施の形態を図面
をもって説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記の実施の形態は多様
に変化することができる。
をもって説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記の実施の形態は多様
に変化することができる。
【００１２】まず、本発明の第１の実施の形態による半
導体装置及びその製造方法について、図１から図７の断
面図を参照として説明する。まず、図１に示すように、
絶縁膜１の上にＴｉ膜２が設けられており、Ｔｉ膜２
は、スパッタリング法等により、例えば１０ｎｍの膜厚
で堆積する。
導体装置及びその製造方法について、図１から図７の断
面図を参照として説明する。まず、図１に示すように、
絶縁膜１の上にＴｉ膜２が設けられており、Ｔｉ膜２
は、スパッタリング法等により、例えば１０ｎｍの膜厚
で堆積する。
【００１３】次に、図２に示すように、前記Ｔｉ膜２上
にスパッタリング法等により、例えば１０ｎｍの膜厚の
ＴｉＮ膜３を堆積する。続いて、図３に示すように、前
記ＴｉＮ膜３上にスパッタリング法等により、例えば２
００ｎｍの膜厚のＡｌＣｕ膜４を堆積する。
にスパッタリング法等により、例えば１０ｎｍの膜厚の
ＴｉＮ膜３を堆積する。続いて、図３に示すように、前
記ＴｉＮ膜３上にスパッタリング法等により、例えば２
００ｎｍの膜厚のＡｌＣｕ膜４を堆積する。
【００１４】次に、図４に示すように、前記ＡｌＣｕ膜
４上にスパッタリング法等により、例えば２０ｎｍの膜
厚のＷ膜５を堆積する。次に、図５に示すように、フォ
トリソグラフィー工程とＲＩＥ等のエッチング工程によ
り、上記Ｔｉ膜２、ＴｉＮ膜３、ＡｌＣｕ膜４及びＷ膜
５からなる積層膜を所望の配線パターンにパターニング
加工して配線を形成する。このパターニング加工の際の
ＲＩＥでは、エッチングガスとして例えばＣｌ2 、ＢＣ
ｌ2 、Ｎ2 からなる混合ガスが使用される。続いて、Ｃ
ＶＤ法により、全面に層間絶縁膜としてＳｉＯ2 膜６を
堆積し、次に、フォトリソグラフィー工程とエッチング
工程により、上記Ｗ膜５が露出するように、上記ＳｉＯ
2 膜６に対してヴィア（ＶＩＡ）７を開口する。
４上にスパッタリング法等により、例えば２０ｎｍの膜
厚のＷ膜５を堆積する。次に、図５に示すように、フォ
トリソグラフィー工程とＲＩＥ等のエッチング工程によ
り、上記Ｔｉ膜２、ＴｉＮ膜３、ＡｌＣｕ膜４及びＷ膜
５からなる積層膜を所望の配線パターンにパターニング
加工して配線を形成する。このパターニング加工の際の
ＲＩＥでは、エッチングガスとして例えばＣｌ2 、ＢＣ
ｌ2 、Ｎ2 からなる混合ガスが使用される。続いて、Ｃ
ＶＤ法により、全面に層間絶縁膜としてＳｉＯ2 膜６を
堆積し、次に、フォトリソグラフィー工程とエッチング
工程により、上記Ｗ膜５が露出するように、上記ＳｉＯ
2 膜６に対してヴィア（ＶＩＡ）７を開口する。
【００１５】次に、上記ヴィア７を開口する際に使用さ
れたレジストパターンを除去した後に、図６に示すよう
に、スパッタリング法等により、全面に例えば２０ｎｍ
の膜厚のＴｉ膜８を堆積する。
れたレジストパターンを除去した後に、図６に示すよう
に、スパッタリング法等により、全面に例えば２０ｎｍ
の膜厚のＴｉ膜８を堆積する。
【００１６】続いて、図７に示すように、スパッタリン
グ法等により、全面に例えば３００ｎｍの膜厚のＡｌ膜
９を堆積する。この後、上記Ｔｉ膜８及びＡｌ膜９から
なる積層膜をパターニング加工して上層の配線を形成す
る。これにより、上記ヴィア７を介して相互に電気的に
接続された上下２層の配線を有する半導体装置が完成す
る。
グ法等により、全面に例えば３００ｎｍの膜厚のＡｌ膜
９を堆積する。この後、上記Ｔｉ膜８及びＡｌ膜９から
なる積層膜をパターニング加工して上層の配線を形成す
る。これにより、上記ヴィア７を介して相互に電気的に
接続された上下２層の配線を有する半導体装置が完成す
る。
【００１７】上記第１の実施の形態による方法で製造さ
れた半導体装置では、下層の配線を構成するＡｌＣｕ膜
４と上層の配線を構成するＡｌ膜９との間には、バリア
メタル膜としてＷ膜５が用いられている。このＷ膜５は
膜厚が２０ｎｍと比較的薄く形成されているが、上記Ｓ
ｉＯ2 膜６に対してヴィア７を開口する際には、エッチ
ング条件により、従来、ＴｉＮのＳｉＯ2 に対しての選
択比が２０であったのに対し、本発明では、Ｗを用いた
ことにより、ＳｉＯ2 に対しての選択比が４０となり、
エッチングストッパーとして十分に作用する。また、こ
のＷ膜５は、ＡｌＣｕ膜４のエレクトロマイグレーショ
ン耐性を向上させる。さらに、上記Ｗ膜５は、従来、用
いられていたＴｉ膜と同様に、Ａｌとの間で熱反応を起
こす。しかし、その程度がＴｉ膜と比べて十分に低いの
で、この熱反応によって引き起こされるＡｌＣｕ膜４の
シート抵抗の上昇は低い。この結果、従来に比べて下層
配線の膜厚を薄くしても、この下層配線の低抵抗化を達
成することができる。なお、バリアメタル膜は、Ｗ膜５
である場合について説明したが、これはＷ膜に限らず要
するにＴｉを含まない材料で構成すれば良い。
れた半導体装置では、下層の配線を構成するＡｌＣｕ膜
４と上層の配線を構成するＡｌ膜９との間には、バリア
メタル膜としてＷ膜５が用いられている。このＷ膜５は
膜厚が２０ｎｍと比較的薄く形成されているが、上記Ｓ
ｉＯ2 膜６に対してヴィア７を開口する際には、エッチ
ング条件により、従来、ＴｉＮのＳｉＯ2 に対しての選
択比が２０であったのに対し、本発明では、Ｗを用いた
ことにより、ＳｉＯ2 に対しての選択比が４０となり、
エッチングストッパーとして十分に作用する。また、こ
のＷ膜５は、ＡｌＣｕ膜４のエレクトロマイグレーショ
ン耐性を向上させる。さらに、上記Ｗ膜５は、従来、用
いられていたＴｉ膜と同様に、Ａｌとの間で熱反応を起
こす。しかし、その程度がＴｉ膜と比べて十分に低いの
で、この熱反応によって引き起こされるＡｌＣｕ膜４の
シート抵抗の上昇は低い。この結果、従来に比べて下層
配線の膜厚を薄くしても、この下層配線の低抵抗化を達
成することができる。なお、バリアメタル膜は、Ｗ膜５
である場合について説明したが、これはＷ膜に限らず要
するにＴｉを含まない材料で構成すれば良い。
【００１８】次に本発明の第２の実施の形態による半導
体装置及びその製造方法について図８の断面図を参照と
して説明する。この実施の形態では、最初の工程から前
記図４に示すＷ膜５を形成する工程までは前記第１の実
施の形態と同じである。
体装置及びその製造方法について図８の断面図を参照と
して説明する。この実施の形態では、最初の工程から前
記図４に示すＷ膜５を形成する工程までは前記第１の実
施の形態と同じである。
【００１９】この第２の実施の形態では、Ｗ膜５を形成
した後に、ＣＶＤ法等により、例えば３０ｎｍの膜厚の
絶縁膜１０を堆積する。この絶縁膜１０としてはＳｉＮ
膜やＳｉＯ2 膜が使用される。
した後に、ＣＶＤ法等により、例えば３０ｎｍの膜厚の
絶縁膜１０を堆積する。この絶縁膜１０としてはＳｉＮ
膜やＳｉＯ2 膜が使用される。
【００２０】上記絶縁膜１０を堆積した後は、フォトリ
ソグラフィー工程とＲＩＥ等のエッチング工程により、
前記Ｔｉ膜２、ＴｉＮ膜３、ＡｌＣｕ膜４、Ｗ膜５及び
上記絶縁膜１０からなる積層膜を所望の配線パターンに
パターニングして下層の配線を形成する。このパターニ
ング加工の際のＲＩＥにおいて、Ｗ膜５及び絶縁膜１０
のエッチング時にはエッチングガスとして例えばＣＨＦ
3 、ＣＦ4 、Ｏ2 からなる混合ガスが使用され、残りの
Ｔｉ膜２、ＴｉＮ膜３及びＡｌＣｕ膜４のエッチング時
にはエッチングガスとして例えばＣｌ2 、ＢＣｌ2 、Ｎ
2 からなる混合ガスが使用される。
ソグラフィー工程とＲＩＥ等のエッチング工程により、
前記Ｔｉ膜２、ＴｉＮ膜３、ＡｌＣｕ膜４、Ｗ膜５及び
上記絶縁膜１０からなる積層膜を所望の配線パターンに
パターニングして下層の配線を形成する。このパターニ
ング加工の際のＲＩＥにおいて、Ｗ膜５及び絶縁膜１０
のエッチング時にはエッチングガスとして例えばＣＨＦ
3 、ＣＦ4 、Ｏ2 からなる混合ガスが使用され、残りの
Ｔｉ膜２、ＴｉＮ膜３及びＡｌＣｕ膜４のエッチング時
にはエッチングガスとして例えばＣｌ2 、ＢＣｌ2 、Ｎ
2 からなる混合ガスが使用される。
【００２１】続いて、前記図５の場合と同様に、ＣＶＤ
法により、全面に層間絶縁膜としてＳｉＯ2 膜６を堆積
し、次に、フォトリソグラフィー工程とエッチング工程
により、Ｗ膜５が露出するように、ＳｉＯ2 膜６に対し
てヴィア７を開口する。
法により、全面に層間絶縁膜としてＳｉＯ2 膜６を堆積
し、次に、フォトリソグラフィー工程とエッチング工程
により、Ｗ膜５が露出するように、ＳｉＯ2 膜６に対し
てヴィア７を開口する。
【００２２】次に、上記ヴィア７を開口する際に使用さ
れたレジストパターンを除去した後に、前記図６の場合
と同様に、スパッタリング法等により、全面に例えば２
０ｎｍの膜厚のＴｉ膜８を堆積する。
れたレジストパターンを除去した後に、前記図６の場合
と同様に、スパッタリング法等により、全面に例えば２
０ｎｍの膜厚のＴｉ膜８を堆積する。
【００２３】続いて、前記図７の場合と同様に、スパッ
タリング法等により、全面に例えば３００ｎｍの膜厚の
Ａｌ膜９を堆積する。この後、上記Ｔｉ膜８及びＡｌ膜
９からなる積層膜をパターニング加工して上層の配線を
形成する。これにより、上記ヴィア７を介して相互に電
気的に接続された上下２層の配線を有する半導体装置が
完成する。
タリング法等により、全面に例えば３００ｎｍの膜厚の
Ａｌ膜９を堆積する。この後、上記Ｔｉ膜８及びＡｌ膜
９からなる積層膜をパターニング加工して上層の配線を
形成する。これにより、上記ヴィア７を介して相互に電
気的に接続された上下２層の配線を有する半導体装置が
完成する。
【００２４】第２の実施の形態によれば、前記第１の実
施の形態と同様の効果が得られる他に以下のような効果
も得られる。すなわち、Ｗ膜５上には絶縁膜１０が形成
されており、積層膜をパターニングする際は、マスクと
なるレジスト膜厚が不十分な場合でもレジスト下の絶縁
膜１０がマスクとして機能するため、精度良い加工が実
現でき、配線加工の余裕度が向上する。
施の形態と同様の効果が得られる他に以下のような効果
も得られる。すなわち、Ｗ膜５上には絶縁膜１０が形成
されており、積層膜をパターニングする際は、マスクと
なるレジスト膜厚が不十分な場合でもレジスト下の絶縁
膜１０がマスクとして機能するため、精度良い加工が実
現でき、配線加工の余裕度が向上する。
【００２５】次に本発明の第３の実施の形態による半導
体装置及びその製造方法について、図９の断面図を参照
として説明する。この実施の形態では、前記図８に示し
た第２の実施の形態において、前記ＴｉＮ膜３に変えて
Ｗ膜１１を堆積するようにしたものであり、それ以外の
点は第２の実施の形態の場と同様である。
体装置及びその製造方法について、図９の断面図を参照
として説明する。この実施の形態では、前記図８に示し
た第２の実施の形態において、前記ＴｉＮ膜３に変えて
Ｗ膜１１を堆積するようにしたものであり、それ以外の
点は第２の実施の形態の場と同様である。
【００２６】この第３の実施の形態によれば、前記第２
の実施の形態と同様の効果が得られる他に、ＴｉＮ膜３
に変えてＷ膜１１を堆積するようにしているので、Ｗ膜
１１とＷ膜５の成膜で共通のチャンバを使用することが
でき、使用する製造装置の構成を簡便にすることができ
るという効果が得られる。
の実施の形態と同様の効果が得られる他に、ＴｉＮ膜３
に変えてＷ膜１１を堆積するようにしているので、Ｗ膜
１１とＷ膜５の成膜で共通のチャンバを使用することが
でき、使用する製造装置の構成を簡便にすることができ
るという効果が得られる。
【００２７】次に本発明の第４の実施の形態による半導
体装置及びその製造方法について、図１０の断面図を参
照として説明する。この実施の形態では、前記Ｗ膜５を
形成し、その上に絶縁膜１０を形成した後にパターニン
グを行って下層の配線を形成し、全面に層間絶縁膜とし
てＳｉＯ2膜６を堆積し、次に、Ｗ膜５が露出するよう
にＳｉＯ2 膜６にヴィア７を開口する工程までは、先の
第３の実施の形態の場合と同様である。そして、この実
施の形態では、次に選択成長法により、ヴィア７内にＷ
を成長させて埋め込みコンタクト１２を形成する。この
後は、前記各実施の形態の場合と同様に、Ｔｉ膜８及び
Ａｌ膜９を堆積し、この後、上記Ｔｉ膜８及びＡｌ膜９
からなる積層膜をパターニング加工して上層の配線を形
成する。これにより、上記ヴィア７を介して相互に電気
的に接続された上下２層の配線を有する半導体装置が完
成する。
体装置及びその製造方法について、図１０の断面図を参
照として説明する。この実施の形態では、前記Ｗ膜５を
形成し、その上に絶縁膜１０を形成した後にパターニン
グを行って下層の配線を形成し、全面に層間絶縁膜とし
てＳｉＯ2膜６を堆積し、次に、Ｗ膜５が露出するよう
にＳｉＯ2 膜６にヴィア７を開口する工程までは、先の
第３の実施の形態の場合と同様である。そして、この実
施の形態では、次に選択成長法により、ヴィア７内にＷ
を成長させて埋め込みコンタクト１２を形成する。この
後は、前記各実施の形態の場合と同様に、Ｔｉ膜８及び
Ａｌ膜９を堆積し、この後、上記Ｔｉ膜８及びＡｌ膜９
からなる積層膜をパターニング加工して上層の配線を形
成する。これにより、上記ヴィア７を介して相互に電気
的に接続された上下２層の配線を有する半導体装置が完
成する。
【００２８】この第４の実施の形態によれば、前記第３
の実施の形態と同様の効果が得られる他に、Ｗを選択成
長させた埋め込みコンタクト１２をヴィア７内に形成す
るので、高アスペクト比のヴィア埋め込みが自動的に行
われ、２つの配線の良好なコンタクトを容易に図ること
ができる。
の実施の形態と同様の効果が得られる他に、Ｗを選択成
長させた埋め込みコンタクト１２をヴィア７内に形成す
るので、高アスペクト比のヴィア埋め込みが自動的に行
われ、２つの配線の良好なコンタクトを容易に図ること
ができる。
【００２９】なお、この実施の形態において、Ｗ膜５に
変えてＮｂ膜やＴａ膜を形成し、かつヴィア７内をＷ膜
５と置き換えられた膜と同じ材料からなる金属を選択成
長させて埋め込みコンタクト１２を形成するようにして
もよい。
変えてＮｂ膜やＴａ膜を形成し、かつヴィア７内をＷ膜
５と置き換えられた膜と同じ材料からなる金属を選択成
長させて埋め込みコンタクト１２を形成するようにして
もよい。
【００３０】上記のようなＮｂ膜やＴａ膜を使用した場
合でも、前記ＳｉＯ2 膜６にヴィア７を開口する際には
エッチングストッパーとして十分に作用する。さらに、
上記Ｎｂ膜やＴａ膜はＡｌとの間で熱反応を起こすが、
その程度が前記Ｗ膜５と同程度であり、Ｔｉ膜と比べて
十分に低いので、この熱反応によって引き起こされるＡ
ｌＣｕ膜４のシート抵抗の上昇は低い。この結果、従来
に比べて下層配線の膜厚を薄くしても、この下層配線の
低抵抗化を達成することができる。
合でも、前記ＳｉＯ2 膜６にヴィア７を開口する際には
エッチングストッパーとして十分に作用する。さらに、
上記Ｎｂ膜やＴａ膜はＡｌとの間で熱反応を起こすが、
その程度が前記Ｗ膜５と同程度であり、Ｔｉ膜と比べて
十分に低いので、この熱反応によって引き起こされるＡ
ｌＣｕ膜４のシート抵抗の上昇は低い。この結果、従来
に比べて下層配線の膜厚を薄くしても、この下層配線の
低抵抗化を達成することができる。
【００３１】次に本発明の第５の実施の形態による半導
体装置及びその製造方法について、図１１の断面図を参
照として説明する。この実施の形態では、前記第３の実
施の形態におけるＷ膜１１に変えて、Ｎｂ及びＴａのう
ちいずれか１つの金属からなる金属膜１３を形成し、か
つ前記Ｗ膜５に変えて、Ｎｂ及びＴａのうちいずれか１
つの金属からなる金属膜１４を形成するようにしたもの
である。
体装置及びその製造方法について、図１１の断面図を参
照として説明する。この実施の形態では、前記第３の実
施の形態におけるＷ膜１１に変えて、Ｎｂ及びＴａのう
ちいずれか１つの金属からなる金属膜１３を形成し、か
つ前記Ｗ膜５に変えて、Ｎｂ及びＴａのうちいずれか１
つの金属からなる金属膜１４を形成するようにしたもの
である。
【００３２】この第５の実施の形態によれば、前記第３
の実施の形態と同様の効果が得られる他に、金属膜１３
と金属膜１４とをＷ、Ｎｂ及びＴａのうちいずれか１つ
の金属で形成するので、使用する製造ラインに最も負担
の係らない、各々の製造ラインに適した金属材料をＷ、
Ｎｂ及びＴａから任意に選択して使用することができ、
製造の寿命を延ばすことができるという効果が得られ
る。
の実施の形態と同様の効果が得られる他に、金属膜１３
と金属膜１４とをＷ、Ｎｂ及びＴａのうちいずれか１つ
の金属で形成するので、使用する製造ラインに最も負担
の係らない、各々の製造ラインに適した金属材料をＷ、
Ｎｂ及びＴａから任意に選択して使用することができ、
製造の寿命を延ばすことができるという効果が得られ
る。
【００３３】なお、この実施の形態においても、Ｗ膜５
と置き換えられた金属膜１４と同じ材料からなる金属を
選択成長させて、図１０に示すような埋め込みコンタク
ト１２を形成するようにしてもよい。
と置き換えられた金属膜１４と同じ材料からなる金属を
選択成長させて、図１０に示すような埋め込みコンタク
ト１２を形成するようにしてもよい。
【００３４】次に本発明の第６の実施の形態による半導
体装置及びその製造方法について、図１２の断面図を参
照として説明する。この実施の形態では、前記第５の実
施の形態におけるＴｉ膜２の形成を省略するようにした
ものである。
体装置及びその製造方法について、図１２の断面図を参
照として説明する。この実施の形態では、前記第５の実
施の形態におけるＴｉ膜２の形成を省略するようにした
ものである。
【００３５】このようにＴｉ膜２の形成を省略しても前
記第５の実施の形態と同様の効果が得られる。図１３
は、上層のバリアメタル膜としてＴｉ膜とＴｉＮ膜から
なる積層膜を使用した従来の半導体装置と、上層のバリ
アメタル膜としてＷ膜を使用した本発明の半導体装置と
において、アニール時間と下層の配線のシート抵抗ρｓ
（Ω／□）との関係を示す特性図である。なお、従来装
置におけるＴｉＮ膜、Ｔｉ膜、ＡｌＣｕ膜、ＴｉＮ膜、
Ｔｉ膜それぞれの膜厚は３０ｎｍ、５ｎｍ、１８０ｎ
ｍ、１０ｎｍ、１０ｎｍであり、本発明装置におけるＷ
膜、ＡｌＣｕ膜、ＴｉＮ膜、Ｔｉ膜それぞれの膜厚は２
０、１８０ｎｍ、１０ｎｍ、１０ｎｍであり、アニール
温度は４５０℃とした。
記第５の実施の形態と同様の効果が得られる。図１３
は、上層のバリアメタル膜としてＴｉ膜とＴｉＮ膜から
なる積層膜を使用した従来の半導体装置と、上層のバリ
アメタル膜としてＷ膜を使用した本発明の半導体装置と
において、アニール時間と下層の配線のシート抵抗ρｓ
（Ω／□）との関係を示す特性図である。なお、従来装
置におけるＴｉＮ膜、Ｔｉ膜、ＡｌＣｕ膜、ＴｉＮ膜、
Ｔｉ膜それぞれの膜厚は３０ｎｍ、５ｎｍ、１８０ｎ
ｍ、１０ｎｍ、１０ｎｍであり、本発明装置におけるＷ
膜、ＡｌＣｕ膜、ＴｉＮ膜、Ｔｉ膜それぞれの膜厚は２
０、１８０ｎｍ、１０ｎｍ、１０ｎｍであり、アニール
温度は４５０℃とした。
【００３６】図示のように、４５０℃、６０分のアニー
ルをした後、ＡｌＣｕ膜を含む配線のシート抵抗を測定
したところ、従来では０．４５（Ω／□）程度まで上昇
していたが、本発明では、０．３０（Ω／□）程度に抑
えられており、配線抵抗の上昇抑制効果がみられた。ま
た、上下のバリアメタル膜を含む下層の配線全体の膜厚
は従来に比べて薄くすることができる。
ルをした後、ＡｌＣｕ膜を含む配線のシート抵抗を測定
したところ、従来では０．４５（Ω／□）程度まで上昇
していたが、本発明では、０．３０（Ω／□）程度に抑
えられており、配線抵抗の上昇抑制効果がみられた。ま
た、上下のバリアメタル膜を含む下層の配線全体の膜厚
は従来に比べて薄くすることができる。
【００３７】
【発明の効果】以上説明したように本発明によれば、微
細で膜厚が薄い低抵抗の配線を有する微細化に適した半
導体装置及びその製造方法を提供することができる。
細で膜厚が薄い低抵抗の配線を有する微細化に適した半
導体装置及びその製造方法を提供することができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】本発明の第２の実施の形態に係る半導体装置を
示す断面図。
示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置を
示す断面図。
示す断面図。
【図１０】本発明の第４の実施の形態に係る半導体装置
を示す断面図。
を示す断面図。
【図１１】本発明の第５の実施の形態に係る半導体装置
を示す断面図。
を示す断面図。
【図１２】本発明の第６の実施の形態に係る半導体装置
を示す断面図。
を示す断面図。
【図１３】本発明装置と従来装置における配線のシート
抵抗の変化を示す特性図。
抵抗の変化を示す特性図。
【図１４】従来の半導体装置の製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【符号の説明】 １、１０１…絶縁膜、 ２、８、１０２、１０５…Ｔｉ膜、 ３、１０３、１０６…ＴｉＮ膜、 ４、１０４…ＡｌＣｕ膜、 ５…Ｗ膜、 ６、１０７…ＳｉＯ2 膜、 ７、１０８…ヴィア（ＶＩＡ）、 ９…Ａｌ膜、 １０…絶縁膜、 １１…Ｗ膜、 １２…埋め込み層、 １３、１４…金属膜。 １０９…金属配線
Claims (22)
- 【請求項１】 ＡｌもしくはＡｌを含む材料からなる第
１の導電膜と、 上記第１の導電膜上に形成されたＴｉを含まない材料か
らなる第１のバリアメタル膜と、 上記第１のバリアメタル膜上に形成された層間絶縁膜
と、 上記第１のバリアメタル膜が露出するように上記層間絶
縁膜に形成された開口部と、 上記開口部を埋めるように設けられ、上記第１の導電膜
と電気的に接続された第２の導電膜とを具備したことを
特徴とする半導体装置。 - 【請求項２】 前記第１のバリアメタル膜がＷ膜である
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１のバリアメタル膜がＮｂ膜であ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１のバリアメタル膜がＴａ膜であ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記第１の導電膜の下層には第２のバリ
アメタル膜が形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項６】 前記第２のバリアメタル膜が、Ｔｉ膜及
びその上に形成されたＴｉＮ膜からなる積層膜で構成さ
れていることを特徴とする請求項５に記載の半導体装
置。 - 【請求項７】 前記第２のバリアメタル膜がＷ、Ｎｂ、
Ｔａのうちのいずれか１つからなる膜であることを特徴
とする請求項６に記載の半導体装置。 - 【請求項８】 前記第２の導電膜が、前記開口部を埋め
るように設けられた埋め込み層と、この埋め込み層上に
設けられた配線膜とから構成されていることを特徴とす
る請求項１ないし７のいずれか１つに記載の半導体装
置。 - 【請求項９】 少なくとも前記第１のバリアメタル膜上
にさらに絶縁膜が形成され、前記開口部はこの絶縁膜を
貫通して形成されていることを特徴とする請求項１ない
し８のいずれか１つに記載の半導体装置。 - 【請求項１０】 前記絶縁膜がＳｉＮ膜であることを特
徴とする請求項９に記載の半導体装置。 - 【請求項１１】 前記絶縁膜がＳｉＯ2 膜であることを
特徴とする請求項９に記載の半導体装置。 - 【請求項１２】 半導体基板上にＡｌもしくはＡｌを含
む材料からなる第１の導電膜を形成する工程と、 上記第１の導電膜上にＴｉを含まない材料からなる第１
のバリアメタル膜を形成する工程と、 上記第１の導電膜及び第１のバリアメタル膜からなる積
層膜を所望の形状にパターニングして第１の配線を形成
する工程と、 全面に層間絶縁膜を形成する工程と、 選択エッチング法により上記層間絶縁膜に上記第１のバ
リアメタル膜が露出するような開口部を形成する工程
と、 上記開口部を埋めて上記第１の配線と電気的に接続され
る第２の配線を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。 - 【請求項１３】 前記第１のバリアメタル膜はＷを堆積
して形成されることを特徴とする請求項１２に記載の半
導体装置の製造方法。 - 【請求項１４】 前記第１のバリアメタル膜はＮｂを堆
積して形成されることを特徴とする請求項１２に記載の
半導体装置の製造方法。 - 【請求項１５】 前記第１のバリアメタル膜はＴａを堆
積して形成されることを特徴とする請求項１２に記載の
半導体装置の製造方法。 - 【請求項１６】 前記第１の導電膜を形成する工程の前
に、前記半導体基板上に第２のバリアメタル膜を形成す
る工程をさらに具備したことを特徴とする請求項１２に
記載の半導体装置の製造方法。 - 【請求項１７】 前記第２のバリアメタル膜を形成する
工程は、 Ｔｉ膜を形成する工程と、 このＴｉ膜上にＴｉＮ膜を形成する工程とからなること
を特徴とする請求項１６に記載の半導体装置の製造方
法。 - 【請求項１８】 前記第２のバリアメタル膜はＷ、Ｎ
ｂ、Ｔａのうちのいずれか１つからなるを堆積して形成
されることを特徴とする請求項１６に記載の半導体装置
の製造方法。 - 【請求項１９】 前記第２の配線を形成する工程が、 選択成長法により前記開口部内に成長させて埋め込み層
を形成する工程と、 全面に第２の導電膜を形成する工程と、 上記第２の導電膜をパターニングする工程とを有するこ
とを特徴とする請求項１２に記載の半導体装置の製造方
法。 - 【請求項２０】 前記第１のバリアメタル膜を形成する
工程の後に前記第１のバリアメタル膜上に絶縁膜を形成
する工程をさらに具備し、 前記開口部を形成する際に前記開口部はこの絶縁膜を貫
通するように形成されることを特徴とする請求項１２な
いし１９のいずれか１つに記載の半導体装置の製造方
法。 - 【請求項２１】 前記絶縁膜はＳｉＮを堆積して形成さ
れることを特徴とする請求項２０に記載の半導体装置の
製造方法。 - 【請求項２２】 前記絶縁膜はＳｉＯ2 を堆積して形成
されることを特徴とする請求項２０に記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10068309A JPH11265938A (ja) | 1998-03-18 | 1998-03-18 | 半導体装置及びその製造方法 |
| US09/268,678 US6313535B1 (en) | 1998-03-18 | 1999-03-16 | Wiring layer of a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10068309A JPH11265938A (ja) | 1998-03-18 | 1998-03-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265938A true JPH11265938A (ja) | 1999-09-28 |
Family
ID=13370089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10068309A Pending JPH11265938A (ja) | 1998-03-18 | 1998-03-18 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6313535B1 (ja) |
| JP (1) | JPH11265938A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040191697A1 (en) * | 2003-03-24 | 2004-09-30 | Communications Research Laboratory | Method for processing a niobium type thin film and method for manufacturing a superconducting integrated circuit |
| JP4447419B2 (ja) * | 2004-09-29 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4158613A (en) * | 1978-12-04 | 1979-06-19 | Burroughs Corporation | Method of forming a metal interconnect structure for integrated circuits |
| US4786962A (en) * | 1986-06-06 | 1988-11-22 | Hewlett-Packard Company | Process for fabricating multilevel metal integrated circuits and structures produced thereby |
| JP2655213B2 (ja) * | 1991-10-14 | 1997-09-17 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| US5635763A (en) * | 1993-03-22 | 1997-06-03 | Sanyo Electric Co., Ltd. | Semiconductor device having cap-metal layer |
| US5518805A (en) * | 1994-04-28 | 1996-05-21 | Xerox Corporation | Hillock-free multilayer metal lines for high performance thin film structures |
| US5818110A (en) * | 1996-11-22 | 1998-10-06 | International Business Machines Corporation | Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same |
-
1998
- 1998-03-18 JP JP10068309A patent/JPH11265938A/ja active Pending
-
1999
- 1999-03-16 US US09/268,678 patent/US6313535B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6313535B1 (en) | 2001-11-06 |
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