JP2003229483A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Toshiyuki Otsuka
敏志 大塚
Masayuki Nakada
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Abstract

(57)【要約】 【課題】 配線（特にＣｕを含有する配線）と共に配線
構造を構成するヒューズについて、当該ヒューズのコロ
ージョン耐性を高め、切断によるコロージョンの発生を
抑制して、半導体装置における将来の更なる大規模集積
化に十分対応する。 【解決手段】 冗長用ヒューズ５２は、その一端側、こ
こでは高電圧（Ｖｃｃ）が印加される第２の配線３６ｂ
側の近傍に形状的な腐食遅延構造、ここでは蛇行状構造
６１が設けられ、冗長用ヒューズ５２の他端側、ここで
は接地電位（ＧＮＤ）となる第２の配線３６ｃ側と蛇行
状構造６１との間に、切断部位６２が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、配線及び冗長用の
ヒューズを有する配線構造を備えてなる半導体装置及び
その製造方法、並びにヒューズの切断方法に関し、特に
配線が少なくとも銅（Ｃｕ）を含有する材料からなる配
線構造を備えた半導体装置に適用して好適である。
【０００２】
【従来の技術】近年では、半導体素子の高集積化とチッ
プサイズの縮小化に伴い、配線の微細化及び多層配線化
が加速的に進められている。こうした多層配線を有する
ロジックデバイスにおいては、配線遅延がデバイス信号
遅延の支配的要因の１つになりつつある。デバイスの信
号遅延は配線抵抗値と配線容量の積に比例しており、従
って配線遅延の改善のためには、配線抵抗値や配線容量
の軽減が重要である。
【０００３】そこで、配線抵抗を低減するため、Ｃｕ配
線を形成することが検討されている。特に、配線遅延に
大きく影響を及ぼすグローバル配線部分において、低誘
電率膜とＣｕ配線を組み合わせることによりデバイス性
能向上に大きく寄与する。
【０００４】ところで、通常の半導体デバイスにおいて
は、配線等の冗長性を持たせるために、冗長用のヒュー
ズが設けられる。ヒューズは通常、配線に用いる金属と
兼ねて形成することが便宜に資するが、Ｃｕを材料とし
て配線を形成する場合、耐湿性の観点からヒューズにも
Ｃｕを材料に用いることは困難である。そこでこの場
合、ヒューズの材料には、耐湿性に優れた金属、例えば
タングステン（Ｗ）が用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、冗長用
ヒューズの材料に耐湿性を考慮してＷを用いた場合、ヒ
ューズ切断の有無を確認するためのバイアス電圧の印加
により当該ヒューズの切断個所から腐食（コロージョ
ン）が進行し易く、最終的には切断したヒューズに短絡
が生じるという問題がある。
【０００６】この問題は、電源投入時以外にはバイアス
電圧の印加されない、いわゆるノンバイアス回路の形態
に比して、特に電源投入後には常にバイアス電圧が印加
されるバイアス回路の形態に顕著である。ノンバイアス
回路にはその性質上、当然に余分な構成要素が多く、チ
ップ面積の増大を招来する不都合があり、従ってバイア
ス回路の形態が好ましいことから、冗長用ヒューズの切
断によるコロージョン発生の問題を無視することはでき
ない。
【０００７】そこで本発明は、前記問題に鑑みてなされ
たものであり、配線（特にＣｕを含有する配線）と共に
配線構造を構成するヒューズについて、当該ヒューズの
コロージョン耐性を高め、切断によるコロージョンの発
生を抑制して、将来の更なる大規模集積化に十分対応す
ることを可能とする半導体装置及びその製造方法、並び
にヒューズの切断方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
【０００９】本発明は、配線、特に銅を含有する材料か
らなる配線に適用して好適であり、当該配線及びヒュー
ズを含む配線構造を備えてなる半導体装置及びその製造
方法を対象とし、前記ヒューズが形状的な腐食遅延構造
を有するものである。
【００１０】前記腐食遅延構造としては、蛇行状構造、
分岐構造、幅広構造及び／又は厚膜構造等が好適であ
る。
【００１１】本発明の他の態様は、前記ヒューズが耐腐
食材料から形成されるものである。この場合、前記耐腐
食材料としては、アルミニウムを含有する金属又は多結
晶シリコンが好適である。
【００１２】
【発明の実施の形態】−本発明の作用原理的説明− 先ず初めに、本発明の作用原理について説明する。図１
及び図２は、冗長用ヒューズの切断により腐食（コロー
ジョン）が発生するメカニズムを説明するための模式図
であり、図１が初期状態、図２が末期状態を表し、更に
各々の図について（ａ）が冗長用ヒューズ近傍の様子を
示す平面図、（ｂ）が（ａ）に対応したエネルギーバン
ド図である。
【００１３】図１（ａ）に示すように、切断初期の冗長
用ヒューズにバイアス電圧を印加すると、図１（ｂ）の
ようなエネルギーバンドが形成される。このように、Ｃ
ｕとＷのフェルミレベルは階段状となる。なお切断部位
は、雰囲気ガスや周辺の層間絶縁膜を介して接続されて
いると見なせることから、図１（ｂ）では当該切断部位
を絶縁体として表している。
【００１４】接地（ＧＮＤ）側のＣｕとＷは、常に電子
供給があるために酸化しない。一方、高電圧印加（Ｖｃ
ｃ）側のＣｕとＷは、ＧＮＤ側からの電子供給がないた
めに酸化反応が生じ易い状態となる。ここで、「高電圧
印加側」とは、冗長用ヒューズの両端のうち電圧の高い
側のことを言う。特に、Ｖｃｃ側のＷはＣｕに電子を取
られるため、酸化反応は先ず電子供給のないＷの切断端
から生じる（Ｗ→Ｗn+＋ｎe-）。
【００１５】そして、Ｗの酸化が進行してＣｕまで達す
ると、ＷからＣｕへの電子供給がなくなり、Ｃｕの酸化
反応が生じる（Ｃｕ→Ｃｕn+＋ｎe-）。ここで生じたＣ
ｕn+は電界によってＧＮＤ方向へ力が働きグローバック
する。グローバックしたＣｕ n+はＧＮＤ側のＷや雰囲気
ガスから電子供給がなされて還元され、ヒューズの切断
部位に析出する。最終的には、多量に析出したＣｕによ
り、図２（ａ）のようにヒューズに短絡が生じることに
なる。このとき、図２（ｂ）のようにエネルギーバンド
における絶縁体に相当する障壁は消失する。
【００１６】本発明では、上記のメカニズムによる短絡
の発生を遅延させ、装置の保証寿命を確保する観点か
ら、ヒューズの所定部位、具体的には当該ヒューズの切
断部位と高電圧印加側との間に形状的な腐食遅延構造を
設けるか、または当該ヒューズを耐腐食性材料で構成す
る。前者の腐食遅延構造としては、後述するように、蛇
行状構造や幅広・厚膜構造、分岐構造等が考えられる。
後者の耐腐食性材料としては、Ａｌを含有する金属や不
純物を添加した多結晶シリコン等が好適である。このよ
うにヒューズを構成することにより、切断部位から高電
圧印加側の端まで間のヒューズ長を大きくしたり、その
間のヒューズ体積を増加させることが可能となり、Ｃｕ
を含有する配線材料を用いた場合では、Ｃｕn+のグロー
バック開始時間を大幅に遅延させることができ、保証寿
命の確保が実現する。
【００１７】−具体的な実施形態− 以下、上述した本発明の作用原理を踏まえ、本発明を適
用した好適な諸実施形態について、図面を参照しながら
詳細に説明する。
【００１８】（ＭＯＳトランジスタ構造の形成）先ず、
半導体基板上にＭＯＳトランジスタ構造を形成する。具
体的には、図３（ａ）に示すように、シリコン半導体基
板１上でＬＯＣＯＳ法やＳＴＩ法等により素子分離を行
う。ここではＳＴＩ法等により、半導体基板１に形成さ
れた溝内を絶縁物で充填してなる素子分離構造１０を形
成し、素子活性領域を画定する。
【００１９】次に、半導体基板１上にＳｉＯ2またはＳ
ｉＯＮからなる薄いゲート絶縁膜２を形成した後、この
上に多結晶シリコン膜を形成し、多結晶シリコン膜及び
ゲート絶縁膜２をパターニングして、半導体基板１上に
ゲート絶縁膜２を介したゲート電極３を形成する。そし
て、ゲート電極３をマスクとしてゲート電極３の両側に
おける半導体基板１の表層に不純物をイオン注入してソ
ース／ドレイン４を形成し、ＭＯＳトランジスタ構造と
する。
【００２０】（配線構造の形成）続いて、配線構造を形
成する。なお便宜上、以下の図３（ｂ）〜図１０（ｂ）
では、上記した半導体基板１及びＭＯＳトランジスタ構
造の図示を省略する。
【００２１】先ず、図３（ｂ）に示すように、半導体基
板１を覆うように層間絶縁膜１１を堆積形成した後、層
間絶縁膜１１に下層配線と通じるビアホール１２を開孔
形成する。次に、ビアホール１２の内壁を覆うようにＴ
ｉＮ等の下地膜１３を形成し、ビアホール１２を埋め込
む膜厚にＷ膜を堆積形成して、このＷ膜を化学機械研磨
（ＣＭＰ）してビアホール１２のみにＷが充填されてな
るＷプラグ１４を形成する。
【００２２】続いて、図３（ｃ）に示すように、層間絶
縁膜１１及びＷプラグ１４上にＳｉＮ膜１５を膜厚３０
ｎｍ程度に形成する。次に、ＳｉＮ膜１５上にＦＳＧ
（fluoro-silicate glass）からなる層間絶縁膜１６を
膜厚５００ｎｍ程度に堆積形成した後、フォトリソグラ
フィーの露光に対する反射防止膜１７を形成する。
【００２３】続いて、図３（ｄ）に示すように、フォト
レジスト１８を塗布し、フォトリソグラフィーによりフ
ォトレジスト１８を加工して、各Ｗプラグ１４上で開口
する配線溝パターン１８ａを形成する。次に、フォトレ
ジスト１８をマスクとし、ＳｉＮ膜１５をエッチングス
トッパーとして、反射防止膜１７及び層間絶縁膜１６を
ドライエッチングする。
【００２４】続いて、図４（ａ）に示すように、フォト
レジスト１８を灰化処理等により除去した後、更にＳｉ
Ｎ膜１５をドライエッチングして層間絶縁膜１１及び各
Ｗプラグ１４の表面を露出させ、配線溝パターンに倣っ
た第１の配線溝１９を形成する。
【００２５】続いて、図４（ｂ）に示すように、ＴａＮ
からなるバリアメタル膜２０を膜厚２５ｎｍ程度に、更
にシード金属膜としてＣｕ膜２１を膜厚２００ｎｍ程度
にクラスター化されたスパッタ装置により真空中で連続
的に堆積形成する。ここで、ＲＦ処理とバリアメタル膜
２０及びＣｕ膜２１の形成は真空中で連続的に行なうこ
とが望ましい。
【００２６】続いて、図４（ｃ）に示すように、バリア
メタル２０を電極として、メッキ法により第１の配線溝
１９内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜２
２を形成する。
【００２７】続いて、図５（ａ）に示すように、ダマシ
ン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣ
ｕ膜２２（２１）及びバリアメタル膜２０を研磨して第
１の配線溝１９内のみにＣｕ膜２２を残し、第１の配線
２３を形成する。
【００２８】続いて、図５（ｂ）に示すように、第１の
配線２３の表面の拡散バリア（パッシベーション）とな
るＳｉＮ膜２４を膜厚７０ｎｍ程度に堆積形成した後、
ＳｉＮ膜２４上にＦＳＧからなる層間絶縁膜２５を膜厚
７００ｎｍ程度に形成する。
【００２９】そして、層間絶縁膜２５にタングステン
（Ｗ）からなる冗長用ヒューズ１１１を形成する。具体
的には、層間絶縁膜２５にヒューズ溝１１２を深さ７０
０ｎｍ程度、幅０．５０μｍ程度にパターン形成する。
ここでヒューズ溝１１２は、その上面形状として、所定
部位が蛇行形状となるように形成される。
【００３０】続いて、このヒューズ溝１１２を埋め込む
ように層間絶縁膜２５上にＷ膜を堆積した後、ＣＭＰ法
によりＷ膜を研磨して平坦化する。これにより、ヒュー
ズ溝１０２のみをＷ膜で充填してなり、その上面形状の
所定部位が蛇行形状とされた冗長用ヒューズ１１１が形
成される。なお、この冗長用ヒューズの材料としては、
Ｗに限定されるものではなく、Ｃｕ以外で耐湿性に優れ
た金属（導電材料）であれば良い。
【００３１】続いて、冗長用ヒューズ１１１の形成され
た層間絶縁膜２５上にＦＳＧからなる層間絶縁膜２７を
膜厚７００ｎｍ程度に形成し、更に反射防止膜２８を形
成する。
【００３２】続いて、図５（ｃ）に示すように、フォト
レジスト２９を塗布し、フォトリソグラフィーによりフ
ォトレジスト２９を加工して、各第１の配線２３上で開
口する開孔パターン２９ａを形成する。
【００３３】続いて、図６（ａ）に示すように、フォト
レジスト２９をマスクとし、ＳｉＮ膜２４をエッチング
ストッパーとして、反射防止膜２８、層間絶縁膜２７、
ＳｉＮ膜２６及び層間絶縁膜２５をドライエッチングし
て、開孔パターン２９ａの形状に倣ったビアホール３０
を形成する。次に、フォトレジスト２９を灰化処理等に
より除去する。
【００３４】続いて、図６（ｂ）に示すように、形成さ
れたビアホール３０の下方部位に、第１の配線２３の表
面酸化を防止する処置としてレジスト等からなる保護材
料３１を埋め込む。
【００３５】続いて、図７（ａ）に示すように、フォト
レジスト３２を塗布し、フォトリソグラフィーによりフ
ォトレジスト３２を加工して、各ビアホール３０上で開
口する配線層パターン３２ａを形成する。次に、フォト
レジスト３２をマスクとし、反射防止膜２８及び層間絶
縁膜２７をドライエッチングして、配線層パターン３２
ａの形状に倣った第２の配線溝３３を形成する。このと
き第２の配線溝３３を、隣接する当該第２の配線溝３３
の一端部位から冗長用ヒューズ１１１の表面の一部が露
出するように形成する。
【００３６】続いて、図７（ｂ）に示すように、フォト
レジスト３２及び保護材料３１を灰化処理等により除去
した後、ビアホール３０の底部に残るＳｉＮ膜２４及び
第２の配線溝３３の底部に残るＳｉＮ膜２６を全面ドラ
イエッチングにより除去する。このとき、第２の配線溝
３３とビアホール３０とが一体となる。
【００３７】続いて、図８（ａ）に示すように、ＴａＮ
からなるバリアメタル膜３４を膜厚２５ｎｍ程度に、更
にシード金属膜としてＣｕ膜（不図示）を膜厚２００ｎ
ｍ程度にスパッタ装置により真空中で連続的に堆積形成
する。次に、バリアメタル３４を電極として、メッキ法
により第２の配線溝３３及びビアホール３０内を埋め込
む膜厚、ここでは１μｍ程度にＣｕ膜３５を形成する。
【００３８】続いて、図８（ｂ）に示すように、ダマシ
ン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣ
ｕ膜３５及びバリアメタル膜３４を研磨して第２の配線
溝３５及びビアホール３０内のみにＣｕ膜３５を残した
後、ウェット処理により洗浄して第２の配線３６ａ，３
６ｂ，３６ｃを形成し、第１の配線２３及び第２の配線
３６ａ，３６ｂ，３６ｃからなる配線を完成させる。こ
のとき、隣接する下層配線、図示の例では第２の配線３
６ａ，３６ｂがバリアメタル膜３４を介して冗長用ヒュ
ーズ１１１と接続され、前記配線及び冗長用ヒューズ１
１１を含む配線構造が完成する。
【００３９】しかる後、図９に示すように、カバー膜と
してＳｉＮ膜４１、ＳｉＯ2膜４２及びＳｉＮ膜４３を
それぞれ膜厚１００ｎｍ程度、４００ｎｍ及び３００ｎ
ｍ程度に形成し、前記配線構造を有する半導体装置を完
成させる。
【００４０】（冗長用ヒューズの具体的構成）本実施形
態では、図１０（ａ）に示すように、Ｗからなる冗長用
ヒューズ１１１には、その一端側、ここでは高電圧（Ｖ
ｃｃ）が印加される第２の配線３６ａ側の近傍に形状的
な腐食遅延構造、ここでは蛇行状構造６１が設けられて
いる。この場合、冗長用ヒューズ１１１の他端側、ここ
では接地電位（ＧＮＤ）となる第２の配線３６ｂ側と蛇
行状構造６１との間に、切断部位６２が設けられてい
る。
【００４１】このように、冗長用ヒューズ１１１に蛇行
状構造６１を設けることにより、切断部位６２から高電
圧印加側の端まで間のヒューズ長を実質的に大きくし、
当該部位のヒューズ体積を増加することができ、Ｃｕn+
のグローバック開始時間を大幅に遅延させることが可能
となり、装置の保証寿命の確保が実現する。
【００４２】更に、図１０（ｂ）に示すように、冗長用
ヒューズ１１１を蛇行状構造６１の部位で多層、図示の
例ではヒューズ層を２層に形成し、２層間にわたって更
に上下方向に蛇行するように、当該冗長用ヒューズ１１
１を構成してもよい。このように冗長用ヒューズ１１１
を多層化することにより、多層配線構造を利用して、上
下のヒューズ層を相互に接続し。ヒューズ材料を上下方
向（縦方向）に湾曲させることができる。この多層化に
より、切断部位６２から高電圧印加側の端（第２の配線
３６ａ）まで間のヒューズ長及びヒューズ体積を更に大
きくすることが可能となり、小さい面積で所望のヒュー
ズ長が得られ、装置の保証寿命の確保に資する。
【００４３】（冗長用ヒューズの切断による不良発生試
験）ここで、図１０（ａ）に示す冗長用ヒューズ１１１
について、比較例１〜３との比較に基づき、ノンバイア
ス回路構成及びバイアス回路構成の両者について耐湿性
加速試験を行った結果を説明する。
【００４４】この耐湿性加速試験では、本実施形態の冗
長用ヒューズをサンプル１（図１１（ａ））、比較例１
〜３の冗長用ヒューズをサンプル２〜４（図１１（ａ）
〜（ｄ））とし、各々について温度８５℃、湿度８５
％、印加電圧２Ｖの条件でレーザ光照射による切断時か
らの蓄積時間を約２０００時間として、各サンプルにお
ける不良発生率を算出した。
【００４５】各比較例としては、サンプル４（図１１
（ｄ））が従来用いられている直線形状の冗長用ヒュー
ズであり、サンプル３（図１１（ｃ））が両端部位にそ
れぞれ１回の小さな蛇行状構造を設けたもの、サンプル
２（図１１（ｂ））が両端部位にそれぞれ１回の小さな
蛇行状構造を設け、更に中央部位に１回の蛇行状構造を
設けたものである。
【００４６】各冗長用ヒューズの切断部位については、
本実施形態の冗長用ヒューズであるサンプル１が切断部
位６２と同様に蛇行状構造６１と高電圧印加側の端との
間の１箇所とし、サンプル２〜４が中心部位近傍の２箇
所とする。なお、従来の冗長用ヒューズでは一般的に、
切断部位を２箇所設けることにより、切断の確実性が担
保され、装置寿命を延ばすことができる。
【００４７】バイアス回路構成の試験結果を表１に示
す。
【００４８】
【表１】
【００４９】図１２は、サンプル１とサンプル４につい
て実際に耐湿性加速試験を行った様子を示す顕微鏡写真
である。（ａ）がサンプル１の累積時間経過後の状態、
（ｂ）がサンプル４の切断直後の状態、（ｃ）がサンプ
ル４の累積時間経過後の状態をそれぞれ示す。
【００５０】なお、ノンバイアス回路構成の場合には、
サンプル１〜４の全てについて不良発生は見られなかっ
た。これに対して、バイアス回路構成の場合には、表１
に示すように、サンプル４の不良発生率を１として相対
的に評価したところ、サンプル３が０．９７、サンプル
２が０．７９、サンプル１が０．１９となり、サンプル
１が傑出して優れた結果を示した。このように、本実施
形態のサンプル１の冗長用ヒューズを用いることによ
り、特にバイアス回路構成を採った場合に冗長用ヒュー
ズの不良発生率を抑える効果が顕著であることが判っ
た。
【００５１】以上説明したように、本実施形態の半導体
装置、特にその構成要素である冗長用ヒューズ１１１に
よれば、当該ヒューズ１１１のコロージョン耐性を高
め、切断によるコロージョンの発生を抑制して、半導体
装置における将来の更なる大規模集積化に十分対応する
ことが可能となる。
【００５２】−第１の実施形態の変形例− 次いで、第１の実施形態の諸変形例について説明する。
これら変形例では、本実施形態と同様に、Ｃｕ多層配線
及び冗長用ヒューズを有する配線構造を備えた半導体装
置を例示するが、冗長用ヒューズの形状がそれぞれ異な
る点で相違する。なお、各変形例において冗長用ヒュー
ズの材料には第１の実施形態と同様にタングステン
（Ｗ）を用い、また、第１の実施形態で説明した構成部
材等については同符号を記して説明を省略する。
【００５３】（変形例１）図１３は、第１の実施形態の
変形例１における冗長用ヒューズの構成を示す模式図で
あり、（ａ）が平面図、（ｂ）が断面図である。この変
形例１の冗長用ヒューズ７１は、図１３（ａ）に示すよ
うに、高電圧（Ｖｃｃ）が印加される第２の配線３６ａ
側の近傍に形状的な腐食遅延構造、ここでは幅広構造７
２が設けられている。この場合、冗長用ヒューズ７１の
他端側、ここでは接地電位（ＧＮＤ）となる第２の配線
３６ｂ側と幅広構造７２との間に、切断部位７３が設け
られている。
【００５４】このように、冗長用ヒューズ７１に幅広構
造７２を設けることにより、切断部位７３から高電圧印
加側の端まで間のヒューズ体積を実質的に大きくするこ
とができ、Ｃｕn+のグローバック開始時間を大幅に遅延
させることが可能となり、装置の保証寿命の確保が実現
する。また、切断しない冗長用ヒューズ７１の電気抵抗
を低減する効果もある。
【００５５】更に、図１３（ｂ）に示すように、冗長用
ヒューズ７１の幅広構造７２の部位を上下方向に厚い厚
膜構造としてもよい。これにより、切断部位７３から高
電圧印加側の端（第２の配線３６ａ）まで間のヒューズ
体積を更に大きくすることができ、装置の保証寿命の確
保に資する。
【００５６】変形例１の半導体装置、特にその構成要素
である冗長用ヒューズ７１によれば、当該ヒューズ７１
のコロージョン耐性を高め、切断によるコロージョンの
発生を抑制して、半導体装置における将来の更なる大規
模集積化に十分対応することが可能となる。
【００５７】（変形例２）図１４は、第１の実施形態の
変形例２における冗長用ヒューズの構成を示す模式図で
あり、（ａ）が平面図、（ｂ）が断面図である。この変
形例２の冗長用ヒューズ８１は、図１４（ａ）に示すよ
うに、高電圧（Ｖｃｃ）が印加される第２の配線３６ａ
側の近傍に形状的な腐食遅延構造、ここでは分岐構造８
２が設けられている。この場合、冗長用ヒューズ８１の
他端側、ここでは接地電位（ＧＮＤ）となる第２の配線
３６ｂ側と分岐構造８２との間に、切断部位８３が設け
られている。
【００５８】このように、冗長用ヒューズ８１に分岐構
造８２を設けることにより、切断部位８３から高電圧印
加側の端まで間のヒューズ長を実質的に大きくし、当該
部位のヒューズ体積を増加することができ、Ｃｕn+のグ
ローバック開始時間を大幅に遅延させることが可能とな
り、装置の保証寿命の確保が実現する。また、切断しな
い冗長用ヒューズ８１の電気抵抗を低減する効果もあ
る。
【００５９】更に、図１４（ｂ）に示すように、冗長用
ヒューズ８１を分岐構造８２の部位で多層、図示の例で
は２層に形成し、２層間にわたって更に上下方向に分岐
するように、当該冗長用ヒューズ８１を構成してもよ
い。これにより、切断部位８３から高電圧印加側の端
（第２の配線３６ａ）まで間のヒューズ長及びヒューズ
体積を更に大きくすることができ、装置の保証寿命の確
保に資する。
【００６０】変形例２の半導体装置、特にその構成要素
である冗長用ヒューズ８１によれば、当該ヒューズ８１
のコロージョン耐性を高め、切断によるコロージョンの
発生を抑制して、半導体装置における将来の更なる大規
模集積化に十分対応することが可能となる。
【００６１】（変形例３）図１５は、第１の実施形態の
変形例３における冗長用ヒューズの構成を示す模式図で
あり、（ａ）が当該変形例３における冗長用ヒューズの
平面図、（ｂ）が当該変形例３の比較例として示す平面
図である。この変形例３の冗長用ヒューズ１２１は、図
１５（ａ）に示すように、形状的には従来と同様に直線
形状であるが、隣接する各冗長用ヒューズ１２１の各々
が、高電圧（Ｖｃｃ）の印加される第２の配線３６ａの
一端側から離れた他端側、ここでは接地電位（ＧＮＤ）
となる第２の配線３６ｂの近傍に切断部位１２２が設け
られて構成されている。
【００６２】これに対して、図１５（ｂ）に示す比較例
のように、小面積化のために隣接する各冗長用ヒューズ
１３１の切断部位１３２を交互に設ける構成が案出され
ている。変形例３では、全ての冗長用ヒューズ１２１を
高電圧（Ｖｃｃ）の印加される第２の配線３６ａの一端
側から離れた他端側で切断するように構成することによ
り、前記比較例と比べてもＣｕn+のグローバック開始時
間を大幅に遅延させることが可能となり、装置の保証寿
命の確保が実現する。
【００６３】変形例３の半導体装置、特にその構成要素
である冗長用ヒューズ１２１によれば、当該ヒューズ１
２１のコロージョン耐性を高め、切断によるコロージョ
ンの発生を抑制して、半導体装置における将来の更なる
大規模集積化に十分対応することが可能となる。
【００６４】［第２の実施形態］次いで、第２の実施形
態について説明する。ここでは、本実施形態と同様に、
Ｃｕ多層配線及び冗長用ヒューズを有する配線構造を備
えた半導体装置を例示するが、冗長用ヒューズの材質が
異なる点で相違する。なお、第１の実施形態で説明した
構成部材等については同符号を記して説明を省略する。
【００６５】図１６は、第２の実施形態における冗長用
ヒューズの構成を示す概略平面図である。本実施形態に
おける冗長用ヒューズ９１は、耐腐食材料、例えばＡｌ
を含有する金属又は不純物が添加された多結晶シリコン
から構成されている。この場合、切断部位に特に制限は
ないが、冗長用ヒューズ９１の他端側、ここでは接地電
位（ＧＮＤ）となる第２の配線３６ｂ側の近傍に切断部
位９２を設けることがより好ましい。
【００６６】この場合、冗長用ヒューズ９１は、図１７
に示すように、第２の配線３６ａ，３６ｂ上で、ＳｉＮ
膜５１及びＳｉＯ2膜５２に形成されたＷプラグ１０１
を介し、Ｗプラグ１０１上で膜厚１００ｎｍ程度のＴｉ
Ｎ膜１０２、膜厚１０００ｎｍ程度のＡｌ合金膜１０
３、及びＴｉＮ／Ｔｉの２層膜１０４からなり、これら
がＳｉＯ2膜５３に形成されて構成されている。そし
て、冗長用ヒューズ９１を覆うように、ＳｉＮ膜５４及
びＳｉＯ2膜５５からなるカバー膜が形成されている。
【００６７】このように、冗長用ヒューズ９１を耐腐食
材料から構成することにより、切Ｃｕn+のグローバック
開始時間を大幅に遅延させることが可能となり、装置の
保証寿命の確保が実現する。
【００６８】なお、本発明は上述した諸実施形態及び諸
変形例に限定されるものではない。例えば、上述した腐
食遅延構造は、高電圧印加側にあれば、更に低電圧印加
側に形成しても、上述の効果を奏することができる。
【００６９】また、第１の実施形態と第２の実施形態と
を融合させた実施形態、即ち、冗長用ヒューズをＡｌや
多結晶シリコン等の耐腐食性材料で形成し、更にこの冗
長用ヒューズに蛇行状構造や幅広・厚膜構造、分岐構造
等の腐食遅延構造を設けることも可能である。このよう
な構成を採ることにより、更なるコロージョン発生を抑
止・遅延し、保証寿命の確保が実現する。
【００７０】以下、本発明の諸態様を付記としてまとめ
て記載する。
【００７１】（付記１）配線及びヒューズを含む配線構
造を備えてなる半導体装置であって、前記ヒューズは、
形状的な腐食遅延構造を有することを特徴とする半導体
装置。
【００７２】（付記２）前記腐食遅延構造は、前記ヒュ
ーズの所定部位に形成された蛇行状構造であることを特
徴とする付記１に記載の半導体装置。
【００７３】（付記３）前記蛇行状構造は多層に形成さ
れていることを特徴とする付記２に記載の半導体装置。
【００７４】（付記４）前記腐食遅延構造は、前記ヒュ
ーズの所定部位に形成された分岐構造であることを特徴
とする付記１〜３のいずれか１項に記載の半導体装置。
【００７５】（付記５）前記分岐構造は、多層に形成さ
れていることを特徴とする付記４に記載の半導体装置。
【００７６】（付記６）前記腐食遅延構造は、前記ヒュ
ーズの所定部位に形成された幅広構造及び／又は厚膜構
造であることを特徴とする付記１〜５のいずれか１項に
記載の半導体装置。
【００７７】（付記７）前記配線が少なくとも銅を含有
する材料からなるものであることを特徴とする付記１〜
６のいずれか１項に記載の半導体装置。
【００７８】（付記８）前記腐食遅延構造は、前記ヒュ
ーズの切断部位と高電圧印加側との間に設けられている
ことを特徴とする付記１〜７のいずれか１項に記載の半
導体装置。
【００７９】（付記９）少なくとも銅を含有する配線
と、ヒューズとを有する配線構造を備えてなる半導体装
置であって、前記ヒューズは、耐腐食材料から形成され
ていることを特徴とする半導体装置。
【００８０】（付記１０）前記耐腐食材料がアルミニウ
ムを含有する金属又は多結晶シリコンであることを特徴
とする付記９に記載の半導体装置。
【００８１】（付記１１）配線を所定形状に形成する工
程と、切断部位と高電圧印加側との間の所定部位が蛇行
状構造となるヒューズを形成する工程とを含むことを特
徴とする半導体装置の製造方法。
【００８２】（付記１２）前記蛇行状構造を多層に形成
することを特徴とする付記１１に記載の半導体装置の製
造方法。
【００８３】（付記１３）配線を所定形状に形成する工
程と、切断部位と高電圧印加側との間の所定部位が幅広
構造及び／又は厚膜構造となるヒューズを形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【００８４】（付記１４）前記幅広構造及び／又は厚膜
構造を分岐構造として形成することを特徴とする付記１
３に記載の半導体装置の製造方法。
【００８５】（付記１５）前記配線を少なくとも銅を含
有する材料から形成することを特徴とする付記１１〜１
４のいずれか１項に記載の半導体装置の製造方法。
【００８６】（付記１６）少なくとも銅を含有する配線
を所定形状に形成する工程と、耐腐食材料からなるヒュ
ーズを形成する工程とを含むことを特徴とする半導体装
置の製造方法。
【００８７】（付記１７）前記耐腐食材料は、アルミニ
ウムを含有する金属又は多結晶シリコンであることを特
徴とする付記１６に記載の半導体装置の製造方法。
【００８８】（付記１８）配線及びヒューズを含む配線
構造が構成されており、前記ヒューズは、その一端が高
電圧印加部位とされ、当該高電圧印加部位の近傍に蛇行
状構造が形成されており、前記ヒューズを、その他端と
前記蛇行状構造との間で切断することを特徴とするヒュ
ーズの切断方法。
【００８９】（付記１９）前記蛇行状構造が多層に形成
されていることを特徴とする付記１８に記載のヒューズ
の切断方法。
【００９０】（付記２０）配線及びヒューズを含む配線
構造が構成されており、前記ヒューズは、その一端が高
電圧印加部位とされ、当該高電圧印加部位の近傍に幅広
構造及び／又は厚膜構造が形成されており、前記ヒュー
ズを、その他端と前記蛇行状構造との間で切断すること
を特徴とするヒューズの切断方法。
【００９１】（付記２１）前記幅広構造及び／又は厚膜
構造が分岐構造として形成されていることを特徴とする
付記２０に記載のヒューズの切断方法。
【００９２】（付記２２）前記配線が少なくとも銅を含
有する材料からなるものであることを特徴とする付記１
８〜２１のいずれか１項に記載のヒューズの切断方法。
【００９３】（付記２３）少なくとも銅を含有する配線
と、ヒューズとを有する配線構造が構成されており、前
記ヒューズは、耐腐食材料から形成され、その一端が高
電圧印加部位とされており、前記ヒューズを、その他端
の近傍で切断することを特徴とするヒューズの切断方
法。
【００９４】（付記２４）前記耐腐食材料は、アルミニ
ウムを含有する金属又は多結晶シリコンであることを特
徴とする付記２３に記載のヒューズの切断方法。
【００９５】
【発明の効果】本発明によれば、配線（特にＣｕを含有
する配線）と共に配線構造を構成するヒューズについ
て、当該ヒューズのコロージョン耐性を高め、切断によ
るコロージョンの発生を抑制することができるため、半
導体装置におけるヒューズ個々の信頼性向上により、ヒ
ューズ搭載本数の増加が可能となり、将来の更なる大規
模集積化に十分対応することができる。
【図面の簡単な説明】
【図１】冗長用ヒューズの切断（初期状態）によりコロ
ージョンが発生するメカニズムを説明するための模式図
である。
【図２】冗長用ヒューズの切断（末期状態）によりコロ
ージョンが発生するメカニズムを説明するための模式図
である。
【図３】第１の実施形態に係る半導体装置の製造方法を
工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図１０】第１の実施形態に係る半導体装置の冗長用ヒ
ューズの構成を示す模式図である。
【図１１】耐湿性加速試験の各サンプルを示す概略平面
図である。
【図１２】サンプル１とサンプル４について実際に耐湿
性加速試験を行った様子を示す顕微鏡写真である。
【図１３】第１の実施形態の変形例１における冗長用ヒ
ューズの構成を示す模式図である。
【図１４】第１の実施形態の変形例２における冗長用ヒ
ューズの構成を示す模式図である。
【図１５】第１の実施形態の変形例３における冗長用ヒ
ューズの構成を示す模式図である。
【図１６】第２の実施形態における冗長用ヒューズの構
成を示す概略平面図である。
【図１７】第２の実施形態における冗長用ヒューズを備
えた半導体装置の主要構成を示す概略断面図である。
【符号の説明】
１ シリコン半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ソース／ドレイン １０ 素子分離構造 １１，１６，２５，２７ 層間絶縁膜 １４ Ｗプラグ １５，２４，２６，４１，４３，５１，５４ ＳｉＮ膜 １９ 第１の配線溝 ２０，３４ バリアメタル膜 ２１ シードＣｕ膜 ２２，３５ Ｃｕ膜 ２３ 第１の配線 ３０ ビアホール ３１ 保護材料 ３３ 第２の配線溝 ３６ａ，３６ｂ，３６ｃ 第２の配線 ４２，５２，５３，５５ ＳｉＯ2膜 ７１，８１，９１，１０１，１１１，１２１，１３１
冗長用ヒューズ ６１ 蛇行状構造 ６２，７３，８３，９２，１１２，１２２，１３２ 切
断部位 ７２ 幅広構造 ８２ 分岐構造 １０１ Ｗプラグ １０２ ＴｉＮ膜 １０３ Ａｌ合金膜 １０４ ＴｉＮ／Ｔｉの２層膜 １１２ ヒューズ溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鍵渡 裕志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 澤田 豊治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 大塚 敏志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中田 雅之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH11 HH19 HH32 JJ11 JJ19 JJ32 JJ33 KK01 KK11 KK19 KK32 MM01 MM02 MM12 MM13 MM20 MM21 NN06 NN07 NN12 PP15 PP27 QQ04 QQ11 QQ37 QQ48 RR06 RR11 VV11 XX18 5F064 EE32 FF02 FF27 FF32 FF33 FF42 GG00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 配線及びヒューズを含む配線構造を備え
    てなる半導体装置であって、 前記ヒューズは、形状的な腐食遅延構造を有することを
    特徴とする半導体装置。
  2. 【請求項２】 前記腐食遅延構造は、前記ヒューズの所
    定部位に形成された蛇行状構造であることを特徴とする
    請求項１に記載の半導体装置。
  3. 【請求項３】 前記蛇行状構造は多層に形成されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記腐食遅延構造は、前記ヒューズの所
    定部位に形成された分岐構造であることを特徴とする請
    求項１〜３のいずれか１項に記載の半導体装置。
  5. 【請求項５】 前記分岐構造は、多層に形成されている
    ことを特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 前記腐食遅延構造は、前記ヒューズの所
    定部位に形成された幅広構造及び／又は厚膜構造である
    ことを特徴とする請求項１〜５のいずれか１項に記載の
    半導体装置。
  7. 【請求項７】 前記配線が少なくとも銅を含有する材料
    からなるものであることを特徴とする請求項１〜６のい
    ずれか１項に記載の半導体装置。
  8. 【請求項８】 配線を所定形状に形成する工程と、 切断部位と高電圧印加側との間の所定部位が蛇行状構造
    となるヒューズを形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  9. 【請求項９】 前記蛇行状構造を多層に形成することを
    特徴とする請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 配線を所定形状に形成する工程と、 切断部位と高電圧印加側との間の所定部位が幅広構造及
    び／又は厚膜構造となるヒューズを形成する工程とを含
    むことを特徴とする半導体装置の製造方法。
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