JPH06204341A

JPH06204341A - 半導体装置の製造方法

Info

Publication number: JPH06204341A
Application number: JP4348413A
Authority: JP
Inventors: Junichi Yokoyama; 淳一横山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22
Also published as: KR970008448B1

Abstract

(57)【要約】【目的】アンチ・ヒューズと呼ばれる書込み可能なセル
を含む半導体装置の製造方法に関し、リーク電流を低減
し、書込み後の抵抗値を抑制するとともに、通常のＬＳ
Ｉ製造のプロセスに整合させること。【構成】下側電極１４を形成する工程と、前記下側電極
１４の上に絶縁膜１５を堆積する工程と、前記絶縁膜１
５にスルーホール１８を形成して前記下側電極１４の一
部を表出する工程と、前記スルーホール１８内で前記下
側電極１４に接触する非晶質半導体膜１９を成長する工
程と、前記非晶質半導体膜１９の上面を熱酸化すること
により熱酸化膜２０を成長する工程と、前記熱酸化膜２
０と前記非晶質半導体膜１９をパターニングして前記ス
ルーホール１８に選択的に残存させる工程と、前記スル
ーホール１８内の前記非晶質半導体膜１９の上面の前記
熱酸化膜２０に接触する上側電極２３を形成する工程と
を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。より詳しくいえば、ＦＰＧＡ（Field Progra
mable Gate Array) に使用されるアンチ・ヒューズと呼
ばれる書込み可能なセルを含む半導体装置の製造方法に
関する。

【０００２】

【従来の技術】ユーザーが設計現場でプログラムするこ
とによって所望の論理回路を組むことができる集積回路
に対する要求が強まっている。その一例としてＰＬＤ
（Programmable Logic Device)、ＦＰＧＡ（Field Prog
rammable Gate Array)がある。

【０００３】これらの集積回路において、そのプログラ
ミング機能を担う素子として、アンチ・ヒューズとよば
れるセルが米国特許公報U.S.P4,499,557、U.S.P4,599,7
05において提案されている。アンチ・ヒューズは、２つ
の電極によってアモルファス（非晶質）シリコンを挟ん
だ構造をしたもので、初期には非導通状態で、電圧印加
による書込み操作によって導通状態となり、溶断ヒュー
ズと逆な作用をする。

【０００４】アンチ・ヒューズを書込む場合には、その
アモルファスシリコンに数Ｖの電圧を印加してアモルフ
ァスシリコン層に急激な電流を流す。例えば、膜厚９０
nmのアモルファスシリコンに８．５Ｖの電圧を印加す
と、そのアモルファスシリコンは絶縁状態から１００Ω
以下に低抵抗化して書込み状態となる。

【０００５】なお、アモルファスシリコンと電極との間
にはバリアメタルが形成され、シリコンの電極への溶出
が防止される。ところで、大規模なＦＰＧＡでは、書き
込まれていないアンチ・ヒューズのリーク電流が問題と
なり、例えば、膜厚９０nmのアモルファスシリコンに４
Ｖを印加すれば１０nAが流れる。

【０００６】一方、１万ゲートのＦＰＧＡには、チップ
内に１００万個のアンチ・ヒューズが存在し、そのうち
５％が回路形成のために書き込まれる。従って、書き込
まれていないアンチ・ヒューズは、９５万個である。そ
して、そのＦＰＧＡを動作させるとき、書き込まれてい
ないアンチ・ヒューズのうち約半数の４７万個に例えば
４Ｖの電源電圧がかかるとすれば、チップ全体で、常
時、４．７mAという大きな待機電流が生じているのであ
る。

【０００７】最近の電子機器の省電力化に対応するため
には、このリーク電流をできる限り低減させる必要があ
る。その解決策として、特開平１−２８２８６２号公
報、特開平２−１４６７４５号公報においてリーク電流
を低減する方法が提案されている。

【０００８】その構造は、半導体基板の上に下側電極が
形成され、その下側電極の一部領域に酸化膜、アモルフ
ァスシリコン膜が順に積層され、その上に上側電極が形
成されたもの、又は、下側電極の上にアモルファスシリ
コン、ＣＶＤ酸化膜が積層され、さらに上側電極が形成
されている。

【０００９】それ以外の方法として、水素、アルゴン等
の元素を含むある種の反応ガスを使用してプラズマエン
ハンスト（ＰＥ）ＣＶＤ法によりアモルファスシリコン
膜を成長し、その中に取り込まれるそのような元素によ
りリーク電流を減らす技術が特開平３−１４９８５３号
公報で提案されている。

【００１０】

【発明が解決しようとする課題】ところで、アモルファ
スシリコン膜の上にＣＶＤ酸化膜を形成するアンチ・ヒ
ューズの形成工程を図８に沿って説明する。

【００１１】まず、図８(a) に示すように、第一の絶縁
膜１の上に第一のアルミニウム合金層２と第一のバリア
メタル層３を連続して堆積し、ついでこれらをパターニ
ングして下側の配線層４を形成する。

【００１２】次に、図８(b) に示すように、第二の絶縁
膜５をＣＶＤ法により堆積した後に、これをパターニン
グして径０．８μｍのスルーホール６を開口する。さら
に、図８(c),(d),(e) に示すように、ＣＶＤ法又はスパ
ッタリング法によりアモルファスシリコン層７を堆積
し、ついで、Si₂H₆及びO₂の反応ガスを使用してＣＶＤ
法により酸化膜（SiO₂）８を形成した後に、これらをパ
ターニングしてスルーホール６内とその周辺近傍に残存
させる。

【００１３】次に、スパッタリング法により第二のバリ
アメタル層と第二のアルミニウム合金層を順に堆積した
後に、これらをパターニングして図８(f) に示すような
上側電極９を形成する。これにより、アンチ・ヒューズ
が完成することになる。

【００１４】ところで、このアンチ・ヒューズを多数個
形成し、その特性を調べたところ、書き込まない状態で
のリーク電流の減少は確認されたが、書込み後の抵抗値
が８０〜数百Ωの広い範囲でバラツキが見られ、回路特
性を劣化するといった不都合が生じることが明らかにな
った。このことは、酸化膜の上にアモルファスシリコン
を形成する構造でも同じである。

【００１５】これに対してＣＶＤ酸化膜を形成しないア
ンチ・ヒューズは、リーク電流は大きいが、書込み後の
抵抗値は±３０Ωの誤差以内に抑えられている。この場
合、膜厚９０nmのアモルファスシリコンのリーク電流と
電圧との関係を示すと図９のようになり、トランジスタ
の電源電圧４Ｖを印加すれば１０nAが流れる。

【００１６】一方、水素、酸素等の元素を含む反応ガス
を用いてプラズマエンハンストＣＶＤ法によりアモルフ
ァスシリコン膜を形成すればリーク電流は低減するが、
ＬＳＩの製造工程でエピタキシャルシリコン、ポリシリ
コン、アモルファスシリコンを形成する場合には、減圧
ＣＶＤ装置を用いているので、ＭＯＳトランジスタやバ
イポーラトランジスタ等の素子を含む通常のＬＳＩ製造
のプロセスに整合しないことになる。

【００１７】本発明は、このような問題に鑑みてなされ
たものであって、リーク電流を低減し、書込み後の抵抗
値を抑制するとともに、通常のＬＳＩ製造のプロセスに
整合させることができるアンチ・ヒューズを備えた半導
体装置の製造方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記した課題は、図１に
例示するように、下側電極１４を形成する工程と、前記
下側電極１４の上に絶縁膜１５を堆積する工程と、前記
絶縁膜１５にスルーホール１８を形成して前記下側電極
１５の一部を表出する工程と、前記スルーホール１８内
で前記下側電極１４に接触する非晶質半導体膜１９を成
長する工程と、前記非晶質半導体膜１９の上面を熱酸化
することにより熱酸化膜２０を成長する工程と、前記熱
酸化膜２０と前記非晶質半導体膜１９をパターニングし
て前記スルーホール１８に選択的に残存させる工程と、
前記スルーホール１８内の前記非晶質半導体膜１９の上
面の前記熱酸化膜２０に接触する上側電極２３を形成す
る工程とを有することを特徴とする半導体装置の製造方
法により達成する。

【００１９】または、図５に例示するように、下側電極
１４を形成する工程と、前記下側電極１４の上に絶縁膜
１５を形成する工程と、前記絶縁膜１５にスルーホール
１８を形成して前記下側電極１４の一部を表出する工程
と、前記スルーホール１８内で前記下側電極１４に接触
する非晶質半導体膜１９を成長する工程と、前記非晶質
半導体膜１９をパターニングして前記スルーホール１８
に選択的に残存させる工程と、前記非晶質半導体膜１９
の上面を熱酸化することにより熱酸化膜２５を成長する
工程と、前記熱酸化膜２５に接触する上側電極２３を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成する。

【００２０】または、図６に例示するように、下側電極
１４を形成する工程と、前記下側電極１４の上に絶縁膜
１５を形成する工程と、前記絶縁膜１５にスルーホール
１８を形成して前記下側電極１４の一部を表出する工程
と、前記スルーホール１８内で前記下側電極１４に接触
する非晶質半導体膜１９を減圧熱ＣＶＤ法により成長す
る工程と、フッ素、水素のいずれかを前記非晶質半導体
膜１９にイオン注入する工程と、前記非晶質半導体膜１
９をパターニングして前記スルーホール１８に選択的に
残存させる工程と、前記スルーホール１８内の前記非晶
質半導体膜１９に接触する上側電極２３を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り達成する。

【００２１】または、イオン注入後にパターニングされ
て前記スルーホール１８内に残存した非晶質半導体膜１
９の上面に熱酸化膜を形成する工程を有することを特徴
とする半導体装置の製造方法。

【００２２】または、下側電極１４を形成する工程と、
前記下側電極１４の上に絶縁膜１５を形成する工程と、
前記絶縁膜にスルーホール１８を形成して前記下側電極
１４の一部を表出する工程と、前記スルーホール１８内
で前記下側電極１４に接触する非晶質半導体膜１９を成
長する工程と、フッ素、水素のいずれかを前記非晶質半
導体膜１９にイオン注入する工程と、前記非晶質半導体
膜１９の上面を熱酸化することにより熱酸化膜を成長す
る工程と、前記非晶質半導体膜１９及び前記熱酸化膜を
パターニングして前記スルーホール１８に残存させる工
程と、前記酸化膜に接触する上部電極２３を形成する工
程とを有することを特徴とする半導体装置の製造方法に
より達成する。

【００２３】または、前記熱酸化の温度は、４００〜４
６５℃であることを特徴とする半導体装置の製造方法達
成する。

【００２４】

【作用】本発明によれば、アンチ・ヒューズを構成す
る非晶質半導体の上面に熱酸化膜を形成している。

【００２５】これによれば、熱酸化膜がない場合に比べ
てリーク電流が１桁低減するばかりでなく、ヒューズ書
込み後のオン抵抗も１００Ω以下で安定化することにな
る。このようにオン抵抗が安定化する理由としては、熱
酸化膜は非晶質半導体を消費して得られるために、それ
らの膜の界面に存在する酸化膜がＣＶＤ酸化膜よりも清
浄となるからと考えられる。

【００２６】熱酸化は、４００〜４６５℃の温度で行
う。それよりも高い温度の場合には非晶質半導体が結晶
化するし、それよりも低い場合には、成長速度が遅くな
る。なお、アモルファスシリコン膜のパターニング後に
熱酸化膜を形成してもよいし、アモルファスシリコン膜
に熱酸化膜を形成した後に、これらをパターニングして
もよい。

【００２７】また、本発明によれば、減圧熱ＣＶＤ法に
より形成したアモルファスシリコン膜にフッ素又は水素
をイオン注入し、その元素をアモルファスシリコンのダ
ングリングボンドに結合させてリーク電流を小さくして
いる。

【００２８】このため、リーク電流を低減できる一方
で、通常のＬＳＩ製造に使用される減圧熱ＣＶＤ装置に
よりアモルファスシリコン膜を形成しても差し支えがな
くなるので、ＬＳＩ製造の生産プロセスに整合性をもた
せることができる。

【００２９】以上により、ＦＰＧＡの高信頼性を得るこ
とができる。

【００３０】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。（ａ）本発明の第１実施例の説明図１(a) 〜図１(f) は、本発明の第１実施例の方法によ
り形成されるアンチ・ヒューズの形成工程を順に示す断
面図である。

【００３１】まず、図１(a) に示すように、図示しない
半導体ウェハに積層された第一の絶縁膜１１の上に、Al
Si等のアルミニウム合金膜１２を５００nmの厚さに形成
した後に、バリアメタルとしてチタンナイトライド(Ti
N) 膜１３を１００nmの厚さに形成する。これらの膜の
堆積はスパッタリング法による。

【００３２】なお、第一の絶縁膜１１は、SiO₂、Si
₃N₄、ＰＳＧ等であり、絶縁体であれば特に限定される
ものではない。次に、TiN 膜１３の上にフォトレジスト
（不図示）を塗布した後に、これを露光、現像して電極
パターンを形成し、これをマスクにしてTiN 膜１３とア
ルミニウム合金膜１２を順次エッチングすると、これら
の金属膜１２，１３がパターニングされて図１(a) に示
すような下側電極１４が形成される。

【００３３】続いて、図１(b) に示すように、全体にＣ
ＶＤ法によってSiO₂よりなる層間絶縁膜１５を積層した
後に、レジスト１６を塗布し、これを露光、現像して下
側電極１４の上に窓１７を形成する。

【００３４】さらに、その窓１７から表出した層間絶縁
膜１５をエッチングにより除去し、これにより下側電極
１４の一部を露出するスルーホール１８を形成する。そ
の後にレジスト１６を除去する。

【００３５】次に、図２に示すような横型成膜装置を使
用して、上記した半導体ウェハ（Ｗ）をバスケット３１
に搭載してから、これを反応管３２の一端からその内部
に入れる。そして、その反応管３２の周囲に設けたヒー
ター３３の温度を制御し、排気口３４からガス抜きする
とともに、ガス導入口３５から反応ガスを導入する。

【００３６】そして、反応ガスとしてジシラン（Si₂H₆)
だけを１０〜１００sccm導入し、反応管３２内の温度を
４００〜４７０℃、内部圧力を０．１〜１．５Torrに設
定することにより、減圧熱ＣＶＤ法により図１(c) のよ
うなアモルファスシリコン（a-Si）膜１９を６１nmの厚
さに成長した後に、ガスの供給を停止する。

【００３７】続いて、窒素等を用いてSi₂H₆をガス抜き
した後に、反応管３２内の温度を４００〜４６５℃、好
ましくは４５０℃に設定し、ガス導入口３５から酸素だ
けを５００〜２０，０００sccm（０．５〜２０ l/min）
の流量で導入して常圧でアモルファスシリコン膜１９の
上部に熱酸化シリコン（SiO₂）膜２０を３nmの厚さにア
モ形成し、ついで、酸素ガスの供給を停止する。ここで
アモルファスシリコン膜１９は６０nmとなる。

【００３８】そのような加熱温度によれば、酸化されな
かったアモルファスシリコンが結晶化することはないの
で、そのリーク電流特性が変化することはない。また、
熱酸化シリコン膜２０の膜厚の制御性を向上させるため
には、アルゴン（Ar) ガスにより希釈した酸素雰囲気中
で酸化するのが好ましい。

【００３９】この後に、反応管３２の内部に窒素を導入
し、ついで常圧にした後に、半導体ウェハＷを外部に取
り出すことになる。次に、SiO₂膜２０の上にレジスト
（不図示）を塗布し、これを露光、現像して少なくとも
スルーホール１８を覆うようなパターンを形成し、これ
をマスクにしてSiO₂膜２０とアモルファスシリコン膜１
９を順にエッチングし、図１(e) に示すように、スルー
ホール１８内にそれらを独立して残存させる。

【００４０】この後に、前記した第一のアルミニウム合
金膜１２、第一のTiN 膜１３と同じ堆積条件で、第二の
TiN 膜２１と第二のアルミニウム合金膜２２を順に形成
した後に、レジストパターンを用いて、それらの金属膜
２１，２２を選択的にエッチングして上側電極２３を形
成することになる。

【００４１】これにより、電源電圧４ＶのＦＰＧＡにお
ける書込み電圧８．５Ｖのアンチ・ヒューズが完成する
ことになる。ところで、上記したアンチ・ヒューズを構
成するアモルファスシリコンと熱酸化シリコンの膜厚の
決定の方法の一例を述べると、次のようになる。

【００４２】ここで、アンチ・ヒューズの書込み電圧の
下限値をＶp とし、そのときのアモルファスシリコンの
未書込み状態のリーク電流をＩ_Lとして説明する。ま
ず、アモルファスシリコン層の膜厚に対する書込み電圧
の下限値Ｖp と未書き込み状態でのリーク電流Ｉ_Lの関
係を調べると、図３(a) に示すことがわかった。つま
り、膜厚を厚くするに従ってリーク電流Ｉ_Lは減少する
が同時に書込み電圧Ｖp が上昇する。また、これらの関
係から、書込み電圧Ｖp とリーク電流Ｉ _Lの関係を調べ
ると図３(b) に示すようになる。

【００４３】ところで、書込み電圧の許容下限値Ｖp
は、アンチ・ヒューズが誤って書き込まれることがない
ように、ＦＰＧＡチップに供給される電源電圧の２倍程
度、或いはそれ以上が必要である。即ち、電源電圧４Ｖ
の場合には書込み電圧８Ｖ以上となる。これは、ノイズ
に対する余裕が必要だからである。

【００４４】また、書込み電圧の許容上限値は、アンチ
・ヒューズ書込み時に印加する電圧がＦＰＧＡチップ内
の素子、例えばＭＯＳトランジスタの耐圧を越えないよ
うに設定する必要がある。最近のＦＰＧＡは、サブミク
ロンルールで形成されたＭＯＳトランジスタとアンチ・
ヒューズを組み合わせたものが一般的である。この場合
のＭＯＳトランジスタの耐圧は、せいぜい１２Ｖである
ので、アンチ・ヒューズ以外の半導体素子を保護するた
めには、書込み電圧の許容上限値は９Ｖ以下が適当であ
る。

【００４５】従って、書込み電圧の許容値は、例えば８
〜９Ｖというように、その許容範囲が狭くなる。また、
リーク電流を抑えるために、書込み電圧はアモルファス
シリコン膜厚の許容範囲の上限値をとることになる。

【００４６】書込み電圧の許容範囲は８〜９Ｖと狭く、
そのバラツキを考慮すれば、狙うべき書込み電圧値Ｖp
はその中心の８．５Ｖであり、これにより書き込まれる
アモルファスシリコン膜の膜厚の上限値は、図３(a) か
ら明らかなように９０nmである。この場合の未書込み状
態のリーク電流Ｉ_Lは１２nAであり、アモルファスシリ
コンを電極で挟んだだけではそれ以下に低減できない。

【００４７】そこで、アモルファスシリコンの上に上記
した膜厚３nmの熱酸化シリコンを形成する構造を採用す
るために、アンチ・ヒューズの書込み電圧の下限Ｖp と
アモルファスシリコン膜厚との関係、及びその膜厚に対
するリーク電流Ｉ_Lの値を調べたところ、図４(a) のよ
うな特性が得られ、図３(a) に比べて最小限書込み電圧
Ｖp が２．５Ｖ高くなることが見い出される。また、３
nmの熱酸化シリコン膜は２．５Ｖの耐圧があることが確
かめられた。

【００４８】ちなみに、熱酸化シリコンは厚さ３nmで
２．５Ｖの耐圧があると考えれば、その絶縁破壊電界強
度は、２．５Ｖ／３nm＝８ＭＶ／cmとなり、一般に知ら
れている値とほぼ一致する。

【００４９】一方、最小限書込み電圧Ｖp が８．５Ｖの
ときのリーク電流Ｉ_Lは４nAまで減少し、図３(a) に比
べてその値が半分以下となり、熱酸化シリコンの方がア
モルファスシリコン膜よりも絶縁性に優れ、リーク電流
を素子する能力が高い。

【００５０】なお、図４(b) は、書込み電圧の下限Ｖp
とリーク電流Ｉ_Lの関係を示す図である。以上のよう
に、熱酸化シリコン膜を形成すれば耐圧が上昇するの
で、アモルファスシリコン膜の耐圧を考え合わせて、書
込み電圧が８．５Ｖとなる場合の膜厚を求めると、アモ
ルファスシリコン膜１９を６０nm、熱酸化シリコン膜２
０を３nmにすればよいことになる。

【００５１】さて、問題は、熱酸化シリコン膜を形成し
た場合に、書込み後の抵抗値、即ちオン抵抗値の誤差
は、どの程度になるかである。そこで、アモルファスシ
リコン膜の上に酸化シリコン膜をＣＶＤ法により成長し
た場合と、熱酸化により形成した場合とを比較した。な
お、アモルファスシリコン膜の最終的な膜厚を６０nmと
し、酸化シリコン膜の厚さを３nmとする。

【００５２】ＣＶＤ酸化シリコン膜でのオン抵抗値は、
８０〜数百Ωと広い範囲でバラツキが生じた。これに対
して、本実施例の熱酸化シリコン膜２０を使用した場合
のオン抵抗値は７０±３０Ωとなり、バラツキが大幅に
抑制された。

【００５３】このように熱酸化による酸化シリコンのオ
ン抵抗値が安定する理由は、次のように考えられる。即
ち、熱酸化による酸化膜はアモルファスシリコンを消費
して得られるために、それらの膜の界面に存在する酸化
膜がＣＶＤ酸化膜よりも清浄となるからである。

【００５４】なお、書込み後のアンチヒューズを顕微鏡
で観察すると、上側電極２３を構成するTiN 膜２１が熱
酸化シリコン膜２０の一部を確実に突き抜けているの
で、熱酸化シリコン膜が経時変化により成長しても、ア
ンチヒューズが高抵抗化しにくくなる。

【００５５】ところで、上記した熱酸化シリコンを成長
させるタイミングはアモルファスシリコン膜１９をパタ
ーニングする前であるが、パターニングした後であって
もよい。

【００５６】その具体例を示すと図５に示すようにな
る。なお、図１と同一符号は、同一要素を示している。
まず、図５(a) に示すように下地絶縁膜１１の上に下側
電極１４を形成した後に、全体に層間絶縁膜１５を成長
し、ついで、図５(b),図５(c) に示すように、下側電極
１４の一部の上にスルーホール１８を形成し、さらに全
体にアモルファスシリコン膜１９を成長する。その詳細
は、図１(a),図１(b) に示した条件と同じである。

【００５７】次に、図５(d) に示すように、アモルファ
スシリコン膜１９にレジスト２４を塗布してこれを露
光、現像し、スルーホール１８とその周辺近傍に孤立す
るように残す。

【００５８】続いて、レジスト２４を除去した後に、例
えば図２のような成膜装置を使用して、アモルファスシ
リコン膜１９の表面を４００〜４６５℃の酸素雰囲気中
で熱酸化し、図５(e) に示すような熱酸化シリコン（Si
O₂）膜２５を形成する。

【００５９】なお、その熱酸化の前に、アモルファスシ
リコン膜１９の表面に付着している自然酸化膜を希釈フ
ッ酸により除去する方がよい。その自然酸化膜には、レ
ジスト２４から入り込んだ有機物や金属元素が存在する
ので、オン抵抗値の不安定の原因になり易いからであ
る。

【００６０】その後に、図５(f) に示すように、熱酸化
シリコン膜２５の上に上側電極２３を形成する。なお、
上記した実施例では、アモルファスシリコン膜１９を減
圧熱ＣＶＤ法によって形成しているが、スパッタリング
法を用いてもよい。（ｂ）本発明の第２実施例の説明上記した実施例は、アモルファスシリコンの上面を熱酸
化してリーク電流の低下を図り、オン抵抗値の均一化を
実現しているが、次のような方法を採用してもよい。

【００６１】図６は、本発明の第２実施例を示すアンチ
・ヒューズの製造工程を示す断面図である。なお、図１
と同一符号は、同一要素を示している。まず、図６(a)
に示すように、絶縁膜１１の上にアルミニウム合金膜１
２と TiN膜１３を堆積し、これをパターニングして下側
電極１４を形成した後に、全体に層間絶縁膜１５を形成
し、ついで図６(b) に示すように、下側電極１４の一部
の上にスルーホール１８を形成する。その工程の詳細
は、第１実施例と同様にする。

【００６２】次に、図６(c) に示すように、減圧熱ＣＶ
Ｄ法によって膜厚９０nmのアモルファスシリコン膜１９
を成長する。成膜装置として図２に示すものを用いる。
続いて、図６(d) に示すように、アモルファスシリコン
膜１９にフッ素をイオン注入する。イオン注入装置とし
ては、トランジスタを形成する際に使用する通常の装置
を使用する。また、イオン注入用の原料としてBF₃を使
用し、これを質量分離器によりフッ素だけを選択的に取
り出してイオン注入する。

【００６３】この場合、フッ素分布の厚み方向のプロフ
ァイルのピークが膜の中央付近になるようにイオン注入
のエネルギーを設定する。膜厚９０nmの場合には２０ke
V が適当である。

【００６４】また、そのドーズ量は、５×１０¹³atms／
cm² 〜１×１０¹⁶atms／cm²の範囲内、好ましくは５×
１０¹⁵atms／cm²程度がよい。５×１０¹³atms／cm²で
は１２nA、５×１０¹⁴atms／cm²では８nAのリーク電流
が得られ、ドーズ量が多いほどアンチ・ヒューズのリー
ク電流低減の効果は得られる。しかし、１×１０¹⁶atms
／cm²台に近づくと膜中のフッ素が過剰になり、膜欠陥
が生じやすくなるので好ましくなく、それ以上では不適
当である。

【００６５】なお、イオン注入をしただけでは、アモル
ファスシリコン膜中のダングリングボンドにフッ素が結
合するには至らないので、結合のための熱処理を行う必
要がある。しかし、アンチ・ヒューズを形成した後のＬ
ＳＩの製造過程においては、配線の信頼性を高める等の
目的で温度４００℃〜４６０℃でウェハを約１０分間ア
ニールするので、その時にフッ素がシリコンのダングリ
ングボンドに結合することになる。従って、特別にアニ
ール工程を追加しなくてもよい。

【００６６】このようなフッ素イオンの注入を終えた後
に、アモルファスシリコン膜１９を第１実施例と同様に
パターニングして、図６(e) に示すようにスルーホール
１８の内部とその周辺に残存させる。この後で、アモル
ファスシリコン膜１９の表面に形成された自然酸化膜を
除去してもよい。

【００６７】次に、バリアメタルとなるTiN 膜２１とア
ルミニウム合金膜２２をスパッタ法により連続的に堆積
し、ついで、これらをパターニングして図６(f) に示す
ような上側電極２３を形成する。

【００６８】以上の工程により形成されたアンチ・ヒュ
ーズのアモルファスシリコン膜の膜厚に対する最小限の
書込み電圧Ｖp を調べたところ、フッ素を注入しない場
合と同じ特性が得られ、そのオン抵抗も安定していた。

【００６９】また、アモルファスシリコン膜１９の膜厚
に対する未書込み状態のリーク電流Ｉ_Lを調べたところ
リーク電流が大幅に低減し、そのリーク電流Ｉ_Lと最小
限書込み電圧Ｖp との関係は図７に示すようになった。

【００７０】したがって、最小の書込み電圧が８．５Ｖ
となる膜厚９０nmのアモルファスシリコン膜１９のリー
ク電流Ｉ_Lは２nAとなり、リーク電流Ｉ_Lは低減した。
なお、フッ素の代わりに水素 ( H⁺) をイオン注入して
もよく、膜厚９０nmのアモルファスシリコン膜１９の場
合に注入エネルギーを５keV とすれば、その水素の分布
プロファイルのピークが膜の中央付近に位置する。

【００７１】また、ドーズ量は、フッ素の場合と同じ５
×１０¹⁵atms／cm²程度がよく、その特性についてもフ
ッ素の場合と同じ効果が得られた。以上のような工程に
よれば、通常のＬＳＩ製造に使用される減圧熱ＣＶＤ装
置によりアモルファスシリコン膜を形成しても差し支え
がなくなるので、ＬＳＩ製造の生産プロセスに整合性を
もたせることができる。（ｃ）本発明のその他の実施例の説明上記した２つの実施例は、アモルファスシリコン膜の上
面を熱酸化して構成されたアンチ・ヒューズと、アモル
ファスシリコン膜にフッ素、水素をイオン注入してなる
アンチ・ヒューズについて説明したが、これらの工程を
組み合わせるとリーク電流がさらに低減する。

【００７２】この場合、アモルファスシリコン膜にフッ
素又は水素をイオン注入した後に、酸素雰囲気中で４０
０〜４６５℃の温度で熱酸化することになるが、この熱
酸化の際の温度によりフッ素、水素の元素がアモルファ
スシリコン膜のダングリングボンドと結合することにな
るので、特別な熱処理工程は不用となる。

【００７３】なお、上記した実施例はアンチ・ヒューズ
だけを記載しているが、その上側電極又は下側電極は、
ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオ
ード等の半導体素子に接続されてＦＰＧＡを構成するこ
とはいうまでもない。

【００７４】また、上記した実施例ではバリアメタルと
してTiN を用いているが、 WSi等の高融点金属、高融点
金属シリサイド、その他の金属を使用してもよい。

【００７５】

【発明の効果】以上述べたように本発明によれば、アン
チ・ヒューズを構成する非晶質半導体の上面に熱酸化膜
を形成しているので、その絶縁性によりリーク電流を１
桁低減できるばかりでなく、それらの膜の界面に存在す
る酸化膜がＣＶＤ酸化膜よりも清浄となり、ヒューズ書
込み後のオン抵抗が１００Ω以下で安定化させることが
できる。

【００７６】熱酸化は、４００〜４６５℃の温度で行
う。それよりも高い温度の場合には非晶質半導体が結晶
化するし、それよりも低い場合には、成長速度が遅くな
る。非晶質半導体のパターニングは、熱酸化膜を形成し
た後でもよいし、熱酸化膜を形成する前でも同じ効果と
なる。

【００７７】また、本発明によれば、減圧熱ＣＶＤ法に
より形成したアモルファスシリコン膜にフッ素又は水素
をイオン注入し、その元素をアモルファスシリコンのダ
ングリングボンドに結合するようにしているので、リー
ク電流を１桁低減できるばかりでなく、通常のＬＳＩ製
造に使用される減圧熱ＣＶＤ装置によりアモルファスシ
リコン膜を形成しても差し支えがなくなるので、ＬＳＩ
製造の生産プロセスに整合性をもたせることができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施例のアンチ・ヒュー
ズの形成状態の変化を側方から示した拡大断面図であ
る。

【図２】図２は、本発明の実施例に係るアンチ・ヒュー
ズを構成するアモルファスシリコンを成長し、その上面
を熱酸化するための成膜装置を示す概要構成図である。

【図３】図３は、本発明の実施例に係るアンチ・ヒュー
ズを構成するアモルファスシリコンの膜厚に対するリー
ク電流の関係と、その膜厚に対する最小限書込み電圧の
関係の特性図である。

【図４】図４は、本発明の第１実施例に係るアンチ・ヒ
ューズを構成するアモルファスシリコンの膜厚に対する
リーク電流の関係と、その膜厚に対する最小限書込み電
圧の関係を特性図である。

【図５】図５は、本発明の第１実施例におけるアモルフ
ァスシリコンのパターニング工程の変形例を示す側部拡
大断面図である。

【図６】図６は、本発明の第２実施例のアンチ・ヒュー
ズの形成状態の変化を側方から示した拡大断面図であ
る。

【図７】図７は、本発明の第２実施例に係るリーク電流
と最小限書込み電圧との関係を示す特性図である。

【図８】図８は、先行技術に係るアンチ・ヒューズの形
成状態の変化を側方から示した拡大断面図である。

【図９】図９は、減圧熱ＣＶＤ法又はスパッタリング法
により形成した膜厚９０nmのアモルファスシリコン膜の
印加電圧と電流との関係を示す特性図である。

【符号の説明】

１１絶縁膜１２アルミニウム合金膜１３ TiN 膜１４下側電極１５層間絶縁膜１６レジスト１７窓１８スルーホール１９アモルファスシリコン膜２０熱酸化シリコン膜（熱酸化膜）２１ TiN 膜２２アルミニウム合金膜２３上側電極２４レジスト２５熱酸化シリコン膜（熱酸化膜）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４３１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】下側電極（１４）を形成する工程と、前記下側電極（１４）の上に絶縁膜（１５）を堆積する
工程と、前記絶縁膜（１５）にスルーホール（１８）を形成して
前記下側電極（１４）の一部を表出する工程と、前記スルーホール（１８）内で前記下側電極（１４）に
接する非晶質半導体膜（１９）を成長する工程と、前記非晶質半導体膜（１９）の上面を熱酸化することに
より熱酸化膜（２０）を成長する工程と、前記熱酸化膜（２０）と前記非晶質半導体膜（１９）を
パターニングして前記スルーホール（１８）に選択的に
残存させる工程と、前記スルーホール（１８）内の前記非晶質半導体膜（１
９）の上面の前記熱酸化膜（２０）に接する上側電極
（２３）を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【請求項２】下側電極（１４）を形成する工程と、前記下側電極（１４）の上に絶縁膜（１５）を形成する
工程と、前記絶縁膜（１５）にスルーホール（１８）を形成して
前記下側電極（１４）の一部を表出する工程と、前記スルーホール（１８）内で前記下側電極（１４）に
接する非晶質半導体膜（１９）を成長する工程と、前記非晶質半導体膜（１９）をパターニングして前記ス
ルーホール（１８）に選択的に残存させる工程と、前記非晶質半導体膜（１９）の上面を熱酸化することに
より熱酸化膜（２５）を成長する工程と、前記熱酸化膜（２５）に接する上側電極（２３）を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
【請求項３】下側電極（１４）を形成する工程と、前記下側電極（１４）の上に絶縁膜（１５）を形成する
工程と、前記絶縁膜（１５）にスルーホール（１８）を形成して
前記下側電極（１４）の一部を表出する工程と、前記スルーホール（１８）内で前記下側電極（１４）に
接する非晶質半導体膜（１９）を減圧熱ＣＶＤ法により
成長する工程と、フッ素、水素のいずれかを前記非晶質半導体膜（１９）
にイオン注入する工程と、前記非晶質半導体膜（１９）をパターニングして前記ス
ルーホール（１８）に選択的に残存させる工程と、前記スルーホール（１８）内の前記非晶質半導体膜（１
９）に接する上側電極（２３）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
【請求項４】パターニングされて前記スルーホール（１
８）内に残存した非晶質半導体膜（１９）の上面に熱酸
化膜を形成する工程を有することを特徴とする請求項３
記載の半導体装置の製造方法。
【請求項５】下側電極（１４）を形成する工程と、前記下側電極（１４）の上に絶縁膜（１５）を形成する
工程と、前記絶縁膜（１５）にスルーホール（１８）を形成して
前記下側電極（１４）の一部を表出する工程と、前記スルーホール（１８）内で前記下側電極（１４）に
接する非晶質半導体膜（１９）を成長する工程と、フッ素、水素のいずれかを前記非晶質半導体膜（１９）
にイオン注入する工程と、前記非晶質半導体膜（１９）の上面を熱酸化することに
より熱酸化膜を成長する工程と、前記非晶質半導体膜（１９）及び前記熱酸化膜をパター
ニングして前記スルーホール（１８）に残存させる工程
と、前記酸化膜に接する上側電極（２３）を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】前記熱酸化の温度は、４００〜４６５℃で
あることを特徴とする請求項１、２、４又は５記載の半
導体装置の製造方法。