JPH10200101A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置に集積されたＭＯＳＦＥＴの電気
的信頼性が低下する。 【解決手段】 ＭＯＳＦＥＴを有する半導体装置の製造
方法であって、基板１の表面にパッド酸化膜３を形成
し、その後、基板１の素子形成領域の表面上であってパ
ッド酸化膜３の表面上に、窒化珪素膜からなる耐酸化マ
スク４を形成し、その後、基板１の素子間分離領域の表
面にフィールド酸化膜５を形成する工程と、耐酸化マス
ク４及びパッド酸化膜３を除去する工程と、基板１の素
子形成領域の表面に第１の犠牲酸化膜７を形成して除去
し、その後、基板１の素子形成領域の表面に第２の犠牲
酸化膜８を形成して除去し、その後、基板１の素子形成
領域の表面にゲート酸化膜９を形成する工程とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体基板の表面上にゲート酸化膜
を介在してゲート電極が形成されたＭＯＳＦＥＴ(Ｍeta
l Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransisto
r）を有する半導体装置の製造技術に関するものであ
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴを集積した大規模集積回路
（ＬＳＩ：Ｌarge Ｓcale Ｉntegrated Ｃircuit）は、
概略下記のような方法で製造されるのが一般的である。

【０００３】（１）ウエル領域形成 （２）フィールド酸化膜形成 （３）ゲート酸化膜形成 （４）ゲート電極形成 （５）ソース・ドレイン領域形成 （６）配線工程 最近では、フィールド酸化膜を形成した後に高エネルギ
ーのイオン注入によってウエル領域を形成する所謂レト
ログレードウエル構造も製造されるようになってきてい
る。

【０００４】フィールド酸化膜は、半導体基板の素子形
成領域間を絶縁分離するためのものであり、半導体基板
の表面に薄いパッド酸化膜を形成し、その後、半導体基
板の素子形成領域の表面上であってパッド酸化膜の表面
上に窒化珪素膜からなる耐酸化マスクを形成し、その
後、熱酸化処理を施すことにより形成される。

【０００５】また、半導体基板の素子形成領域の表面で
のダメージや汚染などを取り除く目的として、フィール
ド酸化膜を形成した後に、半導体基板の素子形成領域の
表面に犠牲酸化膜を熱酸化法で形成し、その後、犠牲酸
化膜を除去する工程を備えているのが一般的である。ゲ
ート酸化膜は犠牲酸化膜を除去した後に形成される。

【０００６】ところで、前述の技術によるフィールド酸
化膜の形成では、ホワイトリボンと呼ばれる珪素の窒化
物が素子形成領域の端部に生成し、その部分において酸
化膜の成長が低下し、ゲート酸化膜の膜厚が薄くなって
しまう現象が起きることが知られている。ホワイトリボ
ンに関しては、例えば、ジャーナル・オブ・エレクトロ
ケミカル・ソサエティ Ｖｏｌ．１４０，Ｎｏ．１１，
Ｌ１６３〜Ｌ１６５頁(１９９３年)に報告されている。

【０００７】ホワイトリボン生成のメカニズムはまだよ
くわかっていない部分もあるが、フィールド酸化膜を形
成する際、窒化珪素膜からなる耐酸化マスク中の窒素が
半導体基板内に拡散して窒化物を作ると言われている。
耐酸化マスクや基板の応力も関係していると考えられ、
微細化に伴い発生し易くなると考えられる。したがっ
て、ＬＳＩの中でも特に、微細なパターンでレイアウト
されているメモリセルに最も発生し易い。

【０００８】ホワイトリボンが生成されるとその部分の
ゲート酸化膜が薄くなってＭＯＳＦＥＴの電気的信頼性
が低くなるので、除去する必要がある。除去する方法の
ひとつが前述の犠牲酸化による方法である。

【０００９】

【発明が解決しようとする課題】ところで、従来技術に
よる犠牲酸化では、ホワイトリボンが充分に除去され
ず、ゲート酸化の際にも残るためにその部分が酸化され
難くゲート酸化膜が薄くなる問題点を有する。逆にホワ
イトリボンを充分に除去しようとすると犠牲酸化膜を厚
くしなければならないため、犠牲酸化膜を除去する際に
フィールド酸化膜も削られて薄くなり、アイソレーショ
ン特性の確保やフィールド酸化膜の端部での耐圧の確保
が困難になり、ゲート長が０．５［μｍ］以下の微細な
ＭＯＳＦＥＴを製造するのが困難であるという問題点を
有する。

【００１０】本発明の目的は、フィールド酸化膜の削れ
量を最小にしてホワイトリボンを効果的に除去し、電気
的信頼性の高いＭＯＳＦＥＴを実現する半導体装置の製
造方法を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１３】半導体基板の素子形成領域の表面上にゲー
ト酸化膜を介在してゲート電極が形成された電界効果ト
ランジスタを有する半導体装置の製造方法であって、半
導体基板の表面にパッド酸化膜を形成し、その後、前記
半導体基板の素子形成領域の表面上であって前記パッド
酸化膜の表面上に、窒化珪素膜からなる耐酸化マスクを
形成し、その後、酸化処理を施して前記半導体基板の素
子間分離領域の表面にフィールド酸化膜を形成する工程
と、前記耐酸化マスクを除去し、その後、前記パッド酸
化膜を除去する工程と、酸化処理を施し、前記半導体基
板の素子形成領域の表面に第１の犠牲酸化膜を形成し、
その後、前記第１の犠牲酸化膜を除去する工程と、酸化
処理を施し、前記半導体基板の素子形成領域の表面に第
２の犠牲酸化膜を形成し、その後、前記第２の犠牲酸化
膜を除去する工程と、酸化処理を施し、前記半導体基板
の素子形成領域の表面にゲート酸化膜を形成する工程と
を備える。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１５】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００１６】（実施形態１）図１及び図２は、本発明の
実施形態１である半導体装置に集積されたＭＯＳＦＥＴ
の概略構成を示す要部断面図である。なお、図１はＭＯ
ＳＦＥＴのゲート長方向に沿った要部断面図であり、図
２はＭＯＳＦＥＴのゲート幅方向に沿った要部断面図で
ある。

【００１７】図１及び図２に示すように、本実施形態の
半導体装置は、単結晶珪素からなるｐ型半導体基板１の
素子形成領域の表面にＭＯＳＦＥＴＱを集積している。
素子形成領域は、ｐ型半導体基板１の素子間分離領域の
表面に形成されたフィールド酸化膜５で周囲を規定さ
れ、他の素子形成領域と絶縁分離されている。

【００１８】前記ＭＯＳＦＥＴＱは、主に、チャネル形
成領域として使用されるｐ型ウエル領域２、ゲート酸化
膜９、ゲート電極１０、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域１１で構成されている。つま
り、ＭＯＳＦＥＴＱはｎチャネル導電型で構成されてい
る。

【００１９】前記ソース領域及びドレイン領域である一
対のｎ型半導体領域１１のうち、一方のｎ型半導体領域
１１には層間絶縁膜１２に形成された接続孔を通して配
線１３Ａが電気的に接続され、他方のｎ型半導体領域１
１には層間絶縁膜１２に形成された接続孔を通して配線
１３Ｂが電気的に接続されている。また、前記ゲート電
極１０には層間絶縁膜１２に形成された接続孔を通して
配線１３Ｃが電気的に接続されている。

【００２０】次に、前記ＭＯＳＦＥＴＱを集積した半導
体装置の製造方法について、図３乃至図１１(製造方法
を説明するための断面図)を用いて説明する。なお、図
４乃至図１０は、ＭＯＳＦＥＴのゲート幅方向に沿った
要部断面図であり、図１１は、ＭＯＳＦＥＴのゲート長
方向に沿った要部断面図である。

【００２１】まず、単結晶珪素からなるｐ型半導体基板
１を用意する。

【００２２】次に、前記ｐ型半導体基板１にｐ型ウエル
領域２を形成する。ｐ型ウエル領域２は、例えば、ｐ型
半導体基板１にｐ型不純物をイオン打込み法で導入し、
その後、熱拡散処理を施すことにより形成される。

【００２３】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の表面にパッド酸化膜３を５［ｎｍ］乃至１５
［ｎｍ］程度の膜厚で形成する。

【００２４】次に、前記ｐ型半導体基板１の素子形成領
域の表面上であって前記パッド酸化膜３の表面上に、窒
化珪素膜からなる耐酸化マスク４を形成する。耐酸化マ
スク４は、パッド酸化膜３の表面上に窒化珪素膜をＣＶ
Ｄ法で形成した後、前記窒化珪素膜にパターンニングを
施すことにより形成される。パターンニングは、フォト
リソグラフィ技術及びエッチング技術を用いて行なわれ
る。ここまでの工程を図３に示す。

【００２５】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子間分離領域の表面にフィールド酸化膜５を
形成する。この工程において、窒化珪素膜からなる耐酸
化マスク４中の窒素がｐ型半導体基板１の素子形成領域
の端部に拡散し、窒化物であるホワイトリボン６が生成
される。ここまでの工程を図４に示す。

【００２６】次に、前記耐酸化マスク５を熱リン酸によ
って除去し、その後、前記パッド酸化膜３をフッ酸によ
って除去する。この工程において、フィールド酸化膜５
の表面は露出されているので、パッド酸化膜３を除去し
た分だけフィールド酸化膜５もエッチングされる。ここ
までの工程を図５に示す。

【００２７】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子形成領域の表面に、第１の犠牲酸化膜７を
５乃至３０［ｎｍ］程度の膜厚で形成する。この工程に
おいて、ホワイトリボン６の表面も酸化される。ここま
での工程を図６に示す。

【００２８】次に、前記第１の犠牲酸化膜７をフッ酸に
よって除去する。この工程において、ホワイトリボン３
の酸化された部分も除去される。また、フィールド酸化
膜５も第１の犠牲酸化膜７を除去した分だけエッチング
される。ここまでの工程を図７に示す。

【００２９】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子形成領域の表面に、第２の犠牲酸化膜８を
５［ｎｍ］乃至３０［ｎｍ］程度の膜厚で形成する。こ
の工程において、ホワイトリボン３も酸化される。ここ
までの工程を図８に示す。

【００３０】次に、前記第２の犠牲酸化膜８をフッ酸に
よって除去する。この工程において、ホワイトリボン３
の酸化された部分も除去され、ホワイトリボン３が完全
に除去される。また、フィールド酸化膜５も第２の犠牲
酸化膜８を除去した分だけエッチングされる。ここまで
の工程を図９に示す。

【００３１】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子形成領域の表面にゲート酸化膜９を形成す
る。この工程において、ｐ型半導体基板１の素子形成領
域にはホワイトリボン３が存在しないので、均一な膜厚
のゲート酸化膜９を形成することができる。

【００３２】次に、前記ゲート酸化膜９上を含むｐ型半
導体基板１の表面上の全面に多結晶珪素膜をＣＶＤ法で
形成する。この多結晶珪素膜には、抵抗値を低減する目
的として、その堆積中又はその堆積後に不純物が導入さ
れる。

【００３３】次に、前記多結晶珪素膜にパターンニング
を施してゲート電極１０を形成する。パターンニング
は、フォトリソグラフィ技術及びドライエッチング技術
を用いて行なわれる。ここまでの工程を図１０に示す。

【００３４】次に、前記ゲート電極１０を不純物導入用
マスクとして使用し、ｐ型半導体基板１の素子形成領域
にｎ型不純物をイオン打込み法で導入して、ソース領域
及びドレイン領域である一対のｎ型半導体領域１１を形
成する。この工程において、ＭＯＳＦＥＴＱがほぼ完成
する。ここまでの工程を図１１に示す。

【００３５】次に、前記ゲート電極１０上を含むｐ型半
導体基板１上の全面に層間絶縁膜１２を形成し、その
後、層間絶縁膜１２に接続孔を形成し、その後、配線１
３Ａ、配線１３Ｂ、配線１３Ｃの夫々を形成することに
より、図１及び図２に示す状態となる。

【００３６】本実施形態では、２回の犠牲酸化によりホ
ワイトリボン６を除去している。発明者らの実験による
と、１回の犠牲酸化でホワイトリボン６を除去しようと
すると３０［ｎｍ］以上酸化する必要があるのに対し、
１０［ｎｍ］の犠牲酸化を２回するだけでホワイトリボ
ン６を除去できた。トータルの酸化量を１回の犠牲酸化
の場合よりも少なくできるので、犠牲酸化膜を除去する
ウエットエッチングの量も少なくすることができ、フィ
ールド酸化膜５が犠牲酸化膜を除去する際にエッチング
される量も少なくすることができる。将来、微細化・低
電圧化が進めば、フィールド酸化膜５はしだいに薄くな
るので、本発明のようにフィールド酸化膜５の削れ量を
少なくすることは、微細なＭＯＳＦＥＴＱを用いたＬＳ
Ｉの実現に必要不可欠な技術となる。したがって、本実
施形態によれば、フィールド酸化膜５の膜べりを少なく
してホワイトリボン６は完全に除去され、均一な膜厚の
ゲート酸化膜９を形成できるので、電気的信頼性の高い
微細なＭＯＳＦＥＴＱを集積した半導体装置が得られ
る。

【００３７】（実施形態２)本実施形態では、レトログ
レードウエル構造を採用した例について説明する。以
下、本実施形態の半導体装置の製造方法について、図１
２乃至図２０（製造方法を説明するための断面図）を用
いて説明する。なお、図１２乃至図１９は、ＭＯＳＦＥ
Ｔのゲート長方向に沿った要部断面図であり、図２０
は、ＭＯＳＦＥＴのゲート幅方向に沿った要部断面図で
ある。

【００３８】まず、単結晶珪素からなるｐ型半導体基板
１を用意する。

【００３９】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の表面にパッド酸化膜３を５［ｎｍ］乃至１５
［ｎｍ］程度の膜厚で形成する。

【００４０】次に、前記ｐ型半導体基板１の素子形成領
域の表面上であって前記パッド酸化膜３の表面上に、窒
化珪素膜からなる耐酸化マスク４を形成する。耐酸化マ
スク４は、パッド酸化膜３の表面上に窒化珪素膜をＣＶ
Ｄ法で形成した後、前記窒化珪素膜にパターンニングを
施すことにより形成される。パターンニングは、フォト
リソグラフィ技術及びエッチング技術を用いて行なわれ
る。ここまでの工程を図１２に示す。

【００４１】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子間分離領域の表面にフィールド酸化膜５を
形成する。この工程において、窒化珪素膜からなる耐酸
化マスク４中の窒素がｐ型半導体基板１の素子形成領域
の端部に拡散し、窒化物であるホワイトリボン６が生成
される。ここまでの工程を図１３に示す。

【００４２】次に、前記耐酸化マスク５を熱リン酸によ
って除去し、その後、前記パッド酸化膜２１を除去す
る。この工程において、フィールド酸化膜５の表面は露
出されているので、パッド酸化膜３を除去した分だけフ
ィールド酸化膜５もエッチングされる。ここまでの工程
を図１４に示す。

【００４３】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子形成領域の表面に、第１の犠牲酸化膜７を
５［ｎｍ］乃至３０［ｎｍ］程度の膜厚で形成する。こ
の工程において、ホワイトリボン６の表面も酸化され
る。

【００４４】次に、前記フィールド酸化膜５及び第１の
犠牲酸化膜７を通してｐ型不純物(例えばフッ化ボロ
ン）をイオン打込み法で導入し、その後、熱拡散処理を
施して前記ｐ型半導体基板１にｐ型ウエル領域２を形成
する。ここまでの工程を図１５に示す。

【００４５】次に、前記第１の犠牲酸化膜７をフッ酸に
よって除去する。この工程において、ホワイトリボン３
の酸化された部分も除去される。また、フィールド酸化
膜５も第１の犠牲酸化膜７を除去した分だけエッチング
される。ここまでの工程を図１６に示す。

【００４６】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子形成領域の表面に、第２の犠牲酸化膜８を
５［ｎｍ］乃至３０［ｎｍ］程度の膜厚で形成する。こ
の工程において、ホワイトリボン３も酸化される。ここ
までの工程を図１７に示す。

【００４７】次に、前記第２の犠牲酸化膜８をフッ酸に
よって除去する。この工程において、ホワイトリボン３
の酸化された部分も除去され、ホワイトリボン３が完全
に除去される。また、フィールド酸化膜５も第２の犠牲
酸化膜８を除去した分だけエッチングされる。ここまで
の工程を図１８に示す。

【００４８】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の素子形成領域の表面にゲート酸化膜９を形成す
る。この工程において、ｐ型半導体基板１の素子形成領
域にはホワイトリボン３が存在しないので、均一な膜厚
のゲート酸化膜９を形成することができる。

【００４９】次に、前記ゲート酸化膜９上を含むｐ型半
導体基板１の表面上の全面に多結晶珪素膜をＣＶＤ法で
形成する。この多結晶珪素膜には、抵抗値を低減する目
的として、その堆積中又はその堆積後に不純物が導入さ
れる。

【００５０】次に、前記多結晶珪素膜にパターンニング
を施してゲート電極１０を形成する。パターンニング
は、フォトリソグラフィ技術及びドライエッチング技術
を用いて行なわれる。ここまでの工程を図１９に示す。

【００５１】次に、前記ゲート電極１０を不純物導入用
マスクとして使用し、ｐ型半導体基板１の素子形成領域
にｎ型不純物をイオン打込み法で導入して、ソース領域
及びドレイン領域である一対のｎ型半導体領域１１を形
成する。この工程において、図２０に示すように、ＭＯ
ＳＦＥＴＱがほぼ完成する。

【００５２】本実施形態においても、前述の実施形態１
と同様に、２回の犠牲酸化によりホワイトリボン６を除
去している。実施形態１と異なる点は、第１の犠牲酸化
膜７を形成した後、フィールド酸化膜５及び第１の犠牲
酸化膜７を通して不純物をイオン打込み法で導入し、そ
の後、熱拡散処理を施すことによってウエル領域２を形
成している点である。レトログレードウエル構造を形成
するには、フィールド酸化膜５の形成後に高エネルギー
のイオン注入によってウエル領域２を形成する必要があ
るが、本実施形態では第１の犠牲酸化膜７を通してイオ
ン注入するため、ウエハ表面の汚染の可能性がなく、ま
た、イオン注入後に第２の犠牲酸化があるためにその際
にイオン注入による欠陥やダメージの回復を図れる利点
がある。本実施形態によれば、汚染や欠陥などの問題が
なく、微細なＭＯＳＦＥＴＱに適したレトログレードウ
エル構造を持つ信頼性の高い半導体装置が得られる。

【００５３】以上の実施形態では、ｐ型基板を用いた例
に関して説明したが、本発明は、ｎ型、ｐ型のどちらの
導電型の基板を用いても適用できることはもちろんであ
る。

【００５４】また、以上の実施形態ではｐ型ウエル領域
上にフィールド酸化膜を形成した例に関して説明した
が、本発明は、ｎ型、ｐ型のどちらの導電型のウエル領
域上に適用できることはもちろんである。

【００５５】また、２回の犠牲酸化の場合について説明
したが、さらに１回あたりの酸化量を少なくして３回以
上の犠牲酸化をすることも可能である。

【００５６】また、実施形態２において、ｐ型ウエル領
域２は、第１の犠牲酸化膜７を形成する工程の後であっ
て、第１の犠牲酸化膜７を除去する工程の前に、フィー
ルド酸化膜５及び第１の犠牲酸化膜７を通して不純物を
導入することにより形成されるが、耐酸化マスク４を除
去する工程の後であって、パッド酸化膜３を除去する工
程の前に、フィールド酸化膜５及びパッド酸化膜３を通
して不純物を導入することによりｐ型ウエル領域２を形
成してもよい。

【００５７】また、本実施形態においてはウエル領域を
形成する例について説明したが、埋め込み層を形成する
場合においても適用できることはもちろんである。

【００５８】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６０】本発明によれば、犠牲酸化を２回以上にし
て効果的にホワイトリボンを除去することができ、ま
た、トータルの酸化量を１回の場合より少なくすること
ができるので、フィールド酸化膜の削れが少なく、レト
ログレードウエル構造の形成にも適した、電気的信頼性
の高い微細なＭＯＳＦＥＴを集積した半導体装置が得ら
れる。

【図面の簡単な説明】

【図１】本発明の実施形態１である半導体装置に集積さ
れたＭＯＳＦＥＴの概略構成を示す要部断面図である。

【図２】前記ＭＯＳＦＥＴの概略構成を示す要部断面図
である。

【図３】前記半導体装置の製造方法を説明するための要
部断面図である。

【図４】前記半導体装置の製造方法を説明するための要
部断面図である。

【図５】前記半導体装置の製造方法を説明するための要
部断面図である。

【図６】前記半導体装置の製造方法を説明するための要
部断面図である。

【図７】前記半導体装置の製造方法を説明するための要
部断面図である。

【図８】前記半導体装置の製造方法を説明するための要
部断面図である。

【図９】前記半導体装置の製造方法を説明するための要
部断面図である。

【図１０】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１１】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１２】本発明の実施形態２である半導体装置の製造
方法を説明するための要部断面図である。

【図１３】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１４】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１５】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１６】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１７】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１８】前記半導体装置の製造方法を説明するための
要部断面図である。

【図１９】前記半導体装置の製造方法を説明するための
要部断面図である。

【図２０】前記半導体装置の製造方法を説明するための
要部断面図である。

【符号の説明】

１…ｐ型半導体基板、２…ｐ型ウエル領域、３…パッド
酸化膜、４…耐酸化マスク、５…フィールド酸化膜、６
…ホワイトリボン、７…第１の犠牲酸化膜、８…第２犠
牲酸化膜、９…ゲート酸化膜、１０…ゲート電極、１１
…ｎ型半導体領域、Ｑ…ＭＯＳＦＥＴ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の素子形成領域の表面上にゲ
   ート酸化膜を介在してゲート電極が形成されたＭＯＳＦ
   ＥＴを有する半導体装置の製造方法であって、下記の工
   程（イ）乃至（ホ）を備えたことを特徴とする半導体装
   置の製造方法。 （イ）半導体基板の表面にパッド酸化膜を形成し、その
   後、前記半導体基板の素子形成領域の表面上であって前
   記パッド酸化膜の表面上に、窒化珪素膜からなる耐酸化
   マスクを形成し、その後、酸化処理を施して前記半導体
   基板の素子間分離領域の表面にフィールド酸化膜を形成
   する工程、（ロ）前記耐酸化マスクを除去し、その後、
   前記パッド酸化膜を除去する工程、（ハ）酸化処理を施
   し、前記半導体基板の素子形成領域の表面に第１の犠牲
   酸化膜を形成し、その後、前記第１の犠牲酸化膜を除去
   する工程、（ニ）酸化処理を施し、前記半導体基板の素
   子形成領域の表面に第２の犠牲酸化膜を形成し、その
   後、前記第２の犠牲酸化膜を除去する工程、（ホ）酸化
   処理を施し、前記半導体基板の素子形成領域の表面にゲ
   ート酸化膜を形成する工程。
2. 【請求項２】 前記第１の犠牲酸化膜を形成する工程の
   後であって、前記第１の犠牲酸化膜を除去する工程の前
   に、前記フィールド酸化膜及び第１の犠牲酸化膜を通し
   て不純物を導入し、前記半導体基板にウエル領域若しく
   は埋め込み層を形成する工程を備えたことを特徴とする
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記耐酸化マスクを除去する工程の後で
   あって、前記パッド酸化膜を除去する工程の前に、前記
   フィールド酸化膜及びパッド酸化膜を通して不純物を導
   入し、前記半導体基板にウエル領域若しくは埋め込み層
   を形成する工程を備えたことを特徴とする請求項１に記
   載の半導体装置の製造方法。
4. 【請求項４】 前記第２の犠牲酸化膜を除去する工程の
   後であって、前記ゲート酸化膜を形成する工程の前に、
   酸化処理を施して前記半導体基板の素子形成領域の表面
   に犠牲酸化膜を形成する工程を更に１回以上備えたこと
   を特徴とする請求項１乃至請求項３のうちいずれか１項
   に記載の半導体装置の製造方法。