JPH05129441A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05129441A JPH05129441A JP3286633A JP28663391A JPH05129441A JP H05129441 A JPH05129441 A JP H05129441A JP 3286633 A JP3286633 A JP 3286633A JP 28663391 A JP28663391 A JP 28663391A JP H05129441 A JPH05129441 A JP H05129441A
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- wiring
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- lower wiring
- pad portion
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Abstract
(57)【要約】
【目的】本発明は、アンチ・ヒューズ構造を有する半導
体装置に関し、高速動作を維持しつつ、高度なプロセス
技術を用いることなく製造することができるアンチ・ヒ
ューズ構造を有する半導体装置を提供することを目的と
する。 【構成】下部配線２に配線材料が非晶質材料層６により
覆われた第１領域と配線材料が露出した第２領域に分割
されたパッド部４を設け、このパッド部４の第１領域又
は第２領域上に選択的に開口部１０が形成された絶縁膜
８を下部配線２上に設け、この開口部１０を介して下部
配線２のパッド部４の第１領域又は第２領域に選択的に
接続された上部配線１２を設けるように構成する。
体装置に関し、高速動作を維持しつつ、高度なプロセス
技術を用いることなく製造することができるアンチ・ヒ
ューズ構造を有する半導体装置を提供することを目的と
する。 【構成】下部配線２に配線材料が非晶質材料層６により
覆われた第１領域と配線材料が露出した第２領域に分割
されたパッド部４を設け、このパッド部４の第１領域又
は第２領域上に選択的に開口部１０が形成された絶縁膜
８を下部配線２上に設け、この開口部１０を介して下部
配線２のパッド部４の第１領域又は第２領域に選択的に
接続された上部配線１２を設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にアンチ
・ヒューズ構造を有する半導体装置及びその製造方法に
関する。
・ヒューズ構造を有する半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化が進み、半
導体装置の設計開始から製造終了までに長時間を要して
いる。この問題を解決するために、予め半導体基板上に
半導体素子を形成し、さらに配線の接続までも済ませて
おき、その後、設計に応じて配線の接続を変えて必要な
回路を形成することができるアンチ・ヒューズ構造が考
案されている。
導体装置の設計開始から製造終了までに長時間を要して
いる。この問題を解決するために、予め半導体基板上に
半導体素子を形成し、さらに配線の接続までも済ませて
おき、その後、設計に応じて配線の接続を変えて必要な
回路を形成することができるアンチ・ヒューズ構造が考
案されている。
【０００３】アンチ・ヒューズとは、通常の溶断ヒュー
ズ等とは逆に、初期状態は非導通であるが、高電圧を印
加する書込み操作によって導通状態になるヒューズのこ
とである。従来の半導体素子の構造では、設計段階の初
期から回路の配線接続を考慮しなくてはならなかった
が、アンチ・ヒューズ構造を採用することにより、半導
体装置、特にＦＰＧＡやＰＲＯＭの設計から製造終了ま
での時間を短縮させることができるようになった。
ズ等とは逆に、初期状態は非導通であるが、高電圧を印
加する書込み操作によって導通状態になるヒューズのこ
とである。従来の半導体素子の構造では、設計段階の初
期から回路の配線接続を考慮しなくてはならなかった
が、アンチ・ヒューズ構造を採用することにより、半導
体装置、特にＦＰＧＡやＰＲＯＭの設計から製造終了ま
での時間を短縮させることができるようになった。
【０００４】
【発明が解決しようとする課題】従来のアンチ・ヒュー
ズ構造は、半導体装置のコンタクトホール内にアモルフ
ァスシリコン層を形成することを基本構造としている
が、半導体装置内にはアンチ・ヒューズ構造でない通常
のコンタクトホールも混在している。このため、アンチ
・ヒューズ構造でない通常のコンタクトホールの領域の
アモルファスシリコン層を除去するか、コンタクトホー
ルの形成を２回に分けるかして、アンチ・ヒューズ構造
のコンタクトホールと通常のコンタクトホールを混在さ
せるようにしていた。このため、アンチ・ヒューズ構造
を有する半導体装置を製造するには、プロセス上非常に
高度な技術を必要とすると共に、製造歩留まりの低下を
招くという問題があった。
ズ構造は、半導体装置のコンタクトホール内にアモルフ
ァスシリコン層を形成することを基本構造としている
が、半導体装置内にはアンチ・ヒューズ構造でない通常
のコンタクトホールも混在している。このため、アンチ
・ヒューズ構造でない通常のコンタクトホールの領域の
アモルファスシリコン層を除去するか、コンタクトホー
ルの形成を２回に分けるかして、アンチ・ヒューズ構造
のコンタクトホールと通常のコンタクトホールを混在さ
せるようにしていた。このため、アンチ・ヒューズ構造
を有する半導体装置を製造するには、プロセス上非常に
高度な技術を必要とすると共に、製造歩留まりの低下を
招くという問題があった。
【０００５】この問題を回避するため、半導体装置の全
てのコンタクトホールをアンチ・ヒューズ構造にして、
通常のコンタクトホールに対しては高電圧を印加して導
通させることも考えられる。しかし、アンチ・ヒューズ
構造のコンタクトホールは高電圧を印加して導通させて
も通常のコンタクトホールより高抵抗であり、半導体装
置の高速動作特性が劣化するという問題があった。
てのコンタクトホールをアンチ・ヒューズ構造にして、
通常のコンタクトホールに対しては高電圧を印加して導
通させることも考えられる。しかし、アンチ・ヒューズ
構造のコンタクトホールは高電圧を印加して導通させて
も通常のコンタクトホールより高抵抗であり、半導体装
置の高速動作特性が劣化するという問題があった。
【０００６】本発明の目的は、高速動作を維持しつつ、
高度なプロセス技術を用いることなく製造することがで
きるアンチ・ヒューズ構造を有する半導体装置及びその
製造方法を提供することにある。
高度なプロセス技術を用いることなく製造することがで
きるアンチ・ヒューズ構造を有する半導体装置及びその
製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、配線材料が
非晶質材料層により覆われた第１領域と配線材料が露出
した第２領域に分割されたパッド部を有する下部配線
と、前記下部配線上に形成され、前記下部配線のパッド
部の第１領域又は第２領域上に開口部が形成された絶縁
膜と、前記絶縁膜上に形成され、前記開口部を介して前
記下部配線のパッド部の第１領域又は第２領域に接続さ
れた上部配線とを有することを特徴とする半導体装置に
よって達成される。
非晶質材料層により覆われた第１領域と配線材料が露出
した第２領域に分割されたパッド部を有する下部配線
と、前記下部配線上に形成され、前記下部配線のパッド
部の第１領域又は第２領域上に開口部が形成された絶縁
膜と、前記絶縁膜上に形成され、前記開口部を介して前
記下部配線のパッド部の第１領域又は第２領域に接続さ
れた上部配線とを有することを特徴とする半導体装置に
よって達成される。
【０００８】上記目的は、配線材料が非晶質材料層によ
り覆われたパッド部を有する第１下部配線と、配線材料
が露出したパッド部を有する第２下部配線と、前記第１
下部配線及び第２下部配線上に形成され、前記第１下部
配線のパッド部上に第１開口部が形成され、前記第２下
部配線のパッド部上に第２開口部が形成された絶縁膜
と、前記絶縁膜上に形成され、前記第１開口部を介して
前記第１下部配線のパッド部の接続された第１上部配線
と、前記絶縁膜上に形成され、前記第２開口部を介して
前記第２下部配線のパッド部に接続された第２上部配線
とを有することを特徴とする半導体装置によって達成さ
れる。
り覆われたパッド部を有する第１下部配線と、配線材料
が露出したパッド部を有する第２下部配線と、前記第１
下部配線及び第２下部配線上に形成され、前記第１下部
配線のパッド部上に第１開口部が形成され、前記第２下
部配線のパッド部上に第２開口部が形成された絶縁膜
と、前記絶縁膜上に形成され、前記第１開口部を介して
前記第１下部配線のパッド部の接続された第１上部配線
と、前記絶縁膜上に形成され、前記第２開口部を介して
前記第２下部配線のパッド部に接続された第２上部配線
とを有することを特徴とする半導体装置によって達成さ
れる。
【０００９】上記目的は、配線材料層上に非晶質材料層
を堆積する工程と、前記配線材料層及び前記非晶質材料
層をパターニングして、第１領域では配線材料が非晶質
材料により覆われ、第２領域では配線材料が露出してい
るパッド部を有する下部配線を形成する工程と、前記下
部配線上に絶縁膜を堆積する工程と、前記下部配線のパ
ッド部の第１領域又は第２領域上の前記絶縁膜に開口部
を形成する工程と、前記絶縁層上に配線材料層を堆積
し、前記絶縁膜の開口部を介して前記下部配線のパッド
部の第１領域又は第２領域に接続する下部配線を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によって達成される。
を堆積する工程と、前記配線材料層及び前記非晶質材料
層をパターニングして、第１領域では配線材料が非晶質
材料により覆われ、第２領域では配線材料が露出してい
るパッド部を有する下部配線を形成する工程と、前記下
部配線上に絶縁膜を堆積する工程と、前記下部配線のパ
ッド部の第１領域又は第２領域上の前記絶縁膜に開口部
を形成する工程と、前記絶縁層上に配線材料層を堆積
し、前記絶縁膜の開口部を介して前記下部配線のパッド
部の第１領域又は第２領域に接続する下部配線を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によって達成される。
【００１０】
【作用】本発明によれば、下部配線に配線材料が非晶質
材料層により覆われた第１領域と配線材料が露出した第
２領域に分割されたパッド部を設け、このパッド部の第
１領域又は第２領域上に選択的に開口部が形成された絶
縁膜を下部配線上に設け、この開口部を介して下部配線
のパッド部の第１領域又は第２領域に選択的に接続され
た上部配線を設けることにより、高速動作を維持しつ
つ、高度なプロセス技術を用いることなく製造すること
ができるアンチ・ヒューズ構造を有する半導体装置を実
現できる。
材料層により覆われた第１領域と配線材料が露出した第
２領域に分割されたパッド部を設け、このパッド部の第
１領域又は第２領域上に選択的に開口部が形成された絶
縁膜を下部配線上に設け、この開口部を介して下部配線
のパッド部の第１領域又は第２領域に選択的に接続され
た上部配線を設けることにより、高速動作を維持しつ
つ、高度なプロセス技術を用いることなく製造すること
ができるアンチ・ヒューズ構造を有する半導体装置を実
現できる。
【００１１】また、アンチヒューズ構造が、書き込み前
は、非常に高抵抗であることを利用し、アンチヒューズ
構造を下部配線と上部配線の絶縁に使用した半導体装置
も実現できる。
は、非常に高抵抗であることを利用し、アンチヒューズ
構造を下部配線と上部配線の絶縁に使用した半導体装置
も実現できる。
【００１２】
【実施例】本発明の第１の実施例による半導体装置を図
１及び図２を用いて説明する。図１（ａ）、図２（ａ）
は本実施例の半導体装置の断面図、図１（ｂ）、図２
（ｂ）は平面図である。本実施例の半導体装置は、コン
タクトホールの開口位置を変更することによりアンチ・
ヒューズ構造を有するコンタクトホール（図１）及び通
常のコンタクトホール（図２）を選択的に形成できるよ
うな構造であることを特徴としている。
１及び図２を用いて説明する。図１（ａ）、図２（ａ）
は本実施例の半導体装置の断面図、図１（ｂ）、図２
（ｂ）は平面図である。本実施例の半導体装置は、コン
タクトホールの開口位置を変更することによりアンチ・
ヒューズ構造を有するコンタクトホール（図１）及び通
常のコンタクトホール（図２）を選択的に形成できるよ
うな構造であることを特徴としている。
【００１３】半導体基板１上には、配線金属として例え
ばアルミニウム合金を用いた下部配線２が形成されてい
る。下部配線２はパッド部４を有し、パッド部４上の右
側部分にはアモルファスシリコン層６が形成され、パッ
ド部４の左側部分にはアモルファスシリコン層６が形成
されずに配線金属が露出している。半導体基板１上及び
下部配線２上には絶縁膜８が形成され、この絶縁膜８に
コンタクトホール１０が形成される。図１ではパッド部
４の右側部分にコンタクトホール１０Ａが形成され、図
２ではパッド部４の左側部分にコンタクトホール１０Ｂ
が形成さている。
ばアルミニウム合金を用いた下部配線２が形成されてい
る。下部配線２はパッド部４を有し、パッド部４上の右
側部分にはアモルファスシリコン層６が形成され、パッ
ド部４の左側部分にはアモルファスシリコン層６が形成
されずに配線金属が露出している。半導体基板１上及び
下部配線２上には絶縁膜８が形成され、この絶縁膜８に
コンタクトホール１０が形成される。図１ではパッド部
４の右側部分にコンタクトホール１０Ａが形成され、図
２ではパッド部４の左側部分にコンタクトホール１０Ｂ
が形成さている。
【００１４】絶縁膜８上には、配線金属として例えばア
ルミニウム合金を用いた上部配線１２が形成されてい
る。上部配線１２は、図１では、コンタクトホール１０
Ａを介してパッド部４の右側部分のアモルファスシリコ
ン層６に接続されているので、アンチ・ヒューズ構造が
形成される。一方、上部配線１２は、図２では、コンタ
クトホール１０Ｂを介してパッド部４の左側部分の配線
金属に接続されているので、アンチ・ヒューズ構造が形
成されずに通常のコンタクトホールとなる。
ルミニウム合金を用いた上部配線１２が形成されてい
る。上部配線１２は、図１では、コンタクトホール１０
Ａを介してパッド部４の右側部分のアモルファスシリコ
ン層６に接続されているので、アンチ・ヒューズ構造が
形成される。一方、上部配線１２は、図２では、コンタ
クトホール１０Ｂを介してパッド部４の左側部分の配線
金属に接続されているので、アンチ・ヒューズ構造が形
成されずに通常のコンタクトホールとなる。
【００１５】このように、本実施例の半導体装置によれ
ば、コンタクトホールの開口位置を変えるだけで、コン
タクトホールに選択的にアンチ・ヒューズ構造を形成す
ることができる。したがって、プロセス上の高度な技術
を必要とせず、高い製造歩留まりを維持することができ
る。また、通常のコンタクトホールは上部配線が下部配
線の配線金属に直接接続されるため、低いコンタクト抵
抗を維持でき、回路を高速動作させることができる。
ば、コンタクトホールの開口位置を変えるだけで、コン
タクトホールに選択的にアンチ・ヒューズ構造を形成す
ることができる。したがって、プロセス上の高度な技術
を必要とせず、高い製造歩留まりを維持することができ
る。また、通常のコンタクトホールは上部配線が下部配
線の配線金属に直接接続されるため、低いコンタクト抵
抗を維持でき、回路を高速動作させることができる。
【００１６】次に、本発明の第１の実施例による半導体
装置の製造方法について図３及び図４を用いて説明す
る。まず、半導体基板１上に、約０．７μｍ厚のアルミ
ニウム合金層２ａを堆積し、続いて、アルミニウム合金
層２ａ上に、約０．２μｍ厚の例えばＴｉＮ、ＴｉＷ等
の高融点金属層２ｂを堆積する。なお、高融点金属層２
ｂはアモルファスシリコンと良好なコンタクトを得るた
めに形成するもので、下部配線の配線材料をアルミニウ
ム合金でなく高融点金属とする場合は上述のように下部
配線を２層構造にする必要はない。
装置の製造方法について図３及び図４を用いて説明す
る。まず、半導体基板１上に、約０．７μｍ厚のアルミ
ニウム合金層２ａを堆積し、続いて、アルミニウム合金
層２ａ上に、約０．２μｍ厚の例えばＴｉＮ、ＴｉＷ等
の高融点金属層２ｂを堆積する。なお、高融点金属層２
ｂはアモルファスシリコンと良好なコンタクトを得るた
めに形成するもので、下部配線の配線材料をアルミニウ
ム合金でなく高融点金属とする場合は上述のように下部
配線を２層構造にする必要はない。
【００１７】続いて、高融点金属層２ｂ上に、熱ＣＶＤ
法、光ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法
などを用いて、約０．１μｍ厚のアモルファスシリコン
層６を形成する（図３（ａ））。次に、アモルファスシ
リコン層６を下部配線のパッド部の形成予定予定領域の
一部分に残存させるようにパターニングする（図３
（ｂ））。続いて、アルミニウム合金層２ａと高融点金
属層２ｂをパターニングしてパッド部４を有する下部配
線２を形成する（図３（ｃ））。なお、アモルファスシ
リコン層６をアルミニウム合金層２ａと高融点金属層２
ｂと共にパターニングした後に、アモルファスシリコン
層６だけをパターンニングしてもよい。
法、光ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法
などを用いて、約０．１μｍ厚のアモルファスシリコン
層６を形成する（図３（ａ））。次に、アモルファスシ
リコン層６を下部配線のパッド部の形成予定予定領域の
一部分に残存させるようにパターニングする（図３
（ｂ））。続いて、アルミニウム合金層２ａと高融点金
属層２ｂをパターニングしてパッド部４を有する下部配
線２を形成する（図３（ｃ））。なお、アモルファスシ
リコン層６をアルミニウム合金層２ａと高融点金属層２
ｂと共にパターニングした後に、アモルファスシリコン
層６だけをパターンニングしてもよい。
【００１８】次に、半導体基板１上及び下部配線２上に
は約 μｍ厚の絶縁膜８を形成し、必要に応じて平坦
化した後、コンタクトホール１０を形成する（図４
（ａ））。図４では、パッド部４の右側部分のアモルフ
ァスシリコン層６上にコンタクトホール１０Ａを形成し
た場合を図示しているが、パッド部４の左側部分にコン
タクトホール１０Ｂが形成する場合も同様であるので図
示を省略する。
は約 μｍ厚の絶縁膜８を形成し、必要に応じて平坦
化した後、コンタクトホール１０を形成する（図４
（ａ））。図４では、パッド部４の右側部分のアモルフ
ァスシリコン層６上にコンタクトホール１０Ａを形成し
た場合を図示しているが、パッド部４の左側部分にコン
タクトホール１０Ｂが形成する場合も同様であるので図
示を省略する。
【００１９】次に、約０．２μｍ厚の例えばタングステ
ンの高融点金属層１２ｂを形成した後、アルミニウム合
金層１２ａを形成する（図４（ｂ））。コンタクトホー
ル１０Ａを介してアルミニウム合金層１２ａ及び高融点
金属層１２ｂがパッド部４の右側部分のアモルファスシ
リコン層６に接続される。なお、高融点金属層１２ｂは
アモルファスシリコンと良好なコンタクトを得るために
形成するもので、上部配線の配線材料をアルミニウム合
金でなく高融点金属とする場合は上述のように上部配線
を２層構造にする必要はない。
ンの高融点金属層１２ｂを形成した後、アルミニウム合
金層１２ａを形成する（図４（ｂ））。コンタクトホー
ル１０Ａを介してアルミニウム合金層１２ａ及び高融点
金属層１２ｂがパッド部４の右側部分のアモルファスシ
リコン層６に接続される。なお、高融点金属層１２ｂは
アモルファスシリコンと良好なコンタクトを得るために
形成するもので、上部配線の配線材料をアルミニウム合
金でなく高融点金属とする場合は上述のように上部配線
を２層構造にする必要はない。
【００２０】次に、アルミニウム合金層１２ａと高融点
金属層１２ｂをパターニングして上部配線１２を形成す
る（図４（ｃ））。このように本実施例によれば、下部
配線のコンタクト用のパッド部は全て同じ形状にしてコ
ンタクトホールの開口位置を変更するだけでよいので、
プロセス上の高度な技術を必要とせず、高い製造歩留ま
りを実現することができる。
金属層１２ｂをパターニングして上部配線１２を形成す
る（図４（ｃ））。このように本実施例によれば、下部
配線のコンタクト用のパッド部は全て同じ形状にしてコ
ンタクトホールの開口位置を変更するだけでよいので、
プロセス上の高度な技術を必要とせず、高い製造歩留ま
りを実現することができる。
【００２１】本発明の第２の実施例による半導体装置を
図５を用いて説明する。図５（ａ）は本実施例の半導体
装置の断面図、図５（ｂ）は平面図である。本実施例の
半導体装置では第１の実施例における下部配線のパッド
部を、アンチ・ヒューズ構造を形成するパッド部と、ア
ンチ・ヒューズ構造を形成しないパッド部に分離したこ
とを特徴としている。
図５を用いて説明する。図５（ａ）は本実施例の半導体
装置の断面図、図５（ｂ）は平面図である。本実施例の
半導体装置では第１の実施例における下部配線のパッド
部を、アンチ・ヒューズ構造を形成するパッド部と、ア
ンチ・ヒューズ構造を形成しないパッド部に分離したこ
とを特徴としている。
【００２２】半導体基板１上には、配線金属として例え
ばアルミニウム合金を用いた下部配線２が形成されてい
る。下部配線２はパッド部４を有しているが、図５右側
のパッド部４Ａ上にはアモルファスシリコン層６が形成
され、図５左側のパッド部４Ｂ上にはアモルファスシリ
コン層６が形成されずに配線金属が露出している。半導
体基板１上及び下部配線２上には絶縁膜８が形成され、
この絶縁膜８にコンタクトホール１０が形成される。図
５ではパッド部４Ａにコンタクトホール１０Ａが形成さ
れ、パッド部４Ｂにコンタクトホール１０Ｂが形成さて
いる。
ばアルミニウム合金を用いた下部配線２が形成されてい
る。下部配線２はパッド部４を有しているが、図５右側
のパッド部４Ａ上にはアモルファスシリコン層６が形成
され、図５左側のパッド部４Ｂ上にはアモルファスシリ
コン層６が形成されずに配線金属が露出している。半導
体基板１上及び下部配線２上には絶縁膜８が形成され、
この絶縁膜８にコンタクトホール１０が形成される。図
５ではパッド部４Ａにコンタクトホール１０Ａが形成さ
れ、パッド部４Ｂにコンタクトホール１０Ｂが形成さて
いる。
【００２３】絶縁膜８上には、配線金属として例えばア
ルミニウム合金を用いた上部配線１２が形成されてい
る。上部配線１２は、図５右側では、コンタクトホール
１０Ａを介してパッド部４Ａのアモルファスシリコン層
６に接続されているので、アンチ・ヒューズ構造が形成
される。図５左側では、コンタクトホール１０Ｂを介し
てパッド部４Ｂの配線金属に直接接続されているので、
アンチ・ヒューズ構造が形成されずに通常のコンタクト
ホールとなる。
ルミニウム合金を用いた上部配線１２が形成されてい
る。上部配線１２は、図５右側では、コンタクトホール
１０Ａを介してパッド部４Ａのアモルファスシリコン層
６に接続されているので、アンチ・ヒューズ構造が形成
される。図５左側では、コンタクトホール１０Ｂを介し
てパッド部４Ｂの配線金属に直接接続されているので、
アンチ・ヒューズ構造が形成されずに通常のコンタクト
ホールとなる。
【００２４】このように、本実施例の半導体装置によれ
ば、下部配線のパッド部にアモルファスシリコン層を形
成するだけで、コンタクトホールに選択的にアンチ・ヒ
ューズ構造を形成することができる。したがって、プロ
セス上の高度な技術を必要とせず、高い製造歩留まりを
維持することができる。また、アモルファスシリコン層
が形成されない通常のコンタクトホールは上部配線が下
部配線の配線金属に直接接続されるため、低いコンタク
ト抵抗を維持でき、回路を高速動作させることができ
る。
ば、下部配線のパッド部にアモルファスシリコン層を形
成するだけで、コンタクトホールに選択的にアンチ・ヒ
ューズ構造を形成することができる。したがって、プロ
セス上の高度な技術を必要とせず、高い製造歩留まりを
維持することができる。また、アモルファスシリコン層
が形成されない通常のコンタクトホールは上部配線が下
部配線の配線金属に直接接続されるため、低いコンタク
ト抵抗を維持でき、回路を高速動作させることができ
る。
【００２５】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例では、下部配線が半
導体基板上に形成されている場合について本発明を適用
したが、下部配線下にさらに他の配線層が存在している
場合であっても本発明を適用することはもちろん可能で
ある。また、上記実施例では、非晶質材料にアモルファ
スシリコンを用いたが、他の非晶質材料を用いてもよ
い。
が可能である。例えば、上記実施例では、下部配線が半
導体基板上に形成されている場合について本発明を適用
したが、下部配線下にさらに他の配線層が存在している
場合であっても本発明を適用することはもちろん可能で
ある。また、上記実施例では、非晶質材料にアモルファ
スシリコンを用いたが、他の非晶質材料を用いてもよ
い。
【００２６】
【発明の効果】以上の通り、本発明によれば、下部配線
に配線材料が非晶質材料層により覆われた第１領域と配
線材料が露出した第２領域に分割されたパッド部を設
け、このパッド部の第１領域又は第２領域上に選択的に
開口部が形成された絶縁膜を下部配線上に設け、この開
口部を介して下部配線のパッド部の第１領域又は第２領
域に選択的に接続された上部配線を設けることにより、
高速動作を維持しつつ、高度なプロセス技術を用いるこ
となく製造することができるアンチ・ヒューズ構造を有
する、ＦＰＧＡ、ＰＲＯＭ等の半導体装置を実現するこ
とができる。
に配線材料が非晶質材料層により覆われた第１領域と配
線材料が露出した第２領域に分割されたパッド部を設
け、このパッド部の第１領域又は第２領域上に選択的に
開口部が形成された絶縁膜を下部配線上に設け、この開
口部を介して下部配線のパッド部の第１領域又は第２領
域に選択的に接続された上部配線を設けることにより、
高速動作を維持しつつ、高度なプロセス技術を用いるこ
となく製造することができるアンチ・ヒューズ構造を有
する、ＦＰＧＡ、ＰＲＯＭ等の半導体装置を実現するこ
とができる。
【図１】本発明の第１の実施例による半導体装置を示す
図（その１）である。
図（その１）である。
【図２】本発明の第１の実施例による半導体装置を示す
図（その２）である。
図（その２）である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す図（その１）である。
方法を示す図（その１）である。
【図４】本発明の第１の実施例による半導体装置の製造
方法を示す図（その２）である。
方法を示す図（その２）である。
【図５】本発明の第２の実施例による半導体装置を示す
図である。
図である。
１…半導体基板 ２…下部配線 ２ａ…アルミニウム合金層 ２ｂ…高融点金属層 ４…パッド部 ６…アモルファスシリコン層 ８…絶縁膜 １０…コンタクトホール １２…上部配線 １２ａ…アルミニウム合金層 １２ｂ…高融点金属層
Claims (4)
- 【請求項１】 配線材料が非晶質材料層により覆われた
第１領域と配線材料が露出した第２領域に分割されたパ
ッド部を有する下部配線と、 前記下部配線上に形成され、前記下部配線のパッド部の
第１領域又は第２領域上に開口部が形成された絶縁膜
と、 前記絶縁膜上に形成され、前記開口部を介して前記下部
配線のパッド部の第１領域又は第２領域に接続された上
部配線とを有することを特徴とする半導体装置。 - 【請求項２】 配線材料が非晶質材料層により覆われた
パッド部を有する第１下部配線と、 配線材料が露出したパッド部を有する第２下部配線と、 前記第１下部配線及び第２下部配線上に形成され、前記
第１下部配線のパッド部上に第１開口部が形成され、前
記第２下部配線のパッド部上に第２開口部が形成された
絶縁膜と、 前記絶縁膜上に形成され、前記第１開口部を介して前記
第１下部配線のパッド部の接続された第１上部配線と、 前記絶縁膜上に形成され、前記第２開口部を介して前記
第２下部配線のパッド部に接続された第２上部配線とを
有することを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記非晶質材料層はアモルファスシリコン層であること
を特徴とする半導体装置。 - 【請求項４】 配線材料層上に非晶質材料層を堆積する
工程と、 前記配線材料層及び前記非晶質材料層をパターニングし
て、第１領域では配線材料が非晶質材料により覆われ、
第２領域では配線材料が露出しているパッド部を有する
下部配線を形成する工程と、 前記下部配線上に絶縁膜を堆積する工程と、 前記下部配線のパッド部の第１領域又は第２領域上の前
記絶縁膜に開口部を形成する工程と、 前記絶縁層上に配線材料層を堆積し、前記絶縁膜の開口
部を介して前記下部配線のパッド部の第１領域又は第２
領域に接続する下部配線を形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286633A JPH05129441A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286633A JPH05129441A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129441A true JPH05129441A (ja) | 1993-05-25 |
Family
ID=17706944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286633A Withdrawn JPH05129441A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359158B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 형성방법 |
| KR100643574B1 (ko) * | 2000-09-01 | 2006-11-10 | 삼성전자주식회사 | 플레이트 노드 형성과 관련된 반도체 장치의 제조방법 |
| US7919363B2 (en) * | 2003-10-23 | 2011-04-05 | Infineon Technologies Ag | Integrated circuit with additional mini-pads connected by an under-bump metallization and method for production thereof |
-
1991
- 1991-10-31 JP JP3286633A patent/JPH05129441A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359158B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 형성방법 |
| KR100643574B1 (ko) * | 2000-09-01 | 2006-11-10 | 삼성전자주식회사 | 플레이트 노드 형성과 관련된 반도체 장치의 제조방법 |
| US7919363B2 (en) * | 2003-10-23 | 2011-04-05 | Infineon Technologies Ag | Integrated circuit with additional mini-pads connected by an under-bump metallization and method for production thereof |
| US8487453B2 (en) | 2003-10-23 | 2013-07-16 | Infineon Technologies Ag | Integrated circuit with pads connected by an under-bump metallization and method for production thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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