JPH05129439A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、アンチ・ヒューズ構造を有する半導
体装置に関し、アンチ・ヒューズ構造の特性が均一な半
導体装置を提供することを目的とする。 【構成】第１導電層２上に、第１開口部６が形成された
第１絶縁層４を設け、第１絶縁層４上に、第１開口部６
を介して第１導電層２に接続された第２導電層８及び非
晶質材料層１０を設け、非晶質材料層１０上の平坦な部
分に、第１開口部６とは異なる位置に第２開口部１４が
形成された第２絶縁層１２を設け、第２絶縁層１２上
に、第２開口部１４を介して非晶質材料層１０と接続さ
れた第３導電層１６及び第４導電層１８を設けるように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、特にアンチ
・ヒューズ構造を有する半導体装置及びその製造方法に
関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化が進み、半
導体装置の設計開始から製造終了までに長時間を要して
いる。この問題を解決するために、予め半導体基板上に
半導体素子を形成し、さらに配線の接続までも済ませて
おき、その後、設計に応じて配線の接続を変えて必要な
回路を形成することができるアンチ・ヒューズ構造が考
案されている。

【０００３】アンチ・ヒューズとは、通常の溶断ヒュー
ズ等とは逆に、初期状態は非導通であるが、高電圧を印
加する書込み操作によって導通状態になるヒューズのこ
とである。従来の半導体素子の構造では、設計段階の初
期から回路の配線接続を考慮しなくてはならなかった
が、アンチ・ヒューズ構造を採用することにより、半導
体装置、特にＦＰＧＡやＰＲＯＭの設計から製造終了ま
での時間を短縮させることができるようになった。

【０００４】

【発明が解決しようとする課題】従来の半導体装置で
は、アンチ・ヒューズ構造を半導体素子中に形成する方
式と、半導体素子間の配線のコンタクトホール中に形成
する方式があるが、形成し易さの面から配線のコンタク
トホール中にアンチ・ヒューズ構造を形成する方式が採
用されることが多い。

【０００５】しかしながら、コンタクトホール中にアン
チ・ヒューズ構造を形成する場合には、厚さのある絶縁
層に形成された微細なコンタクトホールにアモルファス
シリコン層を形成するため、各コンタクトホールにおい
てアモルファスシリコン層の均一なカバレッジ特性を得
ることができず、アンチ・ヒューズ構造への書込み電圧
がばらつくという問題があった。

【０００６】本発明の目的は、アンチ・ヒューズ構造の
特性が均一な半導体装置及びその製造方法を提供するこ
とにある。

【０００７】

【課題を解決するための手段】上記目的は、第１導電層
と、前記第１導電層上に形成され、第１開口部が形成さ
れた第１絶縁層と、前記第１絶縁層上に形成され、前記
第１開口部を介して前記第１導電層と接続された第２導
電層と、前記第２導電層上に形成された非晶質材料層
と、前記非晶質材料層上に形成され、前記第１開口部と
は異なる位置に第２開口部が形成された第２絶縁層と、
前記第２絶縁層上に形成され、前記第２開口部を介して
前記非晶質材料層と接続された第３導電層とを有するこ
とを特徴とする半導体装置によって達成される。

【０００８】上記目的は、第１導電層と、前記第１導電
層上に形成され、第１開口部が形成された第１絶縁層
と、前記第１絶縁層上に形成され、前記第１開口部を介
して前記第１導電層と接続された第２導電層と、前記第
２導電層上に形成された非晶質材料層と、前記非晶質材
料層上に形成された第３導電層と、前記第３導電層上に
形成され、前記第１開口部とは異なる位置に第２開口部
が形成された第２絶縁層と、前記第２絶縁層上に形成さ
れ、前記第２開口部を介して前記第３導電層と接続され
た第４導電層とを有することを特徴とする半導体装置に
よって達成される。

【０００９】上記目的は、第１導電層を形成する工程
と、前記第１導電層上に第１絶縁層を形成し、前記第１
絶縁層に第１開口部を形成する工程と、前記第１絶縁層
上に、前記第１開口部を介して前記第１導電層と接続さ
れる第２導電層を形成する工程と、前記第２導電層上に
非晶質材料層を形成する工程と、前記非晶質材料層上に
第２絶縁層を形成し、前記第２絶縁層の前記第１開口部
とは異なる位置に第２開口部を形成する工程と、前記第
２絶縁層上に、前記第２開口部を介して前記非晶質材料
層と接続された第３導電層を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成され
る。

【００１０】上記目的は、第１導電層を形成する工程
と、前記第１導電層上に第１絶縁層を形成し、前記第１
絶縁層に第１開口部を形成する工程と、前記第１絶縁層
上に、前記第１開口部を介して前記第１導電層と接続さ
れる第２導電層を形成する工程と、前記第２導電層上に
非晶質材料層を形成する工程と、前記非晶質材料層上に
第３導電層を形成する工程と、前記第３導電層上に第２
絶縁層を形成し、前記第２絶縁層の前記第１開口部とは
異なる位置に第２開口部を形成する工程と、前記第２絶
縁層上に、前記第２開口部を介して前記第３導電層と接
続された第４導電層を形成する工程とを有することを特
徴とする半導体装置の製造方法によって達成される。

【００１１】

【作用】本発明によれば、第１導電層と、第１導電層上
に形成され、第１開口部が形成された第１絶縁層と、第
１絶縁層上に形成され、第１開口部を介して第１導電層
と接続された第２導電層と、第２導電層上に形成された
非晶質材料層と、非晶質材料層上に形成され、第１開口
部とは異なる位置に第２開口部が形成された第２絶縁層
と、第２絶縁層上に形成され、第２開口部を介して非晶
質材料層と接続された第３導電層とを設け、アンチ・ヒ
ューズ構造をコンタクトホール外部の下地が平坦な部分
に形成したので、アンチ・ヒューズ構造の特性が均一な
半導体装置を実現することができる。

【００１２】

【実施例】本発明の第１の実施例による半導体装置を図
１を用いて説明する。本実施例の半導体装置は、アンチ
・ヒューズ構造をコンタクトホールではなくコンタクト
ホール外部の下地が平坦な部分に形成したことを特徴と
している。半導体基板１上には、配線材料として例えば
アルミニウム合金を用いた第１導電層２が形成されてい
る。半導体基板１及び第１導電層２上には第１絶縁層４
が形成され、この第１絶縁層４にコンタクトホール６が
形成されている。

【００１３】第１絶縁層４上には、ＴｉＮ、ＴｉＷ等の
高融点金属を用いた第２導電層８が形成され、この第２
導電層８上にアンチ・ヒューズ構造を形成するためのア
モルファスシリコン層１０が積層されている。第２導電
層８はコンタクトホール６を介して第１導電層２に接続
されている。アモルファスシリコン層１０及び第１絶縁
層４上には第２絶縁層１２が形成されている。第２絶縁
層１２には、第１絶縁層４のコンタクトホール６からは
ずれた下地が平坦な部分にコンタクトホール１４が形成
されている。

【００１４】第２絶縁層１２上には、アモルファスシリ
コン層１０と接続するためにＴｉＮ、ＴｉＷ等の高融点
金属を用いた第３導電層１６が形成され、この第３導電
層１６上に例えばアルミニウム合金を用いた第４導電層
１８が形成されている。第３導電層１６は第２絶縁層１
２のコンタクトホール１４を介してアモルファスシリコ
ン層１０に接続され、このコンタクトホール１４の部分
にアンチ・ヒューズ構造が形成される。第４導電層１８
に書込み電圧を印加すると、アンチ・ヒューズ構造のア
モルファスシリコン層１０が導通して、第４導電層１８
及び第３導電層１６が、第２導電層８を介して第１導電
層４と接続される。

【００１５】なお、高融点金属を用いた第３導電層１６
はアモルファスシリコンと良好なコンタクトを得るため
に形成するもので、第４導電層１８をアルミニウム合金
でなく高融点金属により形成した場合は２層構造にする
必要はない。このように、本実施例の半導体装置によれ
ば、第１絶縁層のコンタクトホールからはずれた下地が
平坦な部分にアンチ・ヒューズ構造が形成されるので、
均一な厚さのアモルファスシリコン層を形成することが
でき、アンチ・ヒューズ構造の特性のばらつきを最小限
に抑えることができる。

【００１６】次に、本発明の第１の実施例による半導体
装置の製造方法について図２を用いて説明する。まず、
半導体基板１上に、アルミニウム合金を用いた約７００
ｎｍ厚の第１導電層２を堆積する。続いて、半導体基板
１及び第１導電層２上に例えばＰＳＧを用いた約８００
ｎｍ厚の第１絶縁層４を堆積する。続いて、必要に応じ
て表面を平坦化するために、ＳＯＧを塗布した後、コン
トロールエッチングにより平坦化し、続いて再度ＳＯＧ
を堆積する。続いて、フォトリソグラフィ技術により第
１絶縁層４にコンタクトホール６を形成する（図２
（ａ））。

【００１７】次に、第１絶縁層４上に、ＴｉＮ、ＴｉＷ
等の高融点金属を用いた約１００ｎｍ厚の第２導電層８
を堆積する。この第２導電層８は第１絶縁層４のコンタ
クトホール６を介して第１導電層２に接続される。続い
て、第２導電層８上にアンチ・ヒューズ構造を形成する
ための約１００ｎｍ厚のアモルファスシリコン層１０
を、熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法、スパ
ッタリング法などを用いて堆積する。続いて、積層した
第２導電層８とアモルファスシリコン層１０を一緒にパ
ターニングする（図２（ｂ））。

【００１８】次に、アモルファスシリコン層１０及び第
１絶縁層４上に例えばＰＳＧを用いた約２００ｎｍ厚の
第２絶縁層１２を堆積する。続いて、ＣＨＦ₃ ＋Ａｒ系
のガスによる反応性イオンエッチングにより、コンタク
トホール６からはずれた下地が平坦な部分の第２絶縁層
１２をエッチング除去してコンタクトホール１４を形成
する（図２（ｃ））。

【００１９】次に、第２絶縁層１２上に、アモルファス
シリコン層１０と接続するためにＴｉＮ、ＴｉＷ等の高
融点金属を用いた約１００ｎｍ厚の第３導電層１６を堆
積し、続いて、この第３導電層１６上に例えばアルミニ
ウム合金を用いた約７００ｎｍ厚の第４導電層１８を形
成する。続いて、積層した第３導電層１６と第４導電層
１８を一緒にパターニングしてアンチ・ヒューズ構造の
製造を終了する（図２（ｄ））。

【００２０】このように本実施例によれば、第１絶縁層
のコンタクトホールからはずれた下地が平坦な部分にア
ンチ・ヒューズ構造を形成すればよいので、均一な厚さ
のアモルファスシリコン層を形成することができ、アン
チ・ヒューズ構造の特性のばらつきを最小限に抑えるこ
とができる。本発明の第２の実施例による半導体装置を
図３を用いて説明する。

【００２１】本実施例の半導体装置は、第１の実施例と
同様にアンチ・ヒューズ構造をコンタクトホール外部の
下地が平坦な部分に形成したことを特徴としているが、
第２絶縁層１２と第３導電層１６の積層順序を第１の実
施例とは逆にして第３導電層１６上に第２絶縁層１２を
形成したものである。半導体基板１上には例えばアルミ
ニウム合金の第１導電層２が形成され、半導体基板１及
び第１導電層２上には第１絶縁層４が形成され、この第
１絶縁層４にコンタクトホール６が形成されている。

【００２２】第１絶縁層４上には高融点金属の第２導電
層８が形成され、この第２導電層８上にアモルファスシ
リコン層１０が積層されている。本実施例では、アモル
ファスシリコン層１０上に更に高融点金属の第３導電層
１６が積層されている。第２絶縁層１２は、第３導電層
１６及び第１絶縁層４上に形成され、第２絶縁層１２に
コンタクトホール１４が形成されている。

【００２３】第２絶縁層１２上には例えばアルミニウム
合金の第４導電層１８が形成され、第４導電層１８は第
２絶縁層１２のコンタクトホール１４を介して第３導電
層１６に接続され、このコンタクトホール１４の部分に
アンチ・ヒューズ構造が形成される。第４導電層１８に
書込み電圧を印加すると、アンチ・ヒューズ構造のアモ
ルファスシリコン層１０が導通して、第４導電層１８
が、第３導電層１６及び第２導電層８を介して第１導電
層４と接続される。

【００２４】次に、本発明の第２の実施例による半導体
装置の製造方法について図４を用いて説明する。まず、
半導体基板１上に例えばアルミニウム合金の第１導電層
２を堆積し、続いて、半導体基板１及び第１導電層２上
に例えばＰＳＧの第１絶縁層４を堆積する。続いて、必
要に応じて平坦化した後に第１絶縁層４にコンタクトホ
ール６を形成する（図４（ａ））。

【００２５】次に、第１絶縁層４上に高融点金属の第２
導電層８を堆積し、続いて、第２導電層８上にアモルフ
ァスシリコン層１０を堆積する。続いて、第２導電層８
上に、アモルファスシリコン層１０と接続するためにＴ
ｉＮ、ＴｉＷ等の高融点金属を用いた約１００ｎｍ厚の
第３導電層１６を堆積する。このように積層した第２導
電層８とアモルファスシリコン層１０と第３導電層１６
を一緒にパターニングする（図４（ｂ））。

【００２６】次に、第３導電層１６及び第１絶縁層４上
に例えばＰＳＧの第２絶縁層１２を堆積する。続いて、
第１絶縁層４のコンタクトホール６からはずれた下地が
平坦な部分の第２絶縁層１２にコンタクトホール１４を
形成する（図４（ｃ））。次に、第２絶縁層１２上にア
ルミニウム合金の第４導電層１８を形成し、この第４導
電層１８をパターニングしてアンチ・ヒューズ構造の製
造を終了する（図４（ｄ））。

【００２７】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例では、第１絶縁層の
コンタクトホールの近傍に第２絶縁層のコンタクトホー
ルを形成したが、下地が平坦な部分であれば、第２絶縁
層のコンタクトホールを第１絶縁層のコンタクトホール
のぎりぎり近くの位置に形成してもよいし、もっと第１
絶縁層のコンタクトホールから離れた位置に形成しても
よい。

【００２８】また、上記実施例では、第１導電層が半導
体基板上に形成されている場合について本発明を適用し
たが、第１導電層下にさらに他の導電層が存在している
場合であっても本発明を適用することはもちろん可能で
ある。更に、上記実施例では、配線金属にアルミニウム
合金を用いたが、他の金属、例えばタングステン、チタ
ン等の高融点金属を用いてもよい。

【００２９】また、上記実施例では、非晶質材料にアモ
ルファスシリコンを用いたが、他の非晶質材料を用いて
もよい。

【００３０】

【発明の効果】以上の通り、本発明によれば、第１導電
層と、第１導電層上に形成され、第１開口部が形成され
た第１絶縁層と、第１絶縁層上に形成され、第１開口部
を介して第１導電層と接続された第２導電層と、第２導
電層上に形成された非晶質材料層と、非晶質材料層上に
形成され、第１開口部とは異なる位置に第２開口部が形
成された第２絶縁層と、第２絶縁層上に形成され、第２
開口部を介して非晶質材料層と接続された第３導電層と
を設け、アンチ・ヒューズ構造をコンタクトホール外部
の下地が平坦な部分に形成したので、アンチ・ヒューズ
構造の特性が均一な、ＦＰＧＡ、ＰＲＯＭ等の半導体装
置を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置を示す
図である。

【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図である。

【図３】本発明の第２の実施例による半導体装置を示す
図である。

【図４】本発明の第２の実施例による半導体装置の製造
方法を示す図である。

【符号の説明】

１…半導体基板 ２…第１導電層 ４…第１絶縁層 ６…コンタクトホール ８…第２導電層 １０…アモルファスシリコン層 １２…第２絶縁層 １４…コンタクトホール １６…第３導電層 １８…第４導電層

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１導電層と、 前記第１導電層上に形成され、第１開口部が形成された
   第１絶縁層と、 前記第１絶縁層上に形成され、前記第１開口部を介して
   前記第１導電層と接続された第２導電層と、 前記第２導電層上に形成された非晶質材料層と、 前記非晶質材料層上に形成され、前記第１開口部とは異
   なる位置に第２開口部が形成された第２絶縁層と、 前記第２絶縁層上に形成され、前記第２開口部を介して
   前記非晶質材料層と接続された第３導電層とを有するこ
   とを特徴とする半導体装置。
2. 【請求項２】 第１導電層と、 前記第１導電層上に形成され、第１開口部が形成された
   第１絶縁層と、 前記第１絶縁層上に形成され、前記第１開口部を介して
   前記第１導電層と接続された第２導電層と、 前記第２導電層上に形成された非晶質材料層と、 前記非晶質材料層上に形成された第３導電層と、 前記第３導電層上に形成され、前記第１開口部とは異な
   る位置に第２開口部が形成された第２絶縁層と、 前記第２絶縁層上に形成され、前記第２開口部を介して
   前記第３導電層と接続された第４導電層とを有すること
   を特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 前記非晶質材料層はアモルファスシリコン層であること
   を特徴とする半導体装置。
4. 【請求項４】 第１導電層を形成する工程と、 前記第１導電層上に第１絶縁層を形成し、前記第１絶縁
   層に第１開口部を形成する工程と、 前記第１絶縁層上に、前記第１開口部を介して前記第１
   導電層と接続される第２導電層を形成する工程と、 前記第２導電層上に非晶質材料層を形成する工程と、 前記非晶質材料層上に第２絶縁層を形成し、前記第２絶
   縁層の前記第１開口部とは異なる位置に第２開口部を形
   成する工程と、 前記第２絶縁層上に、前記第２開口部を介して前記非晶
   質材料層と接続された第３導電層を形成する工程とを有
   することを特徴とする半導体装置の製造方法。
5. 【請求項５】 第１導電層を形成する工程と、 前記第１導電層上に第１絶縁層を形成し、前記第１絶縁
   層に第１開口部を形成する工程と、 前記第１絶縁層上に、前記第１開口部を介して前記第１
   導電層と接続される第２導電層を形成する工程と、 前記第２導電層上に非晶質材料層を形成する工程と、 前記非晶質材料層上に第３導電層を形成する工程と、 前記第３導電層上に第２絶縁層を形成し、前記第２絶縁
   層の前記第１開口部とは異なる位置に第２開口部を形成
   する工程と、 前記第２絶縁層上に、前記第２開口部を介して前記第３
   導電層と接続された第４導電層を形成する工程とを有す
   ることを特徴とする半導体装置の製造方法。