JP3318933B2 - 半導体装置 - Google Patents
半導体装置Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
に詳しく言えば、配線接続部にアンチヒューズを有する
フィールドプログラマブルゲートアレイ(FPGA)な
どの半導体装置に関する。
様なニーズに応えるため、ゲートアレイとスタンダード
セルの中間的な位置づけとしてフィールドプログラマブ
ルゲートアレイ(FPGA)と呼ばれるデバイスが脚光
を浴びている。これは、顧客自身が任意の回路構成を行
うことを可能とするもので、原理は、アンチヒューズ等
を配線接続部に介在させ、顧客自身が電気的に配線間を
接続等できるようにしたものである。
ヒューズを有するFPGAについて説明する断面図であ
る。
半導体基板上の下地絶縁膜からなる基板、2は基板1上
の第1の配線層で、Al合金層4が高融点金属を含むバ
リア導電体層3,5により挟まれた構造となっている。
6は第1の配線層2を被覆する第1の層間絶縁膜、7は
第1の配線層2上の第1の層間絶縁膜6に形成されたビ
アホール、8はビアホール7の底部のバリア導電体層5
に接し、かつバリア導電体層5を被覆するように選択的
に形成されている非晶質シリコン層、9は非晶質シリコ
ン層8と接し、かつ非晶質シリコン層8を被覆する第2
の配線層で、下層から順にバリア導電体層10/Al合
金層11の構成となっている。12は第2の配線層9を
被覆する第2の層間絶縁膜、13は第2の層間絶縁膜1
2に形成された第2のビアホール14を介して第2の配
線層9と接続された第3の配線層である。なお、バリア
導電体層5,10はそれぞれAl合金層4,11と非晶
質シリコン層8との反応を防止するために介在してい
る。
所定の配線接続に基づいて、第1の配線層2と第2の配
線層9との間に電圧を印加することにより、非晶質シリ
コン層8を多結晶化して、高抵抗状態から低抵抗状態へ
と変化させる。その結果、第1の配線層2と第2の配線
層9とが電気的に導通し、FPGAは所望の機能を有す
るようになる。
度化の要請により、図5(b)に示すような配線接続方
法が採られるようになっている。即ち、第3の配線層13
aを第1の配線層2と第2の配線層9とを接続するビア
ホール7の上側に配置するようになっている。
には下側のビアホール7の凹みがそのまま引き継がれる
ため、ビアホール14aを被覆して形成される第3の配線
層13aのステップカバレージが悪化するという問題があ
る。この問題は、更に多くの多層配線が積層される場合
には、半導体装置の高密度化の妨げになる。
されたもので、配線層が多層化された場合でも、ステッ
プカバレージの悪化を防止しつつ、高密度化が可能なF
PGA等の半導体装置を提供することを目的とするもの
である。
め、請求項1記載の発明は、半導体装置に係り、第1の
導電体層と第2の導電体層との間に非晶質半導体層を備
え、該第1の導電体層と該第2の導電体層との間に電圧
を印加して該第1の導電体層と該第2の導電体層とを電
気的に導通させるアンチヒューズを有する半導体装置で
あって、半導体基板上に下地絶縁膜を介して形成された
前記第1の導電体層と、該第1の導電体層を覆って形成
され、かつ該第1の導電体層上に開口部を有する層間絶
縁膜と、該開口部内に形成された埋込み導電体と、該埋
込み導電体を覆う前記非晶質半導体層と、該非晶質半導
体層上に形成された前記第2の導電体層とを含む前記ア
ンチヒューズを有することを特徴とし、請求項2記載の
発明は、請求項1記載の半導体装置に係り、前記非晶質
導電体層は、前記埋め込み導電体を覆い、前記層間絶縁
膜上に延在することを特徴としている。
口部に埋込み導電体が埋め込まれ、かつ、この埋込み導
電体を介して第1の導電体層と第2の導電体層とが接続
されている。従って、開口部の凹みが平坦化された状態
で第2の導電体層が接続されるので、開口部における第
2の導電体層のステップカバレージの悪化を防止するこ
とができる。
2の層間絶縁層の第2の開口部を介して第2の導電体層
と接続する第3の導電体層を形成する場合にも適用さ
れ、少なくとも上下いずれか一の開口部の凹みが平坦化
されている。このような構成を、高密度化のため、下の
開口部(第1の開口部)と上の開口部(第2の開口部)
を重ねて形成する場合に下の開口部に適用するとき、下
の開口部の凹みが上の開口部の凹みに引き継がれること
はなく、このため、第2の開口部を被覆して第3の導電
体層が形成された場合、その第3の導電体層のステップ
カバレージの悪化を防止することができる。これによ
り、ステップカバレージの悪化を防止しつつ、高密度化
を図ることができる。
体層間或いは第2及び第3の導電体層間のうち少なくと
もいずれか一方の導電体層間に非晶質半導体層を介在さ
せることにより、アンチヒューズを有するFPGA等に
適用することができる。
第2或いは第3の導電体層の一部の層が高融点金属を含
む導電体層であり、かつ埋込み導電体も高融点金属を含
む導電体であるので、これらの導電体層或いは導電体を
バリア導電体層として用いることにより、第1,第2或
いは第3の導電体層と非晶質半導体層との反応を防止す
ることができ、製造工程上安定性のあるアンチヒューズ
を提供することができる。
は、本発明の第1の実施例のアンチヒューズを有するF
PGAの作成方法について説明する断面図である。
アホールが形成された後の状態を示す断面図で、図中符
号15は半導体基板及び半導体基板上の下地絶縁膜から
なる基板15、16は基板15上に形成された第1の配
線層(第1の導電体層)で、下層から順次膜厚約1000Å
のTiN膜からなるバリア導電体層17/膜厚約5000Å
のAl合金膜からなる主配線層18/膜厚約1000ÅのT
iN膜からなるバリア導電体層19となるように、スパ
ッタリングにより形成されている。20は膜厚約1μm
のPSG膜からなる第1の層間絶縁膜、21は第1の配
線層16上の第1の層間絶縁膜20に形成された第1の
ビアホール(第1の開口部)である。
すように、CVD法によりビアホール21底部のバリア
導電体層19上にタングステン(W)膜を選択的に形成
する。これにより、ビアホール21内にはW膜からなる
埋込み導電体22が埋め込まれ、平坦化される。
法により、埋込み導電体22を被覆して膜厚約1000Åの
非晶質シリコン層(非晶質半導体層)23を形成する。
次に、図2(d)に示すように、埋込み導電体22を被
覆するように非晶質シリコン層23をパターニングして
アンチヒューズ23aを形成する。
1000ÅのTiN膜/膜厚約5000ÅのAl合金膜をスパッ
タリングにより順次形成した後、アンチヒューズ23aを
被覆するようにパターニングしてTiN膜のバリア導電
体層24/Al合金膜の主配線層25の2層の導電体層
からなる第2の配線層(第2の導電体層)26を形成す
る。
G膜からなる第2の層間絶縁膜27を形成した後、パタ
ーニングして第1のビアホール21の形成領域の上側の
第2の層間絶縁膜27に第2のビアホール(第2の開口
部)28を形成する。このとき、第2のビアホール28
の下側の第1のビアホール21には埋込み導電体22が
埋め込まれて平坦化されているので、第2のビアホール
28には従来のように下側の第1のビアホール21の凹
みが引き継がれず、ほぼ第2のビアホール28の膜厚程
度の凹みが生じているに過ぎない(図2(f))。
1μmのAl合金膜をスパッタリングにより形成した
後、第2のビアホール28を被覆するようにパターニン
グして第3の配線層29を形成する。このとき、以上の
ように、本発明の第1の実施例のFPGAにおいては、
第2のビアホール28は第1のビアホール21の形成領
域の上側にあり、かつ第1のビアホール21には埋込み
導電体22が埋め込まれ、埋込み導電体22を介して第
1及び第2の配線層16,26が接続されている。
アホール21の形成領域の上側にあっても、第1のビア
ホール21の凹みは第2のビアホール28に引き継がれ
ることはないので、第2のビアホール28を被覆して形
成される第3の配線層29のステップカバレージの悪化
を防止することができる。これにより、ステップカバレ
ージの悪化を防止しつつ、高密度化を図ることができ
る。
1の配線層16の上層及び第2の配線層26の下層がT
iN膜からなる高融点金属膜であり、かつ埋込み導電体
22もW膜からなる高融点金属体であるので、これらの
導電体層19,24或いは埋込み導電体22は非晶質シ
リコン層23とAl合金膜からなる主配線層18,25
との間の相互拡散のバリアとなるので、第1及び第2の
配線層16,26と非晶質シリコン層23との反応を防
止することができ、製造工程上安定性のあるアンチヒュ
ーズ23aを提供することができる。
層及び上層にバリア導電体層17,19を形成している
が、埋込み導電体22がW膜からなる高融点金属体であ
るので、埋込み導電体22がAl合金膜18に対してバ
リア層になる。従って、バリア導電体層17,19をと
もに形成せずにAl合金膜18のみで第1の配線層を構
成してもよい。
してTiN膜を用いているが、TiW膜等バリア性を有
する他の高融点金属を含む導電体層を用いてもよいし、
或いはMo膜,W膜,Ti膜等バリア性を有する高融点
金属膜のみを用いてもよい。
としているが、ドレイン領域層等の形成された半導体基
板としてもよい。また、非晶質半導体層として非晶質シ
リコン層23を用いているが、他の非晶質半導体層を用
いることもできる。
合に適用しているが、4層以上の配線層にも適用可能で
ある。また、第2のビアホール28内には埋込み導電体
が埋め込まれていないが、第2のビアホール28内に埋
め込んでもよい。これにより、第3の配線層のステップ
カバレージを向上させることができる。
電体22を形成した後、この埋込み導電体22を被覆し
て非晶質シリコン層23が形成されているが、第1の配
線層に接して非晶質シリコン層を選択的に形成した後、
非晶質シリコン層を被覆して埋込み導電体を形成するこ
とも可能である。
選択成長により形成しているが、CVD法によるブラン
ケット成長により全面に導電体を形成し、その後エッチ
バックして形成することもできる。
る。図4において、図3(g)と異なるところは、第1
の配線層16と第2の配線層30との間にアンチヒュー
ズ23aが設けられているほかに、第2の配線層30と第
3の配線層36との間にもアンチヒューズ35が設けら
れていることである。これにより、更に複雑な論理構成
に対応することが可能である。また、これに伴い第2の
配線層30の上層、及び第3の配線層36の下層にバリ
ア導電体層31,37が形成されていることである。更
に、第2のビアホール(第2の開口部)33内にも埋込
み導電体34が埋め込まれていることである。
Aによれば、第2のビアホール33が第1のビアホール
21の形成領域の上側にあっても、第1のビアホール2
1の凹みは第2のビアホール33に引き継がれることは
なく、また、第2のビアホール33にも埋込み導電体3
4が埋め込まれているので、第2のビアホール33を被
覆して形成される第3の配線層36のステップカバレー
ジの悪化を防止することができる。
防止しつつ、高密度化を図ることができる。
れば、層間絶縁層の開口部に埋込み導電体が埋め込ま
れ、平坦化された状態で第1の導電体層と第2の導電体
層が接続されているので、開口部における第2の導電体
層のステップカバレージの悪化を防止することができ
る。
2の層間絶縁層の第2の開口部を介して第2の導電体層
と接続する第3の導電体層を形成する場合にも適用され
る。このような構成を、高密度化のため、下の開口部
(第1の開口部)と上の開口部(第2の開口部)を重ね
て形成する場合に下の開口部に適用するとき、下の開口
部の凹みが上の開口部の凹みに引き継がれることはない
ので、ステップカバレージの悪化を防止しつつ、高密度
化を図ることができる。
2及び第3の導電体層間のうち少なくともいずれか一方
の導電体層間に非晶質半導体層を介在させることによ
り、アンチヒューズを有するFPGA等に適用すること
ができる。しかも、非晶質半導体層と接する層や埋込み
導電体が高融点金属を含む層であるので、これらの層は
第1,第2或いは第3の導電体層と非晶質半導体層との
間のバリアとして作用する。従って、第1,第2或いは
第3の導電体層と非晶質半導体層との反応を防止するこ
とができ、製造工程上安定性のあるアンチヒューズを提
供することができる。
(その1)である。
(その2)である。
(その3)である。
である。
Claims (2)
- 【請求項1】 第1の導電体層と第2の導電体層との間
に非晶質半導体層を備え、該第1の導電体層と該第2の
導電体層との間に電圧を印加して該第1の導電体層と該
第2の導電体層とを電気的に導通させるアンチヒューズ
を有する半導体装置であって、 半導体基板上に下地絶縁膜を介して形成された前記第1
の導電体層と、該第1の導電体層を覆って形成され、か
つ該第1の導電体層上に開口部を有する層間絶縁膜と、
該開口部内に形成された埋込み導電体と、該埋込み導電
体を覆う前記非晶質半導体層と、該非晶質半導体層上に
形成された前記第2の導電体層とを含む前記アンチヒュ
ーズを有することを特徴とする半導体装置。 - 【請求項2】 前記非晶質導電体層は、前記埋込み導電
体を覆い、かつ前記層間絶縁膜上に延在することを特徴
とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27581591A JP3318933B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Applications Claiming Priority (1)
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---|---|---|---|
JP27581591A JP3318933B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
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JP2001006799A Division JP3391447B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JPH05114652A JPH05114652A (ja) | 1993-05-07 |
JP3318933B2 true JP3318933B2 (ja) | 2002-08-26 |
Family
ID=17560811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27581591A Expired - Lifetime JP3318933B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3318933B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6251710B1 (en) | 2000-04-27 | 2001-06-26 | International Business Machines Corporation | Method of making a dual damascene anti-fuse with via before wire |
-
1991
- 1991-10-23 JP JP27581591A patent/JP3318933B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH05114652A (ja) | 1993-05-07 |
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