KR100424024B1 - 텅스텐/알루미늄층을사용하는집적회로내부배선및그제조방법 - Google Patents
텅스텐/알루미늄층을사용하는집적회로내부배선및그제조방법 Download PDFInfo
- Publication number
- KR100424024B1 KR100424024B1 KR1019960009023A KR19960009023A KR100424024B1 KR 100424024 B1 KR100424024 B1 KR 100424024B1 KR 1019960009023 A KR1019960009023 A KR 1019960009023A KR 19960009023 A KR19960009023 A KR 19960009023A KR 100424024 B1 KR100424024 B1 KR 100424024B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- tungsten
- barrier layer
- conductive
- aluminum
- Prior art date
Links
- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 156
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 153
- 239000010937 tungsten Substances 0.000 title claims abstract description 153
- 229910052782 aluminium Inorganic materials 0.000 title claims abstract description 83
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 230000004888 barrier function Effects 0.000 claims abstract description 114
- 238000000034 method Methods 0.000 claims abstract description 52
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 34
- 239000010936 titanium Substances 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 20
- 229910052719 titanium Inorganic materials 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 230000009977 dual effect Effects 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000005304 joining Methods 0.000 claims description 3
- UTSDGYKWHMMTDM-UHFFFAOYSA-N alumane;tungsten Chemical compound [AlH3].[W] UTSDGYKWHMMTDM-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000002775 capsule Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011231 conductive filler Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 108010053481 Antifreeze Proteins Proteins 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
본 발명은 집적회로내의 적어도 두 개의 도전영역을 상호접속하는 개선된 집적회로 내부배선과 개선된 내부배선을 제조하는 방법에 관한 것이다. 내부배선은 내부배선내에 그리고 도전영역과 내부배선 사이에 낮은 콘택 저항을 제공하기 위해 텅스텐층 및 장벽층을 포함한다. 내부배선은 또한 두개의 도전영역 사이의 전류경로에 낮은 시트 저항을 제공하는 알루미늄층을 포함한다. 따라서, 본 발명은 텅스텐 캡슐 알루미늄 내부배선의 장점과 텅스텐 내부배선의 장점을 모두 겸비하고 있다.
Description
본 발명은 일반적으로 집적회로의 내부배선에 관한 것으로, 특히 낮은 콘택 저항(contact resistance) 및 시트 저항(sheet resistance) 그리고 고 신뢰도의 텅스텐 및 알루미늄층을 포함하는 내부배선에 관한 것이다.
집적회로가 점점 소형화됨에 따라, 저항이 낮고 신뢰도가 높은 장치의 내부배선 제공에 대한 필요성이 보다 중요시되고 있다. 그리고, 집적회로 장치의 금속회로 노드 및 도핑된 반도체 영역을 상호접속하는 야금술의 콘택을 개선하는 것에 주의가 집중되고 있다.
텅스텐으로 채워진 콘택 이용을 포함하는 내부배선 및 그 제조공정을 개발시키는 쪽으로 상당한 노력이 확대되었다. 텅스텐은 낮은 저항 및 고온에서의 안정성을 갖는 내화성 금속이다. 개선된 선택적 화학 기상 증착(CVD) 공정의 개발은 장치간의 콘택에서 종래에 사용되던 금속 실리사이드를 교체하기 위한 주요 대체물로서 텅스텐을 사용하였다.
텅스텐(W)이 반도체 장치 불순물 영역으로 연장되는 비아(via) 홀을 채우기 위해 사용될 때, 텅스텐 및 반도체 재료 사이에 티탄(Ti) 및 질화티탄(TiN)과 같은 장벽층을 포함하는 것이 통상적이다. 장벽층은 점착력을 강화시켜서 텅스텐층과 불순물 영역 사이의 콘택 저항을 감소시킨다. 예를 들어, TiN층이 텅스텐을 증착하기 이전에 저압 CVD, 스퍼터링 또는 전자빔 진공증착(evaporation)에 의해 스퍼터링함으로서 증착될 수 있다.
따라서, 텅스텐의 장점이 낮은 콘택 저항의 내부배선을 제공할 때 특히 잘적용되는 반면, 이는 알루미늄(Al)과 같은 다른 금속에 비교하여 상대적으로 높은 시트 저항을 가진다. 따라서, 긴 전류 경로를 가진 장치의 내부배선에서, 내부배선 저항을 감소시키기 위해서는 알루미늄을 포함하는 것이 유리하다. 현재, 실리콘 기판의 불순물 확산영역에 알루미늄과 같은 금속을 직접 형성하는 것이 어렵다는 것은 잘 알려진 사실이다. 이것은 열 이력현상(hysteresis) 때문에 알루미늄과 실리콘 사이의 반응에 의해 생성된 합금 스파이크 및/또는 실리콘 단괴(nodule)에서 야기된다. 이 같은 문제점을 방지하기 위해서, 알루미늄과 실리콘 기판 사이에 Ti 및/또는 TiN과 같은 금속 장벽층을 사용하는 방법이 공지되어 있다. 또한, Ti 및/또는 TiN 장벽층은 집적회로내에서 절연체로서 사용되는 이산화실리콘(SiO2)과 같은 유전체와 알루미늄의 직접적인 콘택을 방지하기 위해 사용된다. 그러나, Ti 및/또는 TiN과 함께 알루미늄을 이용하는 내부배선 제조에서의 문제점은 알루미늄과 장벽층 사이 또는 알루미늄과 텅스텐층 사이의 인터페이스에서 알루미늄의 산화가 발생한다는 것이다. 이러한 산화는 Al/장벽층 또는 Al/W층의 콘택 저항을 크게 증가시켜서 콘택 신뢰도를 저하시킨다.
텅스텐 및 알루미늄층 모두를 포함하고, "듀얼 마다신(dual damascene)" 공정으로 형성된 종래기술에 따른 내부배선 구조를 제 1도에 도시한다. 여기서 언급된 듀얼 다마신 공정은 비아홀 도전 충전제와 함께 금속 "러너(runner)"층이 하나의 공정단계에 형성되는 공정이다. 비아홀은 내부배선에 의해 전기적으로 접속되는 집적회로의 도전영역 아래로 연장된다. 러너층은 회로의 도전영역을 접속하기 위해비아홀 도전 충전제를 접속시킨다. 도전영역은 서로 멀리 떨어져 있기 때문에, 러너층은 알루미늄과 같은 낮은 시트 저항을 가진 금속으로 구성된다.
제 1도에서, 비아홀(24,26) 및 러너 개구부(28)가 이산화실리콘(SiO2)과 같은 절연체(16)내에 먼저 형성된다. 비아홀(24, 26)은 텅스텐 콘택영역(14,15) 아래로 연장되는 것으로 도시된다. Ti 및/또는 TiN과 같은 장벽층(13,17)은 불순물영역(19,21)(실리콘 기판(25)내에 형성됨)과 텅스텐 접촉영역 (14,15)을 분리시킨다. 듀얼 다마신 공정에서, 비아홀(24,26)과 러너 개구부(28)는 하나의 공정단계에서 도전물질로 동시에 채워진다. 다음, 알루미늄층(20)이 스퍼터링에 의해 장벽층(22) 위에 형성된다. 또 다른 장벽층(21)이 알루미늄층(20)위에 증착된다. 최종적으로, 두꺼운 텅스텐층(12)이 비아홀 개구부(24,26) 및 러너 개구부(28)의 나머지 부분을 채우기 위해 제공된다. 따라서, 상기 텅스텐층(12)은 알루미늄층을 캡슐화하여, 금속 러너 영역에 고 신뢰도를 갖는 구조를 제공한다. 결과적인 구조에서, 도전영역(19,17) 사이에 흐르는 전류는 일반적으로 전류경로(31) 부근으로 흐른다. 전류경로(31)의 일부분은 낮은 시트 저항이 제공되도록 알루미늄층(20)내에 있다.
그러나, 제 1도의 내부배선 구조의 문제점은 전류가 많은 임계 인터페이스를 통해 흘러야한다는 것이다. 도시된 것처럼, 전류경로(31)는 알루미늄/장벽층 인터페이스(27,23,30,18)를 교차하여 인터페이스(29)를 따라 연장된다. 이들 인터페이스는 산화문제를 발생시킬 수 있어서, 잠재적으로 콘택 저항이 열악하고 내부배선결함률이 높을 수 있다.
따라서, 본 발명의 목적은 개선된 콘택 저항 및 신뢰도가 높으면서 낮은 시트 저항을 갖는 집적회로의 내부배선을 제공하는데 있다.
본 발명의 또다른 목적은 개선된 집적회로 내부배선을 형성하는 듀얼 다마신 공정을 제공하는데 있다.
또다른 목적 및 장점과 함께 본 발명은 첨부된 도면을 참조로 상세히 설명될 것이다.
본 발명은 집적회로내에서 적어도 두 개의 도전영역을 상호접속하기 위한 개선된 집적회로 내부배선에 관한 것이다. 상기 내부배선은 내부배선 내에 그리고 도전영역과 내부배선 사이에 낮은 콘택 저항을 제공하기 위해 텅스텐층과 도전 장벽층을 포함한다. 내부배선은 또한 두 개의 도전영역 사이의 전류경로에 낮은 시트 저항을 제공하기 위해 알루미늄층을 포함한다. 따라서, 본 발명은 텅스텐 내부배선이 갖는 모든 장점과 텅스텐 캡슐 알루미늄 내부배선의 장점을 겸비하고 있다.
본 발명의 제 1 실시예에 따르면, 내부배선은 알루미늄층, 상기 알루미늄층 사이의 제 1 텅스텐층, 내부배선의 콘택 저항을 개선시키며 도전영역과 제 1 텅스텐층 사이에 위치한 제 1 도전 장벽층, 알루미늄층 위의 제 2도전 장벽층과 제 2 장벽층 위의 제 2 텅스텐층을 포함한다.
또다른 실시예에 따르면, 상기 내부배선은 적어도 제 1 및 제 2 텅스텐 플러그; 텅스텐 플러그 사이의 유전체 영역; 적어도 3개의 섹션, 즉 제 1 도전영역과 제 1 텅스텐 플러그 사이의 제 1 섹션, 제 2 도전영역과 제 2 텅스텐 플러그 사이의 제 2 섹션, 및 유전체 영역 위에 배치되며 장벽층의 제 1 및 제 2 섹션을 결합시키는 제 3 섹션으로 이루어진 도전 장벽층; 제 1 텅스텐 플러그와 제 1 장벽층 섹션 사이의 제 1 알루미늄층; 제 2 텅스텐 플러그와 제 2 장벽층 섹션 사이의 제 2 알루미늄층; 제 3 장벽층 섹션 위의 제 3 알루미늄층; 내부배선의 콘택 저항을 개선시키기 위한 장벽층과 알루미늄층 사이의 텅스텐층을 포함한다.
본 발명은 집적회로내의 적어도 제 1 및 제 2 도전영역을 상호접속하는 집적회로 내부배선을 제조하는 방법에 관한 것이다. 본 방법은 집적회로의 유전체에 적어도 제 1 도전영역으로 연장되는 제 1 비아홀 및 제 2 도전영역으로 연장되는 제 2 비아홀을 형성하는 단계; 상기 비아홀 사이의 유전체내에 제 1 러너 개구부를 형성하는 단계; 상기 비아홀내의 제 1 및 제 2 도전영역 위에, 그리고 상기 비아홀 사이의 제 3 영역내에 제 1 도전 장벽층을 증착시키는 단계; 상기 장벽층 위에 제 1 텅스텐층을 증착하는 단계; 상기 제 1 텅스텐층 위에 알루미늄층을 형성하는 단계; 상기 알루미늄층 위에 제 2 장벽층을 증착하는 단계; 상기 제 2 장벽층 위에 제 2 텅스텐층을 증착하는 단계를 포함한다.
본 발명에 따른 집적회로 내부배선은 텅스텐층과 집적회로내에 상호 접속될 도전영역을 직접 콘택시키기 위한 도전 장벽층을 사용한다. 따라서, 콘택 저항 및 내부배선 신뢰도가 향상된다. 또한, 기술된 것처럼 텅스텐 층 위에 형성되는 알루미늄층은 시트 저항을 개선시킨다.
제 2도 내지 제 5도에는 본 발명에 따른 내부배선의 중간 구조가 도시되어 있으며, 최종 내부배선은 제 6도에 도시되어 있다. 제 2도에는 집적 회로의 일부분에 대한 단면도가 도시되어 있다. 먼저, 실리콘 또는 GaAs기판(40)위에 도핑된 도전영역(41,43)이 형성된다. 기술될 내부배선은 도핑 영역(41,43)을 상호접속하기 위해 도시한 것이나, 그것은 집적회로 인터페이스 아래의 다수의 금속회로 노드를 상호접속하기 위해서 사용될 수도 있다.
제 1 유전체층(44)이 도전영역(41,43)위에 증착된다. 유전체층(44)은 열산화물 또는 테트라에틸오르토실리케이트(TEOS) 산화물과 같은 이산화실리콘(SiO2)일 수 있다. 다음, 공지된 기술인 플라즈마 에칭 또는 다른 기술을 사용하여 층(44)내에 그리고 영역(41,43) 위에 개구부가 형성된다. 상기 개구부내에 장벽층(33,39)이 증착된다. 장벽층(33,39)은 티탄(Ti) 및/또는 질화티탄(TiN)일 수 있다. 다음, 텅스텐 플러그(35,37)가 장벽층(33,39) 위에 각각 형성된다. 예를 들어, Ti 및 TiN의 장벽층(33,39)을 포함하기 위해서, TiN막이 스퍼터링 분위기로서 아르곤(Ar) 및 질소 가스(N2)의 혼합 가스에서 타겟 전극으로서 티탄을 사용하여 반응성 스퍼터링에 의해 형성된다. 다음 램프 어닐링에 의해 질소 가스 또는 NH3가스를 사용하여 열처리가 수행될 수 있다. 상기 열처리에 의해, 콘택홀 내의 티탄막은 실리콘 기판의 측면으로부터 실리사이드화되는 반면에, 질화티탄막 및 티탄막의 비반응 티탄은 스퍼터링 가스측으로부터 질화처리된다. 결과적으로, 금속 장벽으로서 티탄막의 성능이 개선되어 콘택 저항은 감소된다. 반도체 장치상에 Ti/TiN막을 증착하기 위한 다른 적절한 방법은 1992년 10월 13일에 공고되고 "Al/TiN/Ti 접촉을 포함하는 반도체 장치를 제조하는 방법"으로 명명된 N. lto의 미합중국 특허 제 5,155,093호에개시되어 있다.
따라서, 장벽층(33,39)과 불순물 영역(41,43) 사이의 낮은 콘택 저항이 달성된다. 장벽층(33,39)은 텅스텐 플러그와 실리콘 사이에 점착력을 증가시켜서 텅스텐 플러그(35,37)와 도전영역(41,43)사이에 낮은 콘택 저항을 야기한다.
어쨌든, 텅스텐 플러그(35,37)는 저압 화학 기상 증착(LPCVD), 스퍼터링 또는 전자빔 진공 증착과 같은 공지된 기술에 의해 의해 증착될 수 있다. 바람직한 기술은 "선택적인 텅스텐"으로 공지된 CVD 공정이며, 이 공정에서 일반적으로 공지된 것은 텅스텐이 실리콘, 금속 또는 실리사이드 표면 상에 선택적으로 형성되나 이산화실리콘에 부착되지 않는다는 것이다. 따라서, 제 2도에서 텅스텐 플러그(35,37)는 비아홀내에 장벽층(41,43)에 부착되나 SiO2층(44)의 상부표면(45)상에는 심각한 어떠한 축적물도 생성하지 않는다. 바람직한 CVD 기술에 따르면, 텅스텐은 기판을 가열하는 CVD 반응기에 기판(40)을 위치시킴으로써 노출된 금속 장벽층(33,39)상에 선택적으로 증착된다. 그다음, 헥사플로오르화 텅스텐(WF6)이 선택적으로 유리한 공정조건하에서 수소 또는 실리콘에 의해 감소된다. 그다음, 선택 공정으로 바닥에서부터 개구부가 채워져, 결과적인 텅스텐 플러그는 일반적으로 중심 심(seam)을 나타내지 않는다.
텅스텐 플러그(35,37)의 증착을 수행하고, 제 2 유전체층(42), 바람직하게 SiO2층이 제 3도에 도시된 것처럼 유전체층(44) 및 텅스텐 플러그(35,37) 위에 증착된다. 제 3 도는 비아홀(32,37) 및 표준 포토리소그래픽 기술에 의해 유전체층(42)내에 만들어진 러너 개구부(36,38)를 도시한다. 바람직하게, 비아홀(32,34)은 러너 개구부(36,38)를 만들기 이전에 만들어진다. 이 경우에, 비아홀(32,34)은 측벽 경계부(54,56)내의 유전체층(42)의 상부표면(62)으로부터 각각 개방된다. 러너 개구부(36)는 좌·우 경계부(50,52) 및 바닥표면(45,48,61)에 형성된다. 제 3도는 중심 바닥표면(45)의 깊이보다 더 낮은 깊이를 가진 좌·우 바닥표면(48,61)을 도시한다. 표면(48,61)은 표면 (45)과 동일한 깊이를 가지거나 또는 보다 얇은 깊이를 가질 것이다. 또한, 러너 개구부(38)의 표면(49)은 바람직하게 표면(45)와 동일한 깊이를 가지나 디자인 선택에 따라 변화될 수 있다.
비아홀(32,34)이 텅스텐 플러그(35,37)의 상부표면으로 연장되지만, 그들은 선택적으로 불순물 영역(41,43) 아래로 직접 연장될 수 있다. 본 실시예에 있어서, 장벽(33,39)과 관련된 텅스텐 플러그(35,37)가 존재하지 않을 수 있고 대신에 비아홀(32,34)이 유전체층(44)내에 형성될 수 있다. 물론, 후자의 경우, 두 개의 개별 유전체 영역(42,44)을 가지는 것이 필요하지 않다. 다른 실시예에서는 이들 저레벨 노드를 선택적으로 상호접속하기 위해서 집적회로내의 저레벨 금속 회로노드(도시안됨)가 아래로 연장된다.
어쨌든, 비아홀(32,34) 및 러너 개구부(36,38)의 실제 형태는 중요하지 않다. 실제 현재 리소그라피 방법은 종종 원형 단면의 개구부를 생성하나, 이 개구부는 또한 정사각형, 직사각형 또는 원뿔형일 수 있다. 더욱이, 제 3 도에 도시된 것처럼, 비아홀(32,34)은 텅스텐 플러그(35,37)를 기준으로 중심에 위치한다. 선택적으로, 그들은 또한 제조 공차 또는 디자인 의해 텅스텐 플러그(35,37)로부터 오프셋될 수 있다. 본 발명에 따른 내부배선은 비아홀(32,34)과 텅스텐 플러그(35,37) 사이에 일부 중첩부가 존재하는 동안 오프셋 구조에서 사용할 수 있다. 그러나, 기술된 것처럼, 중첩영역이 넓을수록 텅스텐 플러그(35,37) 및 비아홀(32,34)을 채우는 도전물질 사이의 콘택 저항이 감소될 수 있다.
제 4도를 참조하면, 연속적인 도전 장벽층(51)은 제 3도의 중간 구조의 전체 표면위에 증착된다. 장벽층(51)은 Ti 및/또는 TiN일 수 있으며 장벽층(33,39)의 증착을 위해 앞서 기술된 것과 동일하거나 또는 유사한 방법에 의해 증착된다. "듀얼 다마신" 공정에 있어서, 장벽층(51)은 하나의 공정단계에서 제 1 깊이 레벨에 있는 비아홀(32,34)내에 증착되고 제 2 깊이의 레벨에 있는 러너 개구부(36,38)의 주변 표면을 따라서 증착된다. 듀얼 다마신 공정은 부가적 증착 및 다른 방법에서는 필요한 연마 단계를 피할 수 있다.
그다음 연속적인 텅스텐층(53)이 장벽층(51) 위에 형성된다. 텅스텐 층(53)은 텅스텐 플러그(35,37)의 형성을 위해 앞서 기술된 것과 동일 또는 유사한 방법에 의해 증착된다. 이때, 장벽층(51)은 텅스텐층(53)과 주변 유전체(42) 사이의 점착력을 증가시키는 기능을 한다. 또한, 고신뢰도 및 낮은 콘택 저항 인터페이스(예를들어, 인터페이스(58,59,65)를 포함함)가 텅스텐층(53) 및 장벽층(51) 사이에 제공된다.
제 5도를 참조하면, 알루미늄은 하나의 공정단계에서 텅스텐층(53)의 수평 표면위에 알루미늄층(70-78)을 형성하기 위해 텅스텐층(53) 위에 스퍼터링된다. 알루미늄이 스퍼터링 작업에 의해 직접적으로 증착되기 때문에, 알루미늄은 일반적으로 텅스텐층(53)의 수직 측벽에는 부착되지 않는다. 그 대신, 알루미늄 돌출부분이 텅스텐 측벽의 상부 에지를 따라 생성된다(부가적으로, 알루미늄 증착이 몇몇 개별 알루미늄층(70-78)으로 수행되는 것으로 기술하였지만, 이는 또한 텅스텐 층(53)위에 증착된 비연속적 알루미늄층으로 수행되는 것을 기술할 수 있다).
알루미늄 스퍼터링에 따르면, 장벽층(80-88)은 하나의 공정단계에서 알루미늄층(70-78) 위에 증착된다. 장벽층(80-88)은 바람직하게 장벽층(51)과 동일한 물질, 즉 Ti 및/또는 TiN로 이루어지며, 장벽층(51)에 사용된 것과 같은 방법 또는 유사한 방법에 의해 증착된다. 장벽층 증착이 여러 개별 장벽층(80-88)으로 수행되는 것을 기술하였지만, 이는 또한 비연속적 콘택 알루미늄층 위에 증착된 하나의 비연속적 장벽층으로 수행되는 것을 기술할 수 있다. 또한, 장벽층(80-88)은 알루미늄층(70-78)에만 부착되는 것으로 도시되었으며 텅스텐층(53)의 수직 측벽에는 부착되지 않는 것으로 도시되었다. 그러나, 장벽층(80-88)은 내부배선에서 문제점을 일으키지 않고 텅스텐 층(53) 측벽에 부착되도록 선택적으로 제공될 수 있다.
그 다음, 두꺼운 텅스텐층(90)이 장벽층(80-89)과 알루미늄층(70-78) 및 텅스텐층(53)의 나머지 표면을 덮도록 증착된다. 따라서, 텅스텐층(90)은 알루미늄층(70-78)을 캡슐화하는 것으로 기술되어 텅스텐 "캡슐"로서 언급된다. 알루미늄층(70-78)을 캡슐화하는 텅스텐층(90)에 의해, 고신뢰도의 구조가 상부 레벨 러너영역에 만들어진다(만일 장벽층(80-88)이 앞서 기술된 것처럼 텅스텐층(53)의 수직 측벽에 부착되도록 증착된다면, 텅스텐 캡슐(90)이 텅스텐 층(53)을 직접적으로 콘택되는 것이 아니라 장벽층(80-88)은 텅스텐 층(53) 및 텅스텐 캡슐(90) 사이에 있을 수 있다). 깊이 레벨(79,89) 아래에 있는 텅스텐층(90)의 영역(67,68)은 원래의 비아홀(32,34)을 채운다(제 4도 참조). 따라서, 영역(67,68)은 편의상 "텅스텐 비아홀 플러그"로 명명될 수 있다. 이들 텅스텐 비아홀 플러그(67,68)는 텅스텐 캡슐(90)에 통합되고, 텅스텐층(53)과 함께 상호접속되는 도전영역 부근의 저레벨 비아홀 영역(32,34)에 고신뢰도를 제공한다.
다음, 제 5도의 중간구조의 상부표면은 통상적으로 공지된 기술처럼 적절한 화학적 기계적 연마(CMP) 기술에 의해 아래로 연마처리된다. 연마는 유전체(42) 상부표면(62) 위에 배치된 층상에서 수행되어 제 6도의 구조를 형성한다.
제 6도의 단면도에서, 전기적으로 절연된 2개의 구조는 내부배선 구조(66) 및 러너(64)이다. 러너(64)는 러너 개구부(38)내에 존재하는 층, 즉, 장벽층(98), 텅스텐층(96,92)(러너 개구부(38)내의 장벽층(51) 및 텅스텐층(53,90)의 각각의 부분), 알루미늄층(78) 및 장벽층(88)으로 구성된다.
내부배선 구조(66)내에서, 도전영역(41,43) 사이에 흐르는 전류는 전류경로(100)에 제한될 것이다. 전류경로(100)는 높은 콘택 저항을 가지며 및/또는 산화하는 경향이 있으며 신뢰할 수 없는 임의의 Al/Ti 또는 Al/TiN 인터페이스와 만나지 않는다. 대신에, 전류경로(100)는 단지 낮은 콘택 저항 및 고신뢰도 W/Ti 또는 W/TiN 인터페이스(58,59) 및 W/Al 인터페이스(103)만을 통과한다. 또한, 전류경로(100)의 수평부는 텅스텐층(53)또는 장벽층(51) 내부 보다는 오히려 알루미늄층(70)내에 놓인다. 이것은 텅스텐, Ti 또는 TiN의 낮은 시트 저항에 비해 알루미늄의 시트 저항이 낮기 때문이다. 따라서, 전류는 알루미늄을 통해 최소의 저항 경로를 취한다. 따라서, 전체 내부 배선 구조(66)는 텅스텐 캡슐 알루미늄 설계의 장점(고레벨 러너 영역의 낮은 시트 저항 및 고신뢰도)과 텅스텐의 설계의 장점(저레벨 비아홀 영역의 낮은 콘택 저항 및 고신뢰도) 모두를 겸비한다.
제 7도는 유전체(42)의 상부 표면(62)를 면하는 제 6도의 구조에 대한 평면도를 도시한다. 러너(64)는 내부배선 구조(66)의 길이(L1)보다 긴 길이(L2)를 갖는다(길이 L1 및 L2는 제 6도 단면도에 수직한다). 예를 들어, L1은 0.5미크론이며, L2는 10미크론을 초과할 수 있다. L2는 러너(64)가 다양한 내부배선 구조 또는 집적회로내의 다른 도전표면과 선택적 전기적 콘택에 적합한 긴 길이이다. 제 7도에는 다른 내부배선 구조(69)의 평면도가 도시되어 있다. 설명을 위해서, 구조(69)는 층(51,53,90)과 각각 유사한 장벽층(97), 텅스텐층(99) 및 텅스텐 갭슐(91)을 갖는 구조(66)와 유사하다. 내부 배선 구조(69)는 집적회로내의 두 개 이상의 반도체 불순물 영역 및/또는 금속영역을 상호접속할 수 있다. 또한, 구조(69,66)와 유사한 층(예를 들어, 층 97 및 51)은 하나의 공정단계에서 동시에 형성될 수 있다. 도전성 브리지(95)(전형적으로 텅스텐)는 러너(64)의 텅스텐 캡(92) 및 내부배선 구조(69)의 텅스텐 캡(91) 사이에 전기적 콘택을 이루는 것으로 도시된다. 브리지(95)는 앞서 기술된 텅스텐 플러그(35,37)(제 2도)의 형성방법과 유사한 방법으로 텅스텐 증착에 의해 형성될 수 있다.
본 발명에 따른 내부배선의 다른 실시예는 제 8도에 도시된다. 제 6 도의 내부배선 구조(66)는 제 8도의 내부배선 구조(120)로 대체된다. 다른 방법에서, 동일한 참조 번호는 제 6도 실시예의 동일한 특징을 나타낸다. 제 8도에 도시된 것처럼, 텅스텐 플러그(35,37) 위의 영역 사이의 유전체 영역(42) 부분은 제거된다. 따라서, 텅스텐 플러그로 연장되는 개별 비아홀(32,34)을 형성하는 대신에, 양쪽 텅스텐 플러그(35,37)로 연장되는 하나의 비아홀만이 필요하다. 장벽층(115)(바람직하게, Ti 및/또는 TiN)은 제 4도의 텅스텐층(53)을 대신한다. 알루미늄층(110,122,118)은 알루미늄 스퍼터링에 의해 텅스텐층(114) 위에 형성된다. Ti 및/또는 TiN의 장벽층(112,124,126)은 알루미늄층 위에 증착된다. 다음, 텅스텐 캡슐(90)이 개구부(36)의 나머지 노출 표면 위에 증착된다. 최종적으로, CMP 연마는 표면(62)위의 중간 층을 연마하기 위해 앞서 기술된 것과 같거나 또는 유사한 방법으로 실행된다(내부배선 구조(120) 및 러너(64)사이에 배치된 텅스텐, 알루미늄 등의 중간층은 제 8도에서는 생략된다). 제 8도의 최종 구조에서, 도전영역(41,43) 사이에 흐르는 전류는 전류경로(109)로 흐른다. 전류경로(109)의 수평부는 낮은 시트 저항이 제공되도록 알루미늄층(110)내에 놓인다. 또한, W/Ti 또는 W/TiN 인터페이스(58,59)를 포함하는 낮은 시트 저항 인터페이스만이 전류경로(109)내에 놓인다. 따라서, 낮은 시트 저항, 낮은 콘택 저항 및 높은 신뢰도를 갖는 내부배선이 제 8도의 또다른 실시예에 의해 제공된다.
집적회로내의 적어도 두 개의 도전영역을 상호접속하는 개선된 집적 회로 내부배선에 대하여 앞서 기술하였다. 상기 내부배선의 중요한 장점은 텅스텐 캡슐 알루미늄 내부배선의 장점(고레벨 금속러너 영역의 낮은 시트 저항 및 고신뢰도)과 텅스텐 내부배선의 장점(저레벨 비아홀 영역의 낮은 콘택 저항 및 고신뢰도) 모두를 겸비하고 있다는 것이다. 본 발명의 다른 장점은 집적회로내의 다른 깊이레벨에서 금속층을 하나의 단계로 증착하기 위한 듀얼 다마신 공정을 제공한다는 것이다.
당업자는 본 발명의 권리범위를 벗어나지 않고 본 발명을 변형할 수 있다. 따라서, 본 발명은 청구범위의 사상 및 범위에 의해서만 제한된다.
제 1도는 알루미늄 및 텅스텐층을 사용하는 종래 기술의 집적회로 내부배선 단면도.
제 2도 내지 제 5도는 본 발명에 따른 집적회로 내부배선 형성의 중간 공정 단계 단면도.
제 6도는 개선된 콘택 저항 및 낮은 시트 저항을 가진 본 발명에 따른 집적회로 내부배선 단면도.
제 7도는 추가의 내부배선 구조를 포함한 제 6도의 내부배선 평면도.
제 8도는 본 발명에 따른 집적회로 내부배선에 대한 또다른 실시예의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
13, 17, 21, 22, 33, 39, 80-88, 98, 112, 124, 126 : 장벽층
17, 19, 41, 43 : 도전영역 42 : 제 2 유전체층
44 : 제 2 유전체층 53, 90, 92, 96, 99 : 텅스텐층
20, 70-78, 110, 118, 122 : 알루미늄층
Claims (20)
- 기판내의 적어도 제 1 및 제 2 도전영역을 상호접속시키는 집적회로 내부배선에 있어서,상기 기판상에 배치된 유전체층;상기 제 1 및 제 2 도전영역상의 상기 유전체층에 배치된 러너(runner);상기 제 1 및 제 2 도전영역 사이에 걸쳐 있으며, 상기 러너내에 연속적으로 배치된 제 1 도전 장벽층;상기 제 1 연속적 도전 장벽층 위에 배치된 제 1 알루미늄층;상기 제 1 알루미늄층 위에 배치된 제 2 도전 장벽층;상기 제 2 도전 장벽층 위에 배치된 제 1 텅스텐층; 및상기 제 1 연속적 도전 장벽층 및 상기 제 1 알루미늄층 사이에 배치되어, 상기 제 1 도전 장벽층과 상기 제 1 알루미늄층 사이의 직접적인 콘택을 방지하는 제 2 텅스텐층을 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 1항에 있어서, 상기 제 1 및 제 2 도전 장벽층은 티탄을 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 1항에 있어서, 상기 제 1 및 제 2 도전 장벽층은 질화티탄을 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 2항에 있어서, 상기 제 1 및 제 2 장벽층은 질화티탄을 더 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 1항에 있어서,상기 제 1 장벽층과 상기 제 1 도전영역 사이의 제 3 텅스텐 플러그;상기 제 3 텅스텐 플러그와 상기 제 1 도전영역 사이의 제 3 도전 장벽층;상기 제 1 장벽층과 상기 제 2 도전영역 사이의 제 4 텅스텐 플러그;상기 제 4 텅스텐 플러그와 상기 제 2 도전영역 사이의 제 4 장벽층;상기 제 3 및 제 4 텅스텐 플러그 사이의 유전체 영역을 더 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 1항에 있어서, 상기 제 1 및 제 2 도전영역 사이에 전류경로가 형성되고, 상기 전류경로의 일부분은 상기 알루미늄층내에 위치하여 상기 전류경로에 대하여 낮은 시트 저항이 제공되는 것을 특징으로 하는 집적회로 내부배선.
- 적어도 제 1 및 제 2 텅스텐 플러그; 상기 텅스텐 플러그 사이에 배치된 유전체 영역; 적어도 3개의 섹션, 즉 상기 제 1 도전영역과 상기 제 1 텅스텐 플러그 사이의 제 1 섹션, 상기 제 2 도전영역과 상기 제 2 텅스텐 플러그 사이의 제 2 섹션, 및 상기 유전체 영역위에 배치되고 상기 장벽 층의 상기 제 1 및 제 2 섹션을결합하는 제 3 섹션으로 이루어진 제 1 도전 장벽층; 상기 제 1 텅스텐 플러그와 상기 제 1 장벽층 섹션 사이의 제 1 알루미늄층; 상기 제 2 텅스텐 플러그와 상기 제 2 장벽층 섹션 사이의 제 2 알루미늄층; 상기 제 3 장벽층 섹션위의 제 3 알루미늄 층을 포함하고, 집적회로내의 적어도 제 1 및 제 2 도전영역을 상호접속하는 집적회로 내부배선에 있어서,상기 내부배선의 콘택 저항을 개선시키기 위해 상기 제 1 장벽층과 상기 알루미늄층 사이에 텅스텐층을 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 7항에 있어서, 상기 유전체 영역은 이산화실리콘을 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 7항에 있어서,상기 제 1 장벽층의 상기 제 2 장벽층 섹션과 상기 제 2 도전영역 사이의 제 2 텅스텐층;상기 제 1 장벽층의 상기 제 1 장벽층 섹션과 상기 제 1 도전영역 사이의 제 3 텅스텐층;상기 제 2 텅스텐층과 상기 제 2 도전영역 사이의 제 2 도전 장벽층;상기 제 3 텅스텐층과 상기 제 1 도전영역 사이의 제 3 장벽층을 더 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 7항에 있어서,상기 알루미늄층 위의 제 2 장벽층;상기 제 2 장벽층, 상기 알루미늄층, 및 상기 제 1 및 제 2 텅스텐 플러그를 캡슐화하고 상기 제 1 및 제 2 텅스텐 플러그와 통합된, 상기 제 2 장벽층 위의 제 1 텅스텐층을 더 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 제 10항에 있어서,상기 제 1 및 제 2 텅스텐 플러그는 실린더형이고,상기 제 1 텅스텐층은 상기 제 1 텅스텐 플러그와 상기 제 1 알루미늄층을 둘러싸는 제 1 섹션, 상기 제 2 텅스텐 플러그와 상기 제 2 알루미늄층을 둘러싸는 제 2 섹션, 및 상기 제 1 장벽층의 상기 제 3 섹션 위에 배치된 제 3 섹션을 포함하는데, 상기 제 1 텅스텐층의 상기 제 3 섹션은 상기 제 1 텅스텐층의 상기 제 1 및 제 2 섹션를 결합시키고,상기 제 1 장벽층의 상기 제 1 섹션은 상기 제 1 텅스텐층의 상기 제 1 섹션을 둘러싸고, 상기 제 1 장벽층의 상기 제 2 섹션은 상기 제 1 텅스텐층의 상기 제 2 섹션을 둘러싸는 것을 특징으로 하는 집적회로 내부배선.
- 제 11항에 있어서, 상기 집적회로의 유전체는 상기 내부배선을 둘러싸고, 상기 제 1 장벽층은 상기 내부배선의 주변을 형성하며 상기 내부 배선을 둘러싸는 상기 유전체에 인접해 있는 것을 특징으로 하는 집적회로 내부배선.
- 제 12항에 있어서,상기 유전체의 다른 개구부내의 러너(runner)와, 상기 러너와 상기 제 2 텅스텐층을 전기적으로 접속하는 수단을 더 포함하며, 상기 러너는,상기 개구부의 바닥표면과 측벽표면을 덮는 제 3 도전 장벽층;상기 제 3 장벽층 위의 제 3 텅스텐층;상기 제 3 텅스텐층 위의 제 4 알루미늄층;상기 제 4 알루미늄층 위의 제 4 도전 장벽층;상기 제 3 텅스텐층에 인접해 있고 상기 알루미늄층을 캡슐화하는, 상기 제 4 장벽층 위의 제 4 텅스텐층을 포함하는 것을 특징으로 하는 집적회로 내부배선.
- 집적회로내의 적어도 제 1 및 제 2 도전영역을 상호접속하는 집적회로 내부배선을 제조하는 방법에 있어서,상기 집적회로의 유전체에 적어도 제 1 도전영역으로 연장되는 제 1 비아홀과 제 2 도전영역으로 연장되는 제 2 비아홀을 형성하는 단계;상기 비아홀 사이의 상기 유전체내에 제 1 러너 개구부를 형성하는 단계;상기 비아홀내의 상기 제 1 및 제 2 도전영역 위에 그리고 상기 제 1 러너 개구부내의 제 3 영역내에 제 1 도전 장벽층을 증착하는 단계;상기 장벽층 위에 제 1 텅스텐층을 증착하는 단계;상기 제 1 텅스텐층 위에 알루미늄층을 형성하는 단계;상기 알루미늄층 위에 제 2도전 장벽층을 증착하는 단계;상기 제 2 장벽층 위에 제 2 텅스텐층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로 내부배선 제조 방법.
- 제 14항에 있어서,상기 집적회로내의 제 3 도전영역 위에 제 3 도전 장벽층을 증착하는 단계;상기 집적회로내의 제 4 도전영역 위에 제 4 도전 장벽층을 증착하는 단계;상기 제 3 장벽층 위에 상부표면을 갖는 제 3 텅스텐 플러그를 형성하는 단계:상기 제 4 장벽층 위에 상부표면을 가진 제 4 텅스텐 플러그를 형성하는 단계를 더 포함하며,상기 제 3 텅스텐 플러그의 상기 상부표면은 상기 집적회로의 상기 제 1 도전영역을 형성하며, 상기 제 4 텅스텐 플러그의 상기 상부표면은 상기 집적회로의 상기 제 2 도전영역을 형성하는 것을 특징으로 하는 집적회로 내부배선 제조 방법.
- 제 14항에 있어서,상기 유전체 내에 제 2 러너 개구부를 형성하는 단계를 더 포함하며,상기 제 1 도전 장벽층은 상기 제 2 러너 개구부 내에 증착되고, 상기 제 1 텅스텐층은 상기 제 2 러너 개구부 내의 상기 장벽층 위에 증착되고, 상기 알루미늄층은 상기 제 2 러너 개구부 내의 상기 제 1 텅스텐층 위에 증착되고, 상기 제 2장벽층은 상기 제 2 러너 개구부 내의 상기 알루미늄층 위에 증착되고, 상기 제 2 텅스텐층은 상기 제 2 러너 개구부 내의 상기 제 2 장벽층 위에 증착되고 상기 제 2 러너 개구부 내의 상기 알루미늄 층을 캡슐화하는 것을 특징으로 하는 집적회로 내부배선 제조 방법.
- 제 16항에 있어서,상기 제 1 장벽층, 상기 제 1 텅스텐층, 상기 알루미늄층, 상기 제 2 장벽층 및 상기 제 2 텅스텐층은 상기 제 1 및 제 2 러너 개구부 사이의 영역 내에 상기 유전체 표면 위에 증착되고,상기 제 2 러너 개구부 내의 상기 층으로부터 상기 제 1 러너 개구부 내의 상기 층을 절연하도록 상기 제 1 및 제 2 러너 개구부 사이의 상기 영역에서 상기 장벽층, 상기 알루미늄층 및 상기 텅스텐층을 연마하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 내부배선 제조 방법.
- 제 14항에 있어서, 상기 제 1 및 제 2장벽층은 티탄을 포함하는 것을 특징으로 하는 집적회로 내부배선 제조 방법.
- 제 14항에 있어서, 상기 제 1 및 제 2 장벽층은 질화티탄을 더 포함하는 것을 특징으로 하는 집적회로 내부배선 제조 방법.
- 제 14항에 있어서, 상기 제 1 텅스텐층을 증착하는 상기 단계는 듀얼 다마신 공정에 의해 수행되는 것을 특징으로 하는 집적회로 내부배선 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41355795A | 1995-03-30 | 1995-03-30 | |
| US08/413557 | 1995-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035841A KR960035841A (ko) | 1996-10-28 |
| KR100424024B1 true KR100424024B1 (ko) | 2004-06-23 |
Family
ID=23637690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960009023A KR100424024B1 (ko) | 1995-03-30 | 1996-03-29 | 텅스텐/알루미늄층을사용하는집적회로내부배선및그제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5840625A (ko) |
| EP (1) | EP0735585A3 (ko) |
| JP (1) | JPH08330505A (ko) |
| KR (1) | KR100424024B1 (ko) |
| TW (1) | TW290731B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546173B1 (ko) * | 1998-09-21 | 2006-04-14 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230392B1 (ko) * | 1996-12-05 | 1999-11-15 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
| KR100243272B1 (ko) * | 1996-12-20 | 2000-03-02 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| US6054768A (en) * | 1997-10-02 | 2000-04-25 | Micron Technology, Inc. | Metal fill by treatment of mobility layers |
| US6281121B1 (en) * | 1998-03-06 | 2001-08-28 | Advanced Micro Devices, Inc. | Damascene metal interconnects using highly directional deposition of barrier and/or seed layers including (III) filling metal |
| US6051496A (en) * | 1998-09-17 | 2000-04-18 | Taiwan Semiconductor Manufacturing Company | Use of stop layer for chemical mechanical polishing of CU damascene |
| US6478976B1 (en) * | 1998-12-30 | 2002-11-12 | Stmicroelectronics, Inc. | Apparatus and method for contacting a conductive layer |
| JP3048567B1 (ja) * | 1999-02-18 | 2000-06-05 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US6144099A (en) * | 1999-03-30 | 2000-11-07 | Advanced Micro Devices, Inc. | Semiconductor metalization barrier |
| US6391761B1 (en) | 1999-09-20 | 2002-05-21 | Taiwan Semiconductor Manufacturing Company | Method to form dual damascene structures using a linear passivation |
| US7262130B1 (en) * | 2000-01-18 | 2007-08-28 | Micron Technology, Inc. | Methods for making integrated-circuit wiring from copper, silver, gold, and other metals |
| US6420262B1 (en) * | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
| US6812130B1 (en) | 2000-02-09 | 2004-11-02 | Infineon Technologies Ag | Self-aligned dual damascene etch using a polymer |
| US6534866B1 (en) | 2000-04-13 | 2003-03-18 | Micron Technology, Inc. | Dual damascene interconnect |
| JP4587604B2 (ja) * | 2001-06-13 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP3980387B2 (ja) * | 2002-03-20 | 2007-09-26 | 富士通株式会社 | 容量検出型センサ及びその製造方法 |
| US6888251B2 (en) * | 2002-07-01 | 2005-05-03 | International Business Machines Corporation | Metal spacer in single and dual damascene processing |
| US8471390B2 (en) * | 2006-05-12 | 2013-06-25 | Vishay-Siliconix | Power MOSFET contact metallization |
| DE102006025405B4 (de) * | 2006-05-31 | 2018-03-29 | Globalfoundries Inc. | Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen |
| US20070283832A1 (en) * | 2006-06-09 | 2007-12-13 | Apple Computer, Inc. | Imprint circuit patterning |
| US8723325B2 (en) * | 2009-05-06 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of forming a pad structure having enhanced reliability |
| US9306056B2 (en) | 2009-10-30 | 2016-04-05 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
| US8569168B2 (en) | 2012-02-13 | 2013-10-29 | International Business Machines Corporation | Dual-metal self-aligned wires and vias |
| BR112017019171B1 (pt) * | 2015-03-24 | 2022-01-04 | Vesuvius Usa Corporation | Revestimento de vaso metalúrgico com estrutura de perfuração configurada |
| CN108122820B (zh) | 2016-11-29 | 2020-06-02 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其制造方法 |
| US11705414B2 (en) * | 2017-10-05 | 2023-07-18 | Texas Instruments Incorporated | Structure and method for semiconductor packaging |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930024105A (ko) * | 1992-05-16 | 1993-12-21 | 박원희 | 텅스텐질화박막을 베리어메탈로 이용한 실리콘 반도체소자의 알루미늄금속배선 형성방법 |
| KR940001272A (ko) * | 1992-06-16 | 1994-01-11 | 김광호 | 금속배선 형성방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01107558A (ja) * | 1987-10-20 | 1989-04-25 | Matsushita Electric Ind Co Ltd | 金属薄膜配線の製造方法 |
| US4997789A (en) * | 1988-10-31 | 1991-03-05 | Texas Instruments Incorporated | Aluminum contact etch mask and etchstop for tungsten etchback |
| US5202287A (en) * | 1989-01-06 | 1993-04-13 | International Business Machines Corporation | Method for a two step selective deposition of refractory metals utilizing SiH4 reduction and H2 reduction |
| US5141897A (en) * | 1990-03-23 | 1992-08-25 | At&T Bell Laboratories | Method of making integrated circuit interconnection |
| US5200539A (en) * | 1990-08-27 | 1993-04-06 | Louisiana State University Board Of Supervisors, A Governing Body Of Louisiana State University Agricultural And Mechanical College | Homogeneous bimetallic hydroformylation catalysts, and processes utilizing these catalysts for conducting hydroformylation reactions |
| US5155063A (en) * | 1990-10-09 | 1992-10-13 | Nec Corporation | Method of fabricating semiconductor device including an al/tin/ti contact |
| JPH04320330A (ja) * | 1991-04-19 | 1992-11-11 | Sharp Corp | 半導体装置のコンタクト部の形成方法 |
| US5192703A (en) * | 1991-10-31 | 1993-03-09 | Micron Technology, Inc. | Method of making tungsten contact core stack capacitor |
| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| US5262354A (en) * | 1992-02-26 | 1993-11-16 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
-
1996
- 1996-03-01 TW TW085102484A patent/TW290731B/zh active
- 1996-03-08 EP EP96103697A patent/EP0735585A3/en not_active Withdrawn
- 1996-03-29 KR KR1019960009023A patent/KR100424024B1/ko not_active IP Right Cessation
- 1996-04-01 JP JP8079240A patent/JPH08330505A/ja not_active Abandoned
- 1996-10-04 US US08/726,443 patent/US5840625A/en not_active Expired - Lifetime
-
1998
- 1998-02-17 US US09/024,998 patent/US6016008A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930024105A (ko) * | 1992-05-16 | 1993-12-21 | 박원희 | 텅스텐질화박막을 베리어메탈로 이용한 실리콘 반도체소자의 알루미늄금속배선 형성방법 |
| KR940001272A (ko) * | 1992-06-16 | 1994-01-11 | 김광호 | 금속배선 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546173B1 (ko) * | 1998-09-21 | 2006-04-14 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08330505A (ja) | 1996-12-13 |
| EP0735585A3 (en) | 1997-01-15 |
| EP0735585A2 (en) | 1996-10-02 |
| KR960035841A (ko) | 1996-10-28 |
| TW290731B (ko) | 1996-11-11 |
| US5840625A (en) | 1998-11-24 |
| US6016008A (en) | 2000-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100424024B1 (ko) | 텅스텐/알루미늄층을사용하는집적회로내부배선및그제조방법 | |
| US6876080B2 (en) | Etch stop for copper damascene process | |
| US5930667A (en) | Method for fabricating multilevel interconnection structure for semiconductor devices | |
| US7205588B2 (en) | Metal fuse for semiconductor devices | |
| US20080014744A1 (en) | Interconnect structure and method of fabrication of same | |
| CN1316590C (zh) | 用于在具有帽盖层的半导体互连结构上沉积金属层的方法 | |
| JP3955644B2 (ja) | 半導体接続構成体及び方法 | |
| US5677238A (en) | Semiconductor contact metallization | |
| US6888247B2 (en) | Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same | |
| JPH05160067A (ja) | 半導体装置およびその製造方法 | |
| US6399477B2 (en) | Semiconductor devices and methods for manufacturing semiconductor devices | |
| JP5285612B2 (ja) | 半導体デバイスおよび相互接続構造体の形成方法 | |
| JP3101248B2 (ja) | 金属−金属キャパシタを集積回路に組み込むための方法 | |
| US6433428B1 (en) | Semiconductor device with a dual damascene type via contact structure and method for the manufacture of same | |
| US7074712B2 (en) | Semiconductor device having multilevel interconnections and method of manufacturing the same | |
| US20010035584A1 (en) | Semiconductor device and manufacturing method therefor | |
| KR20010094954A (ko) | 반도체 디바이스내 캐패시터 및 이의 제조 방법 | |
| JP3381550B2 (ja) | 配線形成法 | |
| JP3778155B2 (ja) | 配線形成法 | |
| KR100190074B1 (ko) | 금속배선층 구조 및 그 형성방법 | |
| JP3391447B2 (ja) | 半導体装置の製造方法 | |
| JPH05304216A (ja) | 半導体装置 | |
| JPH0714833A (ja) | 半導体装置の製造方法 | |
| JPH09246378A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0251273A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |