JP3318934B2 - 半導体装置 - Google Patents
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Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図６） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図２〜図４） （２）第２の実施例（図５） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しく言えば、ビアホール内やコンタクトホール内に
アンチヒューズを有するフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）などの半導体装置に関する。
に詳しく言えば、ビアホール内やコンタクトホール内に
アンチヒューズを有するフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）などの半導体装置に関する。
【０００３】
【従来の技術】図６は、従来例のコンタクトホール内に
アンチヒューズを有するフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）について説明する断面図である。
アンチヒューズを有するフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）について説明する断面図である。
【０００４】図６において、１は半導体基板からなる基
板で、例えばＭＯＳトランジスタのドレイン領域層が形
成されている。２は基板１上に形成された絶縁膜で、コ
ンタクトホールとしての開口部３が形成されている。４
は開口部３を被覆する非晶質シリコン膜からなるアンチ
ヒューズで、作成時には数十ＭΩの高抵抗を有し、電気
的にほぼ絶縁体と見做せる。５はアンチヒューズ４を被
覆する電極である。
板で、例えばＭＯＳトランジスタのドレイン領域層が形
成されている。２は基板１上に形成された絶縁膜で、コ
ンタクトホールとしての開口部３が形成されている。４
は開口部３を被覆する非晶質シリコン膜からなるアンチ
ヒューズで、作成時には数十ＭΩの高抵抗を有し、電気
的にほぼ絶縁体と見做せる。５はアンチヒューズ４を被
覆する電極である。
【０００５】このようなＦＰＧＡにおいては、顧客の所
望する回路接続になるように電気的手段を用いて顧客側
が自由にプログラムすることができる。即ち、回路接続
すべき基板１と電極５とを導通させるため、該当する基
板１と電極５との間に１０Ｖ前後の直流電圧を印加す
る。その結果、電界の作用でアンチヒューズ４の非晶質
の結晶状態が多結晶の結晶状態に変化する。これによ
り、アンチヒューズ４の抵抗値は数十Ｍ〜数百ＭΩの高
抵抗状態から１００Ω前後の低抵抗状態に変化して電気
的にほぼショート状態になり、回路接続すべき基板１と
電極５とが導通する。
望する回路接続になるように電気的手段を用いて顧客側
が自由にプログラムすることができる。即ち、回路接続
すべき基板１と電極５とを導通させるため、該当する基
板１と電極５との間に１０Ｖ前後の直流電圧を印加す
る。その結果、電界の作用でアンチヒューズ４の非晶質
の結晶状態が多結晶の結晶状態に変化する。これによ
り、アンチヒューズ４の抵抗値は数十Ｍ〜数百ＭΩの高
抵抗状態から１００Ω前後の低抵抗状態に変化して電気
的にほぼショート状態になり、回路接続すべき基板１と
電極５とが導通する。
【０００６】
【発明が解決しようとする課題】ところで、高密度化の
要請により、開口部３を微細化した場合、開口部３の底
部に露出する基板１とアンチヒューズ４との接触面積が
極端に小さくなる。このため、電界のかかる領域が狭く
なり、電界の印加後のアンチヒューズ４の抵抗値も大き
くなりがちであるという問題がある。
要請により、開口部３を微細化した場合、開口部３の底
部に露出する基板１とアンチヒューズ４との接触面積が
極端に小さくなる。このため、電界のかかる領域が狭く
なり、電界の印加後のアンチヒューズ４の抵抗値も大き
くなりがちであるという問題がある。
【０００７】また、接触面積が小さくなることにより、
安定した接触が得られなくなる場合がある。ＦＰＧＡで
は電気的に書き込みを行っているので、アンチヒューズ
４への接触状態、特に、基板１とアンチヒューズ４との
間の接触状態の良否が問題になる。
安定した接触が得られなくなる場合がある。ＦＰＧＡで
は電気的に書き込みを行っているので、アンチヒューズ
４への接触状態、特に、基板１とアンチヒューズ４との
間の接触状態の良否が問題になる。
【０００８】本発明は、かかる従来の問題点に鑑みてな
されたもので、より微細化された開口部にアンチヒュー
ズを形成した場合でも、接触状態を良好に保持し、かつ
電界印加後のアンチヒューズの抵抗値を低減させること
ができるＦＰＧＡ等の半導体装置を提供することを目的
とするものである。
されたもので、より微細化された開口部にアンチヒュー
ズを形成した場合でも、接触状態を良好に保持し、かつ
電界印加後のアンチヒューズの抵抗値を低減させること
ができるＦＰＧＡ等の半導体装置を提供することを目的
とするものである。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明は半導体装置に係り、図１に例示するよう
に、半導体基板６表面に形成された不純物領域層と、該
不純物領域層上に形成された絶縁膜７と、該絶縁膜７に
形成され、該不純物領域層を露出する開口部８と、該開
口部８上に形成され、該絶縁膜７上に延在する導電パタ
ーン９と、該導電パターン９の上及び側面全体に接触し
て形成された非晶質半導体層１０と、該非晶質半導体層
１０の上及び側面全体に接触して形成された電極１１と
を備え、該半導体基板６の不純物領域層と該電極１１間
に電圧を印加することで、該半導体基板６の不純物領域
層と該電極１１との導通をとるアンチヒューズ１０を含
むことを特徴とする。また、本発明は、図５に例示する
ように、半導体基板上に絶縁膜２６を介して形成された
第１の配線層２７と、該第１の配線層２７上に形成され
た層間絶縁膜２８と、該層間絶縁膜２８に形成され、該
第１の配線層２７を露出する開口部２９と、該開口部２
９上に形成され、該層間絶縁膜２８上に延在する導電パ
ターン３０と、該導電パターン３０の上及び側面全体に
接触して形成された非晶質半導体層３１と、該非晶質半
導体層３１の上及び側面全体に接触して形成された第２
の配線層３４とを備え、該第１の配線層２７と該第２の
配線層３４間に電圧を印加することで、該第１の配線層
２７と該第２の配線層３４との導通をとるアンチヒュー
ズ３１を含むことを特徴とする。また、上記した半導体
装置において、該導電パターンはＴｉＮ膜を含むことを
特徴とする。
め、本発明は半導体装置に係り、図１に例示するよう
に、半導体基板６表面に形成された不純物領域層と、該
不純物領域層上に形成された絶縁膜７と、該絶縁膜７に
形成され、該不純物領域層を露出する開口部８と、該開
口部８上に形成され、該絶縁膜７上に延在する導電パタ
ーン９と、該導電パターン９の上及び側面全体に接触し
て形成された非晶質半導体層１０と、該非晶質半導体層
１０の上及び側面全体に接触して形成された電極１１と
を備え、該半導体基板６の不純物領域層と該電極１１間
に電圧を印加することで、該半導体基板６の不純物領域
層と該電極１１との導通をとるアンチヒューズ１０を含
むことを特徴とする。また、本発明は、図５に例示する
ように、半導体基板上に絶縁膜２６を介して形成された
第１の配線層２７と、該第１の配線層２７上に形成され
た層間絶縁膜２８と、該層間絶縁膜２８に形成され、該
第１の配線層２７を露出する開口部２９と、該開口部２
９上に形成され、該層間絶縁膜２８上に延在する導電パ
ターン３０と、該導電パターン３０の上及び側面全体に
接触して形成された非晶質半導体層３１と、該非晶質半
導体層３１の上及び側面全体に接触して形成された第２
の配線層３４とを備え、該第１の配線層２７と該第２の
配線層３４間に電圧を印加することで、該第１の配線層
２７と該第２の配線層３４との導通をとるアンチヒュー
ズ３１を含むことを特徴とする。また、上記した半導体
装置において、該導電パターンはＴｉＮ膜を含むことを
特徴とする。
【００１０】
【作用】本発明の半導体装置においては、図１に示すよ
うに、非晶質半導体膜からなるアンチヒューズ１０の下
に、開口部８の底部の基板６、例えば半導体基板や配線
層と接し、かつ少なくとも開口部８の開口端を越えて絶
縁膜７、例えば熱酸化膜やＣＶＤ法により形成された層
間絶縁膜上に延在するように開口部８を被覆する第１の
導電膜９が形成されている。即ち、従来の場合では開口
部の底部の面積がプログラムのための電圧を印加する電
極とアンチヒューズとの接触面積となるが、本発明の半
導体装置では第１の導電膜９の片側の表面積が電圧を印
加する電極とアンチヒューズ１０との実質的な接触面積
となる。
うに、非晶質半導体膜からなるアンチヒューズ１０の下
に、開口部８の底部の基板６、例えば半導体基板や配線
層と接し、かつ少なくとも開口部８の開口端を越えて絶
縁膜７、例えば熱酸化膜やＣＶＤ法により形成された層
間絶縁膜上に延在するように開口部８を被覆する第１の
導電膜９が形成されている。即ち、従来の場合では開口
部の底部の面積がプログラムのための電圧を印加する電
極とアンチヒューズとの接触面積となるが、本発明の半
導体装置では第１の導電膜９の片側の表面積が電圧を印
加する電極とアンチヒューズ１０との実質的な接触面積
となる。
【００１１】従って、より微細化された開口部８にアン
チヒューズ１０を形成した場合でも、開口部８の幅の大
きさによらず、実質的に大きな接触面積を保持すること
ができる。
チヒューズ１０を形成した場合でも、開口部８の幅の大
きさによらず、実質的に大きな接触面積を保持すること
ができる。
【００１２】これにより、接触状態を良好に保持し、か
つ電界印加後のアンチヒューズ１０の抵抗値を低減させ
ることができる。
つ電界印加後のアンチヒューズ１０の抵抗値を低減させ
ることができる。
【００１３】
【実施例】（１）第１の実施例 図２（ａ）〜（ｃ），図３（ｄ）〜（ｆ），図４（ｇ）
は、本発明の第１の実施例のフィールドプログラマブル
ゲートアレイ（ＦＰＧＡ）の作成方法について説明する
断面図である図２（ａ）はアンチヒューズを介在させた
ドレイン電極を形成するためのコンタクトホールをドレ
イン領域層上の絶縁膜に形成した後の状態を示す断面図
である。図中符号１２は半導体基板（基板）、１３は半
導体基板１２の表面に形成されたゲート絶縁膜、１４は
ゲート絶縁膜１３上のゲート電極、１５，１６はそれぞ
れゲート電極１４の両側の半導体基板１２に形成された
ドレイン領域層，ソース領域層、１７はゲート電極１５
を被覆し、かつ素子分離領域に熱酸化及び化学気相成長
（ＣＶＤ）法により形成された絶縁膜、１８はドレイン
領域層１５上の絶縁膜１７に形成されたコンタクトホー
ル（開口部）である。
は、本発明の第１の実施例のフィールドプログラマブル
ゲートアレイ（ＦＰＧＡ）の作成方法について説明する
断面図である図２（ａ）はアンチヒューズを介在させた
ドレイン電極を形成するためのコンタクトホールをドレ
イン領域層上の絶縁膜に形成した後の状態を示す断面図
である。図中符号１２は半導体基板（基板）、１３は半
導体基板１２の表面に形成されたゲート絶縁膜、１４は
ゲート絶縁膜１３上のゲート電極、１５，１６はそれぞ
れゲート電極１４の両側の半導体基板１２に形成された
ドレイン領域層，ソース領域層、１７はゲート電極１５
を被覆し、かつ素子分離領域に熱酸化及び化学気相成長
（ＣＶＤ）法により形成された絶縁膜、１８はドレイン
領域層１５上の絶縁膜１７に形成されたコンタクトホー
ル（開口部）である。
【００１４】まず、このような状態で、図２（ｂ）に示
すように、膜厚１００〜２００ÅのＴｉ膜／膜厚1000〜
2000ÅのＴｉＮ膜をスパッタリングにより半導体基板１
２全面に形成する。
すように、膜厚１００〜２００ÅのＴｉ膜／膜厚1000〜
2000ÅのＴｉＮ膜をスパッタリングにより半導体基板１
２全面に形成する。
【００１５】次いで、同じマスクを用いてフォトリソグ
ラフィによりＴｉＮ膜／Ｔｉ膜を順次パターニングし、
コンタクトホール１８底部の半導体基板１２表面のドレ
イン領域層１５と接し、かつ少なくともコンタクトホー
ル１８の開口端を越えて絶縁膜１７上に延在するように
コンタクトホール１８を被覆する第１の導電体層２１を
形成する（図２（ｃ））。
ラフィによりＴｉＮ膜／Ｔｉ膜を順次パターニングし、
コンタクトホール１８底部の半導体基板１２表面のドレ
イン領域層１５と接し、かつ少なくともコンタクトホー
ル１８の開口端を越えて絶縁膜１７上に延在するように
コンタクトホール１８を被覆する第１の導電体層２１を
形成する（図２（ｃ））。
【００１６】次に、ＣＶＤ法により膜厚約1000Åの非晶
質シリコン層（非晶質半導体層）２２を全面に形成した
（図３（ｄ））後、第１の導電体層２１を被覆するよう
にパターニングし、アンチヒューズ22ａを形成する（図
３（ｅ））。
質シリコン層（非晶質半導体層）２２を全面に形成した
（図３（ｄ））後、第１の導電体層２１を被覆するよう
にパターニングし、アンチヒューズ22ａを形成する（図
３（ｅ））。
【００１７】次いで、半導体に対してバリア性のあるバ
リア導電体層としてのＴｉＮ膜を形成するため、ＲＦバ
イアス1000Ｖ，ガス圧２ｍＴｏｒｒの条件で、半導体基
板１２の表面を軽くエッチングする。続いて、直ちにス
パッタリングにより膜厚1000〜2000ÅのＴｉＮ膜２３及
び膜厚約7000ÅのＡｌ合金膜２４を形成する（図３
（ｆ））。
リア導電体層としてのＴｉＮ膜を形成するため、ＲＦバ
イアス1000Ｖ，ガス圧２ｍＴｏｒｒの条件で、半導体基
板１２の表面を軽くエッチングする。続いて、直ちにス
パッタリングにより膜厚1000〜2000ÅのＴｉＮ膜２３及
び膜厚約7000ÅのＡｌ合金膜２４を形成する（図３
（ｆ））。
【００１８】その後、アンチヒューズ22ａを被覆するよ
うに、半導体及びＡｌに対してバリア性のあるバリア導
電体層としてのＴｉＮ膜２３及びＡｌ合金膜２４を順次
パターニングし、ドレイン電極（第２の導電体層）２５
を形成する（図４（ｇ））。
うに、半導体及びＡｌに対してバリア性のあるバリア導
電体層としてのＴｉＮ膜２３及びＡｌ合金膜２４を順次
パターニングし、ドレイン電極（第２の導電体層）２５
を形成する（図４（ｇ））。
【００１９】以上のようにして作成された本発明の第１
の実施例のＦＰＧＡにおいては、図４（ｇ）に示すよう
に、非晶質半導体膜からなるアンチヒューズ22ａの下
に、コンタクトホール１８の底部の半導体基板１２と接
し、かつ少なくともコンタクトホール１８の開口端を越
えて絶縁膜１７上に延在するようにコンタクトホール１
８を被覆する第１の導電膜２１が形成されている。即
ち、第１の導電膜２１の片側の表面積がプログラムのた
めの電圧を印加する電極とアンチヒューズ22ａとの実質
的な接触面積となる。
の実施例のＦＰＧＡにおいては、図４（ｇ）に示すよう
に、非晶質半導体膜からなるアンチヒューズ22ａの下
に、コンタクトホール１８の底部の半導体基板１２と接
し、かつ少なくともコンタクトホール１８の開口端を越
えて絶縁膜１７上に延在するようにコンタクトホール１
８を被覆する第１の導電膜２１が形成されている。即
ち、第１の導電膜２１の片側の表面積がプログラムのた
めの電圧を印加する電極とアンチヒューズ22ａとの実質
的な接触面積となる。
【００２０】従って、より微細化されたコンタクトホー
ル１８にアンチヒューズ22ａを形成した場合でも、コン
タクトホール１８の幅の大きさによらず、実質的に大き
な接触面積を保持することができる。
ル１８にアンチヒューズ22ａを形成した場合でも、コン
タクトホール１８の幅の大きさによらず、実質的に大き
な接触面積を保持することができる。
【００２１】これにより、接触状態を良好に保持し、か
つ電界印加後のアンチヒューズ22ａの抵抗値を低減させ
ることができる。なお、第１の実施例では、バリア導電
体層20ａ，23ａとしてＴｉＮ膜を用いているが、ＴｉＷ
膜その他、半導体又はＡｌに対してバリア性のある導電
膜を用いてもよい。
つ電界印加後のアンチヒューズ22ａの抵抗値を低減させ
ることができる。なお、第１の実施例では、バリア導電
体層20ａ，23ａとしてＴｉＮ膜を用いているが、ＴｉＷ
膜その他、半導体又はＡｌに対してバリア性のある導電
膜を用いてもよい。
【００２２】（２）第２の実施例 次に、本発明の第２の実施例のＦＰＧＡについて図５を
参照しながら説明する。
参照しながら説明する。
【００２３】図５はＦＰＧＡの断面図を示し、第１の実
施例と異なるところは、配線層間の接続部にアンチヒュ
ーズを有することである。図５において、２６は半導体
基板上の下地絶縁体、２７は下地絶縁体２６上に形成さ
れた、膜厚約7000ÅのＡｌ合金膜からなる第１の配線層
（基板）、２８は第１の配線層２７を被覆する膜厚約１
μｍのＰＳＧ膜からなる層間絶縁膜（絶縁膜）で、ＣＶ
Ｄ法等により形成される。２９は層間絶縁膜２８に形成
されたビアホール（開口部）、３０はビアホール２９底
部の第１の配線層２７と接し、かつ少なくともビアホー
ル２９の開口端を越えて層間絶縁膜２８上に延在するよ
うにビアホール２９を被覆する、膜厚約2000ÅのＴｉＮ
膜からなる第１の導電体層、３１は第１の導電体層３０
を被覆する非晶質シリコン層からなるアンチヒューズ、
３４はアンチヒューズ３１と接し、かつ被覆する第２の
配線層で、半導体及びＡｌに対してバリア性のあるバリ
ア導電体層としての膜厚1000〜2000ÅのＴｉＮ膜３２
と、ＴｉＮ膜３２上の膜厚約7000ÅのＡｌ合金膜３３と
からなる。
施例と異なるところは、配線層間の接続部にアンチヒュ
ーズを有することである。図５において、２６は半導体
基板上の下地絶縁体、２７は下地絶縁体２６上に形成さ
れた、膜厚約7000ÅのＡｌ合金膜からなる第１の配線層
（基板）、２８は第１の配線層２７を被覆する膜厚約１
μｍのＰＳＧ膜からなる層間絶縁膜（絶縁膜）で、ＣＶ
Ｄ法等により形成される。２９は層間絶縁膜２８に形成
されたビアホール（開口部）、３０はビアホール２９底
部の第１の配線層２７と接し、かつ少なくともビアホー
ル２９の開口端を越えて層間絶縁膜２８上に延在するよ
うにビアホール２９を被覆する、膜厚約2000ÅのＴｉＮ
膜からなる第１の導電体層、３１は第１の導電体層３０
を被覆する非晶質シリコン層からなるアンチヒューズ、
３４はアンチヒューズ３１と接し、かつ被覆する第２の
配線層で、半導体及びＡｌに対してバリア性のあるバリ
ア導電体層としての膜厚1000〜2000ÅのＴｉＮ膜３２
と、ＴｉＮ膜３２上の膜厚約7000ÅのＡｌ合金膜３３と
からなる。
【００２４】以上のように、本発明の第２の実施例のＦ
ＰＧＡにおいては、図５に示すように、非晶質半導体膜
からなるアンチヒューズ３１の下に、ビアホール２９の
底部の第１の配線層２７と接し、かつ少なくともビアホ
ール２９の開口端を越えて層間絶縁膜２８上に延在する
ようにビアホール２９を被覆する第１の導電膜３０が形
成されている。即ち、第１の導電膜３０の片側の表面積
がプログラムのための電圧を印加する電極とアンチヒュ
ーズ３１との実質的な接触面積となる。
ＰＧＡにおいては、図５に示すように、非晶質半導体膜
からなるアンチヒューズ３１の下に、ビアホール２９の
底部の第１の配線層２７と接し、かつ少なくともビアホ
ール２９の開口端を越えて層間絶縁膜２８上に延在する
ようにビアホール２９を被覆する第１の導電膜３０が形
成されている。即ち、第１の導電膜３０の片側の表面積
がプログラムのための電圧を印加する電極とアンチヒュ
ーズ３１との実質的な接触面積となる。
【００２５】従って、より微細化されたビアホール２９
にアンチヒューズ３１を形成した場合でも、ビアホール
２９の幅の大きさによらず、実質的に大きな接触面積を
保持することができる。
にアンチヒューズ３１を形成した場合でも、ビアホール
２９の幅の大きさによらず、実質的に大きな接触面積を
保持することができる。
【００２６】これにより、接触状態を良好に保持し、か
つ電界印加後のアンチヒューズ３１の抵抗値を低減させ
ることができる。
つ電界印加後のアンチヒューズ３１の抵抗値を低減させ
ることができる。
【００２７】
【発明の効果】以上のように、本発明の半導体装置にお
いては、非晶質半導体膜からなるアンチヒューズの下
に、開口部の底部の基板と接し、かつ少なくとも開口部
の開口端を越えて絶縁膜上に延在するように開口部を被
覆する第１の導電膜が形成されている。
いては、非晶質半導体膜からなるアンチヒューズの下
に、開口部の底部の基板と接し、かつ少なくとも開口部
の開口端を越えて絶縁膜上に延在するように開口部を被
覆する第１の導電膜が形成されている。
【００２８】即ち、第１の導電膜の表面積がプログラム
のための電圧を印加する電極とアンチヒューズとの実質
的な接触面積となるので、より微細化された開口部にア
ンチヒューズを形成した場合でも、開口部の幅の大きさ
によらず、実質的に大きな接触面積を保持することがで
きる。
のための電圧を印加する電極とアンチヒューズとの実質
的な接触面積となるので、より微細化された開口部にア
ンチヒューズを形成した場合でも、開口部の幅の大きさ
によらず、実質的に大きな接触面積を保持することがで
きる。
【００２９】これにより、接触状態を良好に保持し、か
つ電界印加後のアンチヒューズの抵抗値を低減させるこ
とができる。
つ電界印加後のアンチヒューズの抵抗値を低減させるこ
とができる。
【図１】本発明の半導体装置について説明する原理断面
図である。
図である。
【図２】本発明の第１の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その１）である。
ついて説明する断面図（その１）である。
【図３】本発明の第１の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その２）である。
ついて説明する断面図（その２）である。
【図４】本発明の第１の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その３）である。
ついて説明する断面図（その３）である。
【図５】本発明の第２の実施例のＦＰＧＡについて説明
する断面図である。
する断面図である。
【図６】従来例について説明する断面図である。
６ 基板、 ７，１７ 絶縁膜、 ８ 開口部、 ９，２１，３０ 第１の導電体層、 １０，22ａ，３１ アンチヒューズ（非晶質シリコン
層；非晶質半導体層）、 １１ 第２の導電体層、 １２ 半導体基板（基板）、 １３ ゲート絶縁膜、 １４ ゲート電極、 １５ ドレイン領域層、 １６ ソース領域層、 １８ コンタクトホール（開口部）、 １９，19ａ Ｔｉ膜、 ２０，２３ ＴｉＮ膜、 20ａ，24ａ，３２ ＴｉＮ膜（バリア導電体層）、 ２２ 非晶質シリコン層（非晶質半導体層）、 ２４，24ａ，３３ Ａｌ合金膜、 ２５ ドレイン電極（第２の導電体層）、 ２６ 下地絶縁体、 ２７ 第１の配線層（基板）、 ２８ 層間絶縁膜（絶縁膜）、 ２９ ビアホール（開口部）、 ３４ 第２の配線層（第２の導電体層）。
層；非晶質半導体層）、 １１ 第２の導電体層、 １２ 半導体基板（基板）、 １３ ゲート絶縁膜、 １４ ゲート電極、 １５ ドレイン領域層、 １６ ソース領域層、 １８ コンタクトホール（開口部）、 １９，19ａ Ｔｉ膜、 ２０，２３ ＴｉＮ膜、 20ａ，24ａ，３２ ＴｉＮ膜（バリア導電体層）、 ２２ 非晶質シリコン層（非晶質半導体層）、 ２４，24ａ，３３ Ａｌ合金膜、 ２５ ドレイン電極（第２の導電体層）、 ２６ 下地絶縁体、 ２７ 第１の配線層（基板）、 ２８ 層間絶縁膜（絶縁膜）、 ２９ ビアホール（開口部）、 ３４ 第２の配線層（第２の導電体層）。
Claims (3)
- 【請求項１】 半導体基板表面に形成された不純物領域
層と、 該不純物領域層上に形成された絶縁膜と、 該絶縁膜に形成され、該不純物領域層を露出する開口部
と、 該開口部上に形成され、該絶縁膜上に延在する導電パタ
ーンと、 該導電パターンの上及び側面全体に接触して形成された
非晶質半導体層と、 該非晶質半導体層の上及び側面全体に接触して形成され
た電極とを備え、 該半導体基板の不純物領域層と該電極間に電圧を印加す
ることで、該半導体基板の不純物領域層と該電極との導
通をとるアンチヒューズを含むことを特徴とする半導体
装置。 - 【請求項２】 半導体基板表面に絶縁膜を介して形成さ
れた第１の配線層と、 該第１の配線層上に形成された層間絶縁膜と、 該層間絶縁膜に形成され、該第１の配線層を露出する開
口部と、 該開口部上に形成され、該層間絶縁膜上に延在する導電
パターンと、 該導電パターンの上及び側面全体に接触して形成された
非晶質半導体層と、 該非晶質半導体層の上及び側面全体に接触して形成され
た第２の配線層とを備え、 該第１の配線層と該第２の配線層間に電圧を印加するこ
とで、該第１の配線層と該第２の配線層との導通をとる
アンチヒューズを含むことを特徴とする半導体装置。 - 【請求項３】 前記導電パターンはＴｉＮ膜を含むこと
を特徴とする請求項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27581791A JP3318934B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27581791A JP3318934B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114654A JPH05114654A (ja) | 1993-05-07 |
| JP3318934B2 true JP3318934B2 (ja) | 2002-08-26 |
Family
ID=17560842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27581791A Expired - Fee Related JP3318934B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318934B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998009327A1 (fr) * | 1996-08-28 | 1998-03-05 | Hitachi, Ltd. | Procede de production d'un circuit integre a semiconducteur, et circuit integre a semiconducteur |
-
1991
- 1991-10-23 JP JP27581791A patent/JP3318934B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05114654A (ja) | 1993-05-07 |
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