JP2978999B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、集積回路中に形成される
アンチフューズを備えた半導体装置及びその製造方法に
関する。

【０００２】近年、シリコンデバイスの多様なアプリケ
ーションとユーザーの多様なニーズに応える形でゲート
アレーとスタンダードセルの中間的な位置付けとしてフ
ィールドプログラマブルゲートアレーと呼ばれるデバイ
スが脚光を浴びている。

【０００３】原理は、ユーザーが任意の回路を構成する
ために回路書き込みを可能にするためのフューズ又はア
ンチフューズをデバイスに搭載している。

【０００４】

【従来の技術】ＦＰＧＡ（Field Programmable GateArr
ay)、ＰＲＯＭセル等を構成する半導体装置に用いられ
るアンチフューズは、例えば図５(c) に示すように、下
層配線層５１を覆う層間絶縁膜５２に形成されたコンタ
クトホール５３内において、下層配線層５１と上層配線
層５４との間に挟まれる非晶質のシリコン膜５５を有す
る構造をしている。

【０００５】この装置を形成する工程は次のようにな
る。即ち、アルミニウムよりなる下層配線層５１を絶縁
膜５０の上に形成し、全体を層間絶縁膜５２で覆った後
に、この層間絶縁膜５２をパターニングして下層配線層
５１の一部を露出するコンタクトホール５３を形成する
（図５(a))。

【０００６】ついで、ＣＶＤ法により非晶質のシリコン
膜５５を１０００Å程度積層した後に、これをフォトリ
ソグラフィー法によりパターニングしてコンタクトホー
ル５３の内部とその周辺に残存させ、これをアンチフュ
ーズとする（図５(b))。この後にアルミニウム膜を積層
し、これをパターニングして図５(c) に示す上層配線層
５４を形成する。

【０００７】そして、下層配線層５１と上層配線層５４
を導通させようとする場合には、これらの配線層５１，
５４間に１０Ｖ程度の電圧を印加し、ジュール熱により
非晶質シリコンを多結晶に相転移させ、これにより非晶
質シリコン膜５５を低抵抗化させる。

【０００８】

【発明が解決しようとする課題】しかし、このような製
造方法によれば、コンタクトホール５３に位置ずれが生
じる一方、非晶質シリコン膜５５が正確にパターニング
される場合には、図５(d) に示すようにコンタクトホー
ル５３から下層配線層５１の一部が露出すことがあり、
上層配線層５４と下層配線層５１が導通状態になってし
まうといった問題がある。

【０００９】これに対して、下層配線層５１の幅を太く
して位置合わせマージンを大きくとることが一般的に行
われているが、これにより配線の設計ルールの微細化が
律速されてしまうといった別の問題が生じる。

【００１０】本発明の目的は、下層配線層の幅を広げず
に位置合わせマージンを大きくすることができる半導体
装置及びその製造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記した課題は、図１〜
４に例示するように、少なくとも、前記下層配線層５
（23）の上面又は該下層配線層５（23）上部のバリアメ
タル膜４（24）の上面を露出した状態で、前記下層配線
層５（23）の周囲を絶縁物６，７（25, 26）により充填
する工程と、少なくとも、前記下層配線層５（23）又は
前記バリアメタル膜４（24）の上と前記下層配線層５
（23）の周囲領域にある前記絶縁物６，７（25, 26）の
上に、非晶質半導体膜９（27）を形成する工程と、前記
非晶質半導体膜９（27）を含む領域に層間絶縁膜10（2
8）を積層する工程と、前記層間絶縁膜10（28）のうち
少なくともアンチフューズ形成領域Ａにコンタクトホー
ル13（31）を形成し、前記非晶質半導体膜９（27）を表
出させる工程と、前記層間絶縁膜10（28）の上であって
前記コンタクトホール13（31）を含む経路に上層配線層
16（37）を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成する。

【００１２】前記半導体装置の製造方法において、図
３、４に例示するように、前記バリアメタル膜24は前記
下層配線層23の側面にも形成されていることを特徴とす
る。また、上記した課題は、図１(f) に例示するよう
に、下層配線層５と、前記下層配線層５の周囲の領域
に、前記下層配線層５の上面又は該下層配線層５上部の
バリアメタル膜４の上面まで充填され平坦化された絶縁
物６，７と、前記下層配線層５または前記バリアメタル
膜４の上と前記下層配線層５の周囲領域にある前記絶縁
物６，７の上にまたがって形成された非晶質半導体膜９
と、前記非晶質半導体膜９を含む領域上に形成された層
間絶縁膜１０と、前記層間絶縁膜１０のアンチフューズ
形成領域の前記非晶質半導体膜９に達するように形成さ
れたコンタクトホール１３と、前記層間絶縁膜１０上の
前記コンタクトホール１３を含む経路上に形成された上
層配線層１６とを有することを特徴とする半導体装置に
よって解決する。

【００１３】

【作 用】本発明によれば、下層配線層５の周囲に絶縁
物６，７を充填して平坦化した後に、下層配線層５の上
とその周囲に非晶質半導体膜９を形成し、ついで、層間
絶縁膜１０を設けてコンタクトホール１３を形成するよ
うにしている。

【００１４】このため、コンタクトホール１３の位置ズ
レが生じても下層配線層５を直に露出することはなく、
下層配線層５を広げずに位置合わせマージンを大きくで
き、アンチフューズ形成領域Ａでの下層配線層５と上層
配線層１６との直接的な導通は回避される。

【００１５】しかも、非晶質半導体膜９を下層配線層５
の周囲にまで及ばせているため、非晶質半導体膜９のパ
ターニングの際のマージンも大きくなる。また、第２の
発明によれば、下層配線層２３の側部にもバリアメタル
膜２４を形成しているため、その周囲の絶縁物６，７が
浅く形成されている場合でも、下層配線層２３を構成す
る金属元素が非晶質半導体膜２７に拡散することはな
く、非晶質半導体膜２７の不必要な低抵抗化が回避でき
る。

【００１６】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１、２は、本発明の第１実施例の製造工程を示す断面
図である。

【００１７】図において符号１は、半導体基板２上に形
成されたSiO₂等の絶縁膜で、まず、絶縁膜１の上に、１
％のシリコンを含むアルミニウム膜３と高融点金属膜４
をそれぞれ１μｍ、0.１μｍの厚さに積層する。

【００１８】そして、フォトリソグラフィー法により高
融点金属膜４とアルミニウム膜３をパターニングし、図
１(a) に示すような下層配線層５（5a、5b）を形成す
る。この後に、プラズマＣＶＤ法によりSiO₂膜６を全体
に０．１μｍの厚さに成長し、ついで、ＳＯＧ７を塗布
して下層配線層５の周囲の谷間（凹部）を充填し、併せ
て全体を平坦化する。

【００１９】そして、下層配線層５の上面が露出するま
でＳＯＧ７とSiO₂膜６を反応性イオンエッチング法によ
りエッチバックする。この場合、フッ素系のエッチング
ガスを用いる（図１(b))。

【００２０】次に、ＳＯＧ７のカバー膜となるSiO₂膜８
をＣＶＤ法により0.１μｍの厚さに成長した後に、これ
をフォトリソグラフィー法によりパターニングして、ア
ンチフューズ形成領域Ａとその周辺の部分を除去する
（図１(c))。

【００２１】つづいて、シラン（SiH₄）をソースガスと
する熱ＣＶＤ法により膜厚１０００Åの非晶質シリコン
膜９を成長する。ついで、非晶質シリコン（非晶質半導
体）膜９をフォトリソグラフィー法によりパターニング
して、アンチフューズ形成領域の下層配線層５上とその
周辺に残存させる（図１(d))。ここでＳＯＧ７に延在す
る非晶質シリコン膜９は、ＳＯＧ７のカバー膜として機
能する。

【００２２】なお、非晶質シリコン膜９を残す領域は、
後述する上層配線層１６と下層配線層５とを初めから導
通させる領域Ｂにかからなければよい。この後に、プラ
ズマＣＶＤ法によりSiO₂を成長して0.７μｍの厚さの層
間絶縁膜１０を積層し、これにより下層配線層５、ＳＯ
Ｇ７等を被覆する（図２(e))。ついで、フォトレジスト
１１を塗布し、これを露光、現像してアンチフューズ形
成領域Ａとその周辺領域、および導通領域Ｂを露出する
窓１２を形成する。

【００２３】ついで、窓１２から露出した層間絶縁膜１
０を反応性イオンエッチングにより除去してコンタクト
ホール１３を形成する。この場合、エッチングガスとし
てＣＦ₄ とＣＨＦ₃ を混合した反応ガスを使用すると、
非晶質シリコン膜９はエッチングストッパーとなる。

【００２４】非晶質シリコン膜９は、アンチフューズ形
成領域Ａとその周辺に形成されているため、コンタクト
ホール１３がアンチフューズ形成領域Ａからずれて形成
されても、コンタクトホール１３が下層配線層５ａを直
接表出させることはない（図２(f))。

【００２５】次に、全体に高融点金属膜１４をスパッタ
法等により０．１μｍの厚さに積層し、この上にシリコ
ンを１％含むアルミニウム膜１５を0.７μｍの膜厚に成
長する。

【００２６】そして、これらの膜１４，１５をパターニ
ングして少なくともコンタクトホール１３を通る配線経
路の上層配線層１６、１７を形成する（図２(g))。ま
た、アンチフューズ形成領域Ａのコンタクトホール１３
内を通る上層配線層１６は、下層配線層５ａ上の非晶質
シリコン膜９の上面に接触し、初期状態では下層配線層
５と導通することはない。これに対し、導通領域Ｂのコ
ンタクトホール１３内を通る上層配線層１７は、下層配
線層５ｂに直接接触して導通状態となっている。

【００２７】なお、上記した高融点金属は、バリアメタ
ルとして機能し、タングステン、モリブデン、チタン、
窒化チタン等がある（次の実施例でも同じ）。また、非
晶質シリコンの成長ガスとしては、上記以外にSi₂H₆ 、
その他の高次シラン、フッ化シリコン等があり、また膜
成長方法としては、上記以外にプラズマＣＶＤ法、光Ｃ
ＶＤ法等がある。

【００２８】次に、本実施例の作用について説明する。
上述した実施例において、非晶質シリコン膜９に接する
下層配線層5aと上層配線層１６の間に例えば１０Ｖ程度
の電圧を印加してジュール熱を発生させると、それらの
配線層に挟まれた部分の非晶質シリコン膜９だけが多結
晶に相転移して２００Ω以下まで低抵抗化し、上下の配
線層５ａ、１６を導通させる。

【００２９】また、その他の部分の非晶質シリコン膜９
は約１００ＭΩの抵抗値を維持し、絶縁状態となり、配
線層同士を短絡することはない。 （ｂ）本発明の第２実施例の説明。

【００３０】図３、４は、本発明の第１実施例の製造工
程を示す断面図である。図において符号２１は、半導体
基板２２上に形成されたSiO₂等の絶縁膜で、この絶縁膜
２１の上には、１wt％のシリコンを含むアルミニウムよ
りなる厚さ１μｍの下層配線層２３（２３ａ，２３ｂ）
が形成されている（図３(a))。

【００３１】ついで、ＣＶＤ法により０．１μｍ厚のタ
ングステン膜２４を下層配線層２３の上面及び側面に選
択的に形成する。この後に、第１実施例と同様に、下層
配線層２３の上面を露出させた状態で、下層配線層２３
の間に形成される谷間（凹部）をSiO₂膜２５及びＳＯＧ
２６により充填する（図３(b))。そして、ＣＶＤ法によ
り非晶質シリコン膜２７を１０００Åの膜厚に成長させ
て全体を覆う。非晶質シリコン膜２７は、ＳＯＧ２６の
カバー膜としての機能を備えている。

【００３２】この後に、プラズマＣＶＤ法によりSiO₂を
成長して層間絶縁膜２８を0.７μｍの厚さに積層し、こ
れにより非晶質シリコン膜２７を覆う。そして、フォト
レジスト２９を塗布し、これを露光、現像してアンチフ
ューズ形成領域Ａとその周辺領域に窓３０を形成する
（図３(c))。

【００３３】ついで、窓３０から露出した層間絶縁膜２
８を反応性イオンエッチングにより除去してコンタクト
ホール３１を形成し、ついでフォトレジスト２９を除去
する（図４(d))。そのエッチングガスは、第１実施例と
同様に、ＣＦ₄ とＣＨＦ₃ を混合した反応ガスを使用す
る。

【００３４】この場合、非晶質シリコン膜２７は全面に
形成されているため、コンタクトホール３１がアンチフ
ューズ形成領域Ａからずれても下層配線層５を直接表出
させることはない。

【００３５】次に、別なフォトレジスト３２を塗布し、
これを露光、現像して接触領域Ｂにある下層配線層２３
ｂの上に窓３３を形成し、この窓３３を通して層間絶縁
膜２８、非晶質シリコン膜２７を連続的にエッチング
し、下層配線層２３ｂを表出させる第二のコンタクトホ
ール３４を形成する（図４(e))。この場合、例えばC₂F₆
をエッチングガスとする。

【００３６】次に、第１実施例と同様に、高融点金属膜
３５とシリコンを１％含むアルミニウム膜３６によって
上層配線層３７を形成する（図４(g))。ここで、アンチ
フューズ形成領域Ａのコンタクトホール３１内を通る上
層配線層３７は、非晶質シリコン膜２７の上面に接触
し、初期状態では下層配線層２３ａと導通することはな
い。これに対し、導通領域Ｂのコンタクトホール３４内
を通る上層配線層３７は下層配線層２３ｂに直接接触し
て導通状態となっている。

【００３７】次に、本実施例の作用について説明する。
本実施例において、コンタクトホール３１内で非晶質シ
リコン膜２７に接する下層配線層２３ａと上層配線層３
７の間に例えば１０Ｖ程度の電圧を印加してジュール熱
を発生させると、下層配線層２３ａと上層配線層３７に
挟まれた部分の非晶質シリコン膜２７だけが低抵抗化す
る。

【００３８】また、その他の領域の非晶質シリコン膜は
１００ＭΩの抵抗値を維持し、絶縁状態となり、配線層
同士を不必要に短絡することはない。ところで、下層配
線層２３周囲のSiO₂膜２５及びＳＯＧ２６が浅く形成さ
れると下層配線層２３の側面が露出するが、この部分は
高融点金属のタングステン膜２４に覆われているので、
下層配線層２３を構成するアルミニウムが非晶質シリコ
ン膜２７に拡散して低抵抗化することはない。

【００３９】

【発明の効果】以上述べたように本発明によれば、本発
明によれば、下層配線層の周囲に絶縁物を充填して平坦
化した後に、下層配線層の上とその周囲に非晶質半導体
膜を形成し、ついで、層間絶縁膜を設けてコンタクトホ
ールを形成するようにしているので、コンタクトホール
の位置ズレが生じても下層配線層を直に露出することは
なく、下層配線層を広げずに位置合わせマージンを大き
くでき、アンチフューズ形成領域での下層配線層と上層
配線層との直接的な導通を回避できる。

【００４０】しかも、非晶質半導体膜を下層配線層の周
囲にまで及ばせているため、非晶質半導体膜のパターニ
ングの際のマージンも大きくなる。また、第２の発明に
よれば、下層配線層の側部にもバリアメタル膜を形成し
ているので、その周囲の絶縁物が浅く形成されている場
合でも、下層配線層を構成する金属元素が非晶質半導体
膜に拡散することはなく、非晶質半導体膜の不必要な低
抵抗化が回避できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す断面図（その１）で
ある。

【図２】本発明の第１実施例を示す断面図（その２）で
ある。

【図３】本発明の第２実施例を示す断面図（その１）で
ある。

【図４】本発明の第２実施例を示す断面図（その２）で
ある。

【図５】従来例を示す断面図である。

【符号の説明】

１、２１ 絶縁膜 ２、２２ 半導体基板 ４ 高融点金属膜（バリアメタル膜） ５、２３ 下層配線層 ６、２５ SiO₂膜 ７、２６ ＳＯＧ ９、２７ 非晶質シリコン膜（非晶質半導体膜） １０、２８ 層間絶縁膜 １３、３１、３４ コンタクトホール １６、１７、３７ 上層配線層 ２４ タングステン膜（バリアメタル膜）

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも下層配線層の上面又は該下層配
   線層上部のバリアメタル膜の上面を露出した状態で、前
   記下層配線層の周囲を絶縁物により充填する工程と、 少なくとも前記下層配線層又は前記バリアメタル膜の上
   と前記下層配線層の周囲領域にある前記絶縁膜の上に非
   晶質半導体膜を形成する工程と、 前記非晶質半導体膜を含む領域に層間絶縁膜を積層する
   工程と、 前記層間絶縁膜のうち少なくともアンチフューズ形成領
   域にコンタクトホールを形成し、前記非晶質半導体膜を
   表出させる工程と、 前記層間絶縁膜の上であって前記コンタクトホールを含
   む経路に上層配線層を形成する工程とを有することを特
   徴とする半導体装置の製造方法。
2. 【請求項２】前記バリアメタル膜は、前記下層配線層の
   側面にも形成されていることを特徴とする請求項１記載
   の半導体装置の製造方法。
3. 【請求項３】下層配線層と、 前記下層配線層の周囲の領域に、前記下層配線層の上面
   又は該下層配線層上部のバリアメタル膜の上面まで充填
   され平坦化された絶縁物と、 前記下層配線層または前記バリアメタル膜の上と前記下
   層配線層の周囲領域にある前記絶縁物の上にまたがって
   形成された非晶質半導体膜と、 前記非晶質半導体膜を含む領域上に形成された層間絶縁
   膜と、 前記層間絶縁膜のアンチフューズ形成領域の前記非晶質
   半導体膜に達するように形成されたコンタクトホール
   と、 前記層間絶縁膜上の前記コンタクトホールを含む経路上
   に形成された上層配線層とを有することを特徴とする半
   導体装置。