JP2004343011A - 半導体装置 - Google Patents
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Abstract
【課題】抵抗体をレーザ光によって容易に切断可能な構造を有する半導体装置を提供する。
【解決手段】半導体装置1は、半導体基板6と、第1絶縁体層4aと、金属層26eと、第2絶縁体層28と、抵抗体34とを有する。第1絶縁体層4aは、半導体基板6上に形成されており、金属層26eは、第1絶縁体層4a上に形成されている。金属層26eは、Auを含む。第2絶縁体層28は、金属層26e及び第1絶縁体層4aを覆うように設けられており、抵抗体34は、第2絶縁体層28上に設けられている。かかる構成の半導体装置1では、抵抗体34をレーザ光によって溶断する際に、抵抗体34を透過したレーザ光が金属層26eによって反射されるので、第1絶縁体層4a及び半導体基板6が保護される。また、金属層26eによってレーザ光が反射されるので、レーザ光の強度の調整が容易である。
【選択図】 図3
【解決手段】半導体装置1は、半導体基板6と、第1絶縁体層4aと、金属層26eと、第2絶縁体層28と、抵抗体34とを有する。第1絶縁体層4aは、半導体基板6上に形成されており、金属層26eは、第1絶縁体層4a上に形成されている。金属層26eは、Auを含む。第2絶縁体層28は、金属層26e及び第1絶縁体層4aを覆うように設けられており、抵抗体34は、第2絶縁体層28上に設けられている。かかる構成の半導体装置1では、抵抗体34をレーザ光によって溶断する際に、抵抗体34を透過したレーザ光が金属層26eによって反射されるので、第1絶縁体層4a及び半導体基板6が保護される。また、金属層26eによってレーザ光が反射されるので、レーザ光の強度の調整が容易である。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【0002】
【従来の技術】
増幅回路のバイアスを調整するために半導体装置に形成された抵抗体を、レーザ光によって溶断する技術が知られている。例えば、並列接続させた複数の抵抗体を有する半導体装置では、プロービングにより抵抗体の両端をモニタしながら、抵抗体への配線または抵抗体自体をレーザ光によって溶断する方法が用いられている(例えば、特許文献1及び2)。また、一つの抵抗体を有する半導体装置では、レーザ光によって抵抗体の一部を溶断して、電流が通過する経路長を等価的に引き伸ばすことによって、抵抗値を調整する方法が用いられている(例えば、特許文献3)。
【0003】
【特許文献1】
特開平06−310311号公報
【0004】
【特許文献2】
特開平08−070096号公報
【0005】
【特許文献3】
特開平09−232519号公報
【0006】
【発明が解決しようとする課題】
しかしながら、上述したいずれの方法によっても、レーザ光によって抵抗体を溶断する際に、レーザ光が半導体基板にまで到達することによって、半導体基板が溶融するという問題点がある。また、半導体基板を溶融させず、且つ、抵抗体を溶断可能とする条件を満たすようにレーザ光の強度を調整することは困難であるという問題点がある。
【0007】
本発明は上記問題点を解決するためになされたもので、抵抗体をレーザ光によって容易に切断可能な構造を有する半導体装置を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、半導体基板上に形成された第1の絶縁体層と、第1の絶縁体層上に形成された金属層と、金属層上に形成された第2の絶縁体層と、第2の絶縁体層上に形成され、レーザ光によって溶断される抵抗体とを備える。
【0009】
かかる構成の半導体装置によれば、抵抗体をレーザ光によって溶断する際に、抵抗体を透過したレーザ光は、金属層によって反射されるので、半導体基板が溶融されない。その結果、半導体基板上に形成された第1の絶縁体層も保護されるので、所望の抵抗値を容易に得ることができる。また、この半導体装置は、レーザ光を反射する金属層を有するので、抵抗体を溶断するためのレーザ光の強度の調整も容易である。
【0010】
【発明の実施の形態】
本発明の実施形態にかかる半導体装置1について添付の図面を参照して説明する。なお、以下の実施形態に関する説明においては、説明の理解を容易にするため、各図面において同一の要素または部分については同一の符号を附すこととする。
【0011】
図1は、半導体装置1を概略的に示す平面図である。図2は、半導体装置1に備えられた電界効果トランジスタ(Field Effect Transistor:FET)2の断面図である。また、図3は、図1のIII−III断面図であり、半導体装置1に備えられた抵抗部4を示す。
【0012】
図1に示すように、半導体装置1では、FET2のバイアス条件を調整するための抵抗部4がFET2のゲート電極に接続されている。FET2は、図2に示すように、GaAs製の半導体基板6を有している。半導体基板6の表層部には、活性層8が形成されており、活性層8の両端にはn+型の高濃度層10及び12が形成されている。
【0013】
FET2は、半導体基板6上に形成された絶縁体層14を有している。絶縁体層14は、厚さ0.08μmのSiNによって構成されている。絶縁体層14は、活性層8、高濃度層10及び12の上部において所定のパターンに開口されている。
【0014】
FET2は、高濃度層10、高濃度層12、活性層8のそれぞれの上部に形成された開口に、ドレイン電極16、ソース電極18、ゲート電極22を有している。ドレイン電極16及びソース電極18は、それぞれAuGe/Niによって構成されていおり、ゲート電極22は、Ti/Pt/Auの多層金属によって構成されている。また、FET2は、活性層8の上部の絶縁体層14上において上記の開口を囲むように設けられた絶縁体層20を有している。ゲート電極22は、この絶縁体層20の一部を覆うように設けられている。
【0015】
以上の構成を有するFET2上には、絶縁体層24が設けられている。絶縁体層24は、厚さ0.3μmのSiONによって構成されている。絶縁体層24は、ドレイン電極16及びソース電極18の上部が開口されたパターンを有している。これらの開口及び絶縁体層24の一部の上には、第1配線層26a、26bが設けられている。第1配線層26aは、ドレイン電極16に接触しており、第1配線層26bはソース電極18に接触している。また、絶縁体層24は、ゲート電極22の一端においても開口されており、この開口には第1配線層26cの一端が埋め込まれている(図1)。第1配線層26cの一端は、ゲート電極22にバイアス電圧を与えるために、ゲート電極22に接触している。
【0016】
第1配線層26a、26b、26c、及び絶縁体層24上には、第2絶縁体層28が設けられている。第2絶縁体層28は、厚さ0.35μmのSiONによって構成されている。第2絶縁体層28は、ゲート電極22に接触している第1配線層26cの一端の上部が開口されたパターンを有している(図1)。第2絶縁体層28が開口された部分には、第2配線層30aの一端が設けられており、第2配線層30aの一端は第1配線層26cと接触している。第2絶縁体層28上には、保護層32が設けられている。保護層32は、厚さ0.5μmのSiNによって構成されている。
【0017】
図1に示すように、第2配線層30aの他端は、抵抗部4に接続されている。抵抗部4は、図3に示すように、半導体基板6上に形成されている。抵抗部4は、半導体基板6上に形成された第1絶縁体層4aを有する。第1絶縁体層4aは、絶縁体層14及び24を含んでいる。絶縁体層14及び24は、FET2が形成された位置から連続して半導体基板6上に設けられている。絶縁体層14は、上述したように厚さ0.08μmのSiNによって構成されており、絶縁体層24は、厚さ0.3μmのSiONによって構成されている。
【0018】
抵抗部4は、第1絶縁体層4a上に金属層26eを有している。金属層26eは、下層から厚さ0.05μmのTi、厚さ0.04μmのPt、厚さ0.3μmのAuの多層金属によって構成されている。
【0019】
抵抗部4は、第1絶縁体層4a及び金属層26eの上部を覆う第2絶縁体層28を有する。第2絶縁体層28は、FET2上から連続して設けられたものであり、上述したように厚さ0.35μmのSiONによって構成されている。第2絶縁体層28には、金属層26eの上部において、深さ0.05μmの凹部が形成されている。抵抗部4は、この凹部の内部に、抵抗体34を有している。本実施形態では、複数の抵抗体34が並列されている。抵抗体34は、厚さ0.03μmであり、例えばNiCrによって構成される。
【0020】
以上のように構成される抵抗部4上には、第2配線層30aと、第2配線層30bが設けられている。第2配線層30aは、その一端がゲート電極22に接触し、他端が複数の抵抗体34それぞれの一端に接触するように設けられている。第2配線層30bはその一端が複数の抵抗体34それぞれの他端に接触するように設けられている。第2配線層30bの他端は、アース電位に接続される。抵抗体34、第2配線層30a及び30bは、FET2上から連続する保護層32によって覆われている。
【0021】
かかる構成を有する半導体装置1では、第2配線層30a及び第2配線層30bに並列接続された複数の抵抗体34が、レーザ光を用いて選択的に溶断されることによって(図1の参照符号c)、抵抗値が調整され、FET2に与えるバイアスが調整される。半導体装置1は、抵抗体34の下層に金属層26eを有するので、抵抗体34が溶断される際に、抵抗体34を透過したレーザ光が半導体基板6に達することなく、金属層26eによって反射される。したがって、半導体基板6が溶融されない。その結果、半導体基板6上に形成された第1絶縁体層4aが保護されるので、所望の抵抗値を容易に得ることができる。また、レーザ光を反射する金属層26eを有するので、抵抗体34を溶断するためのレーザ光の強度の調整が容易である。
【0022】
以下、半導体装置1の製造方法について説明する。ここでは、FET2が形成された状態からの工程を説明する。図4(a)は、半導体装置1の製造工程を示す断面図であり、FET2上に絶縁体層24が形成された状態を示す。図4(b)は、半導体装置1の実施形態にかかる製造工程を示す断面図であり、半導体基板6上に第1絶縁体層4aが形成された状態を示す。
【0023】
まず、図4(a)に示すように、FET2上では、ドレイン電極16、ソース電極18、及びゲート電極22上において開口された絶縁体層24が形成されると共に、図4(b)に示すように抵抗部4が形成される位置では、絶縁体層14上に厚さ0.3μmのSiONによって構成される絶縁体層24が形成される。絶縁体層24は、例えばCVDによって形成される。
【0024】
次に、抵抗部4を形成する位置において、金属層26eが形成される。図5(a)〜(h)は、半導体装置1の製造工程を示す断面図であり、金属層26eを形成する工程を順次示す。図5(a)に示すように、まず、絶縁体層24上にレジスト40が設けられる。このレジスト40は露光されず、その上部にSiO2といった絶縁体膜42が設けられる。絶縁体膜42は、例えばCVDによって形成される。
【0025】
次いで、絶縁体膜42上に、図5(c)に示すように開口されたパターンを有するレジスト44が設けられる。このレジスト44をマスクとして、図5(d)に示すようにRIE(Reactive Ion Etching)によって、絶縁体膜42が開口される。さらに、レジスト44及び絶縁体膜42をマスクとして、図5(e)に示すように、酸素プラズマアッシングによって、レジスト40が開口される。レジスト40は、絶縁体膜42の開口より、その開口が広くなるようオーバーエッチングされる。なお、レジスト44は、酸素プラズマアッシングによって除去される。
【0026】
次に、図5(f)に示すように、絶縁体膜42及びレジスト40の開口から、0.05μmのTi、0.04μmのPt、0.3μのAuが順に蒸着されることによって、金属層26eが形成される。金属膜26eの形成後、レジスト40及び絶縁体膜42が、リフトオフによって除去される(図5(g))。なお、金属層26eを形成する工程と並行して、第1配線層26a、26b、及び26cがFET2上にも形成される(図5(h))。
【0027】
次いで、金属層26eの上部に抵抗体34が形成される。図6(a)〜(e)は、半導体装置1の製造工程を示す断面図であり、抵抗体層を形成する工程を順次示す。この工程では、図6(a)に示すように、まず、金属層26e及び絶縁体層24を覆うように、厚さ0.35μmのSiONによって構成される第2絶縁体層28が設けられる。第2絶縁体層28は、例えばCVDによって形成される。そして、第2絶縁体層28の上部に、レジスト46が設けられる。レジスト46は、金属層26eの上部が開口するようにパターニングされる(図6(b))。
【0028】
次に、レジスト46をマスクとして、RIEによって、第2絶縁体層28に深さ0.05μmの凹部が形成される(図6(c))。そして、この凹部の内部に複数の抵抗体34が並列するように形成される(図6(d))。抵抗体34は、NiCrのスパッタによって設けることができる。さらに、リフトオフによってレジスト46が除去される。(図6(e))。
【0029】
次いで、抵抗体34に第2配線層30a及び30bが接続される。図7(a)〜(g)は、半導体装置1の製造工程を示す図であり、第2配線層30a及び30bを形成する工程を順次示す。この工程では、まず、図7(a)に示すように、抵抗体34及び絶縁体層28を覆うようにレジスト48が設けられる。そして、レジスト48上に、SiO2といった絶縁体膜50が設けられる(図7(b))。絶縁体膜50はCVDによって設けることができる。さらに、絶縁体膜50上にレジスト52が設けられる。レジスト52は、抵抗体34の上方において抵抗体34の縁部から所定幅内方を覆うようにパターニングされる(図7(c))。
【0030】
次に、レジスト52をマスクとして、RIEによって絶縁体膜50がエッチングされる(図7(d))。さらに、レジスト52及び絶縁体膜50をマスクとして、レジスト48が酸素プラズマアッシングにより除去される(図7(e))。このとき、レジスト52も並行して除去される。
【0031】
次に、絶縁体膜50及びレジスト48をマスクとして、厚さ0.05μmのTi、厚さ0.3μのAuが順次蒸着されることによって、第2配線層30a及び30bが形成される(図7(f))。
【0032】
第2配線層30a及び30bの形成後、レジスト48及び絶縁体膜50がリフトオフによって除去されることによって、第2配線層30a及び30bを形成する工程が完了する(図7(g))。さらに、抵抗体34、第2配線層30a及び30bを覆うように絶縁膜32を設けることによって、図3に示す抵抗部4を有する半導体装置1が製造される。以上のように形成された半導体装置1では、第2配線層30a及び30bに並列接続された複数の抵抗体34が、例えば、アルゴンレーザを用いて選択的に溶断されることによって、抵抗値が調整される。
【0033】
以下、第2実施形態にかかる半導体装置1aについて説明する。図8は、半導体装置1aの抵抗部4の断面図である。半導体装置1aは、FET2及び抵抗部4を備えている。半導体装置1aにおいて、FET2及び抵抗部4は、第1実施形態と同様の構成を有しているが、半導体装置1aでは、第2配線層30a及び30bに関わる構成が第1実施形態と異なる。
【0034】
半導体装置1aでは、抵抗体34及び第2絶縁体層28上に絶縁体層60が設けられている。この絶縁体層60は、抵抗体34の一対の縁部から所定幅内方において開口されたパターンを有している。第2配線層30a及び30bは、絶縁体層60上に設けられている。第2配線層30aは、絶縁体層60の一方の開口から複数の抵抗体34それぞれの一端に接続されている。第2配線層30bは、の他方の開口から複数の抵抗体34それぞれの他端に接続されている。絶縁体層60、第2配線層30a及び30bは、保護層32によって覆われている。
【0035】
以下、半導体装置1aの製造方法について説明する。ここでは、第1実施形態の半導体装置1の製造方法と異なる第2配線層30a及び30bを形成する工程について説明する。図9は、第2実施形態にかかる半導体装置1aの製造工程を示す断面図であり、第2配線層を形成する工程を順次示す。
【0036】
この工程では、まず、図9(a)に示すように、第2絶縁体層28及び抵抗体34上にSiONによって構成される絶縁体層60が設けられる。絶縁体層60は、例えばCVDによって設けられる。次に、絶縁体層60上にレジスト62が設けられる。レジスト62は、抵抗体34の一対の縁部から所定幅内方の位置において開口されたパターンを有する(図9(b))。そして、レジスト62をマスクとして、RIEによって絶縁体層60がエッチングされ(図9(c))、レジスト62が除去される(図9(d))。
【0037】
次に、レジスト64が絶縁体層60を覆うように設けられ(図9(e))、レジスト64上にSiO2によって構成される絶縁体膜66が設けられる(図9(f))。絶縁体膜66は、例えばCVDによって設けられる。さらに、絶縁体膜66上にレジスト68が設けられる。レジスト68は、抵抗体34の上方において、抵抗体34の縁部から所定幅内方を覆うパターンとされる(図9(g))。
【0038】
次に、レジスト68をマスクとして、絶縁体膜66がRIEによってエッチングされ(図9(h))、さらに、レジスト68及び絶縁体膜66をマスクとして、レジスト64が酸素プラズマアッシングによって除去される(図9(i))。このとき、レジスト68も並行して除去される。
【0039】
次に、絶縁体膜66及びレジスト64をマスクとして、厚さ0.05μmのTi、厚さ0.3μのAuが順次蒸着されることによって、第2配線層30a及び30bが形成される(図9(j))。そして、レジスト64及び絶縁体膜66がリフトオフによって除去されることによって、第2配線層30a及び30bを形成する工程が完了する。さらに、第2配線層30a及び30bを覆うように、保護層32を設けることによって、半導体装置1aが製造される。
【0040】
【発明の効果】
以上説明したように、本発明の半導体装置は、抵抗体の下層にレーザ光を反射するための金属層を有するので、抵抗体をレーザ光によって容易に切断可能である。
【図面の簡単な説明】
【図1】図1は、実施形態にかかる半導体装置を概略的に示す平面図である。
【図2】図2は、第1実施形態の半導体装置に備えられたFETの断面図である。
【図3】図3は、図1のIII−III断面図であり、第1実施形態の半導体装置に備えられた抵抗部を示す。
【図4】図4(a)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、FET上に絶縁体層が形成された状態を示す。図4(b)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、半導体基板上に第1絶縁体層が形成された状態を示す。
【図5】図5(a)〜(h)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、金属層を形成する工程を順次示す。
【図6】図6(a)〜(e)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、抵抗体層を形成する工程を順次示す。
【図7】図7(a)〜(g)は、実施形態にかかる半導体装置の製造工程を示す図であり、第2配線層を形成する工程を順次示す。
【図8】図8は、第2実施形態にかかる半導体装置の抵抗部の断面図である。
【図9】図9は、第2実施形態にかかる半導体装置の製造工程を示す図であり、第2配線層を形成する工程を順次示す。
【符号の説明】
1…半導体装置、2…FET、4…抵抗部、4a…第1絶縁体層、6…半導体基板、26e…金属層、28…第2絶縁体層、30a,30b…第2配線層、32…保護層、34…抵抗体。
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【0002】
【従来の技術】
増幅回路のバイアスを調整するために半導体装置に形成された抵抗体を、レーザ光によって溶断する技術が知られている。例えば、並列接続させた複数の抵抗体を有する半導体装置では、プロービングにより抵抗体の両端をモニタしながら、抵抗体への配線または抵抗体自体をレーザ光によって溶断する方法が用いられている(例えば、特許文献1及び2)。また、一つの抵抗体を有する半導体装置では、レーザ光によって抵抗体の一部を溶断して、電流が通過する経路長を等価的に引き伸ばすことによって、抵抗値を調整する方法が用いられている(例えば、特許文献3)。
【0003】
【特許文献1】
特開平06−310311号公報
【0004】
【特許文献2】
特開平08−070096号公報
【0005】
【特許文献3】
特開平09−232519号公報
【0006】
【発明が解決しようとする課題】
しかしながら、上述したいずれの方法によっても、レーザ光によって抵抗体を溶断する際に、レーザ光が半導体基板にまで到達することによって、半導体基板が溶融するという問題点がある。また、半導体基板を溶融させず、且つ、抵抗体を溶断可能とする条件を満たすようにレーザ光の強度を調整することは困難であるという問題点がある。
【0007】
本発明は上記問題点を解決するためになされたもので、抵抗体をレーザ光によって容易に切断可能な構造を有する半導体装置を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、半導体基板上に形成された第1の絶縁体層と、第1の絶縁体層上に形成された金属層と、金属層上に形成された第2の絶縁体層と、第2の絶縁体層上に形成され、レーザ光によって溶断される抵抗体とを備える。
【0009】
かかる構成の半導体装置によれば、抵抗体をレーザ光によって溶断する際に、抵抗体を透過したレーザ光は、金属層によって反射されるので、半導体基板が溶融されない。その結果、半導体基板上に形成された第1の絶縁体層も保護されるので、所望の抵抗値を容易に得ることができる。また、この半導体装置は、レーザ光を反射する金属層を有するので、抵抗体を溶断するためのレーザ光の強度の調整も容易である。
【0010】
【発明の実施の形態】
本発明の実施形態にかかる半導体装置1について添付の図面を参照して説明する。なお、以下の実施形態に関する説明においては、説明の理解を容易にするため、各図面において同一の要素または部分については同一の符号を附すこととする。
【0011】
図1は、半導体装置1を概略的に示す平面図である。図2は、半導体装置1に備えられた電界効果トランジスタ(Field Effect Transistor:FET)2の断面図である。また、図3は、図1のIII−III断面図であり、半導体装置1に備えられた抵抗部4を示す。
【0012】
図1に示すように、半導体装置1では、FET2のバイアス条件を調整するための抵抗部4がFET2のゲート電極に接続されている。FET2は、図2に示すように、GaAs製の半導体基板6を有している。半導体基板6の表層部には、活性層8が形成されており、活性層8の両端にはn+型の高濃度層10及び12が形成されている。
【0013】
FET2は、半導体基板6上に形成された絶縁体層14を有している。絶縁体層14は、厚さ0.08μmのSiNによって構成されている。絶縁体層14は、活性層8、高濃度層10及び12の上部において所定のパターンに開口されている。
【0014】
FET2は、高濃度層10、高濃度層12、活性層8のそれぞれの上部に形成された開口に、ドレイン電極16、ソース電極18、ゲート電極22を有している。ドレイン電極16及びソース電極18は、それぞれAuGe/Niによって構成されていおり、ゲート電極22は、Ti/Pt/Auの多層金属によって構成されている。また、FET2は、活性層8の上部の絶縁体層14上において上記の開口を囲むように設けられた絶縁体層20を有している。ゲート電極22は、この絶縁体層20の一部を覆うように設けられている。
【0015】
以上の構成を有するFET2上には、絶縁体層24が設けられている。絶縁体層24は、厚さ0.3μmのSiONによって構成されている。絶縁体層24は、ドレイン電極16及びソース電極18の上部が開口されたパターンを有している。これらの開口及び絶縁体層24の一部の上には、第1配線層26a、26bが設けられている。第1配線層26aは、ドレイン電極16に接触しており、第1配線層26bはソース電極18に接触している。また、絶縁体層24は、ゲート電極22の一端においても開口されており、この開口には第1配線層26cの一端が埋め込まれている(図1)。第1配線層26cの一端は、ゲート電極22にバイアス電圧を与えるために、ゲート電極22に接触している。
【0016】
第1配線層26a、26b、26c、及び絶縁体層24上には、第2絶縁体層28が設けられている。第2絶縁体層28は、厚さ0.35μmのSiONによって構成されている。第2絶縁体層28は、ゲート電極22に接触している第1配線層26cの一端の上部が開口されたパターンを有している(図1)。第2絶縁体層28が開口された部分には、第2配線層30aの一端が設けられており、第2配線層30aの一端は第1配線層26cと接触している。第2絶縁体層28上には、保護層32が設けられている。保護層32は、厚さ0.5μmのSiNによって構成されている。
【0017】
図1に示すように、第2配線層30aの他端は、抵抗部4に接続されている。抵抗部4は、図3に示すように、半導体基板6上に形成されている。抵抗部4は、半導体基板6上に形成された第1絶縁体層4aを有する。第1絶縁体層4aは、絶縁体層14及び24を含んでいる。絶縁体層14及び24は、FET2が形成された位置から連続して半導体基板6上に設けられている。絶縁体層14は、上述したように厚さ0.08μmのSiNによって構成されており、絶縁体層24は、厚さ0.3μmのSiONによって構成されている。
【0018】
抵抗部4は、第1絶縁体層4a上に金属層26eを有している。金属層26eは、下層から厚さ0.05μmのTi、厚さ0.04μmのPt、厚さ0.3μmのAuの多層金属によって構成されている。
【0019】
抵抗部4は、第1絶縁体層4a及び金属層26eの上部を覆う第2絶縁体層28を有する。第2絶縁体層28は、FET2上から連続して設けられたものであり、上述したように厚さ0.35μmのSiONによって構成されている。第2絶縁体層28には、金属層26eの上部において、深さ0.05μmの凹部が形成されている。抵抗部4は、この凹部の内部に、抵抗体34を有している。本実施形態では、複数の抵抗体34が並列されている。抵抗体34は、厚さ0.03μmであり、例えばNiCrによって構成される。
【0020】
以上のように構成される抵抗部4上には、第2配線層30aと、第2配線層30bが設けられている。第2配線層30aは、その一端がゲート電極22に接触し、他端が複数の抵抗体34それぞれの一端に接触するように設けられている。第2配線層30bはその一端が複数の抵抗体34それぞれの他端に接触するように設けられている。第2配線層30bの他端は、アース電位に接続される。抵抗体34、第2配線層30a及び30bは、FET2上から連続する保護層32によって覆われている。
【0021】
かかる構成を有する半導体装置1では、第2配線層30a及び第2配線層30bに並列接続された複数の抵抗体34が、レーザ光を用いて選択的に溶断されることによって(図1の参照符号c)、抵抗値が調整され、FET2に与えるバイアスが調整される。半導体装置1は、抵抗体34の下層に金属層26eを有するので、抵抗体34が溶断される際に、抵抗体34を透過したレーザ光が半導体基板6に達することなく、金属層26eによって反射される。したがって、半導体基板6が溶融されない。その結果、半導体基板6上に形成された第1絶縁体層4aが保護されるので、所望の抵抗値を容易に得ることができる。また、レーザ光を反射する金属層26eを有するので、抵抗体34を溶断するためのレーザ光の強度の調整が容易である。
【0022】
以下、半導体装置1の製造方法について説明する。ここでは、FET2が形成された状態からの工程を説明する。図4(a)は、半導体装置1の製造工程を示す断面図であり、FET2上に絶縁体層24が形成された状態を示す。図4(b)は、半導体装置1の実施形態にかかる製造工程を示す断面図であり、半導体基板6上に第1絶縁体層4aが形成された状態を示す。
【0023】
まず、図4(a)に示すように、FET2上では、ドレイン電極16、ソース電極18、及びゲート電極22上において開口された絶縁体層24が形成されると共に、図4(b)に示すように抵抗部4が形成される位置では、絶縁体層14上に厚さ0.3μmのSiONによって構成される絶縁体層24が形成される。絶縁体層24は、例えばCVDによって形成される。
【0024】
次に、抵抗部4を形成する位置において、金属層26eが形成される。図5(a)〜(h)は、半導体装置1の製造工程を示す断面図であり、金属層26eを形成する工程を順次示す。図5(a)に示すように、まず、絶縁体層24上にレジスト40が設けられる。このレジスト40は露光されず、その上部にSiO2といった絶縁体膜42が設けられる。絶縁体膜42は、例えばCVDによって形成される。
【0025】
次いで、絶縁体膜42上に、図5(c)に示すように開口されたパターンを有するレジスト44が設けられる。このレジスト44をマスクとして、図5(d)に示すようにRIE(Reactive Ion Etching)によって、絶縁体膜42が開口される。さらに、レジスト44及び絶縁体膜42をマスクとして、図5(e)に示すように、酸素プラズマアッシングによって、レジスト40が開口される。レジスト40は、絶縁体膜42の開口より、その開口が広くなるようオーバーエッチングされる。なお、レジスト44は、酸素プラズマアッシングによって除去される。
【0026】
次に、図5(f)に示すように、絶縁体膜42及びレジスト40の開口から、0.05μmのTi、0.04μmのPt、0.3μのAuが順に蒸着されることによって、金属層26eが形成される。金属膜26eの形成後、レジスト40及び絶縁体膜42が、リフトオフによって除去される(図5(g))。なお、金属層26eを形成する工程と並行して、第1配線層26a、26b、及び26cがFET2上にも形成される(図5(h))。
【0027】
次いで、金属層26eの上部に抵抗体34が形成される。図6(a)〜(e)は、半導体装置1の製造工程を示す断面図であり、抵抗体層を形成する工程を順次示す。この工程では、図6(a)に示すように、まず、金属層26e及び絶縁体層24を覆うように、厚さ0.35μmのSiONによって構成される第2絶縁体層28が設けられる。第2絶縁体層28は、例えばCVDによって形成される。そして、第2絶縁体層28の上部に、レジスト46が設けられる。レジスト46は、金属層26eの上部が開口するようにパターニングされる(図6(b))。
【0028】
次に、レジスト46をマスクとして、RIEによって、第2絶縁体層28に深さ0.05μmの凹部が形成される(図6(c))。そして、この凹部の内部に複数の抵抗体34が並列するように形成される(図6(d))。抵抗体34は、NiCrのスパッタによって設けることができる。さらに、リフトオフによってレジスト46が除去される。(図6(e))。
【0029】
次いで、抵抗体34に第2配線層30a及び30bが接続される。図7(a)〜(g)は、半導体装置1の製造工程を示す図であり、第2配線層30a及び30bを形成する工程を順次示す。この工程では、まず、図7(a)に示すように、抵抗体34及び絶縁体層28を覆うようにレジスト48が設けられる。そして、レジスト48上に、SiO2といった絶縁体膜50が設けられる(図7(b))。絶縁体膜50はCVDによって設けることができる。さらに、絶縁体膜50上にレジスト52が設けられる。レジスト52は、抵抗体34の上方において抵抗体34の縁部から所定幅内方を覆うようにパターニングされる(図7(c))。
【0030】
次に、レジスト52をマスクとして、RIEによって絶縁体膜50がエッチングされる(図7(d))。さらに、レジスト52及び絶縁体膜50をマスクとして、レジスト48が酸素プラズマアッシングにより除去される(図7(e))。このとき、レジスト52も並行して除去される。
【0031】
次に、絶縁体膜50及びレジスト48をマスクとして、厚さ0.05μmのTi、厚さ0.3μのAuが順次蒸着されることによって、第2配線層30a及び30bが形成される(図7(f))。
【0032】
第2配線層30a及び30bの形成後、レジスト48及び絶縁体膜50がリフトオフによって除去されることによって、第2配線層30a及び30bを形成する工程が完了する(図7(g))。さらに、抵抗体34、第2配線層30a及び30bを覆うように絶縁膜32を設けることによって、図3に示す抵抗部4を有する半導体装置1が製造される。以上のように形成された半導体装置1では、第2配線層30a及び30bに並列接続された複数の抵抗体34が、例えば、アルゴンレーザを用いて選択的に溶断されることによって、抵抗値が調整される。
【0033】
以下、第2実施形態にかかる半導体装置1aについて説明する。図8は、半導体装置1aの抵抗部4の断面図である。半導体装置1aは、FET2及び抵抗部4を備えている。半導体装置1aにおいて、FET2及び抵抗部4は、第1実施形態と同様の構成を有しているが、半導体装置1aでは、第2配線層30a及び30bに関わる構成が第1実施形態と異なる。
【0034】
半導体装置1aでは、抵抗体34及び第2絶縁体層28上に絶縁体層60が設けられている。この絶縁体層60は、抵抗体34の一対の縁部から所定幅内方において開口されたパターンを有している。第2配線層30a及び30bは、絶縁体層60上に設けられている。第2配線層30aは、絶縁体層60の一方の開口から複数の抵抗体34それぞれの一端に接続されている。第2配線層30bは、の他方の開口から複数の抵抗体34それぞれの他端に接続されている。絶縁体層60、第2配線層30a及び30bは、保護層32によって覆われている。
【0035】
以下、半導体装置1aの製造方法について説明する。ここでは、第1実施形態の半導体装置1の製造方法と異なる第2配線層30a及び30bを形成する工程について説明する。図9は、第2実施形態にかかる半導体装置1aの製造工程を示す断面図であり、第2配線層を形成する工程を順次示す。
【0036】
この工程では、まず、図9(a)に示すように、第2絶縁体層28及び抵抗体34上にSiONによって構成される絶縁体層60が設けられる。絶縁体層60は、例えばCVDによって設けられる。次に、絶縁体層60上にレジスト62が設けられる。レジスト62は、抵抗体34の一対の縁部から所定幅内方の位置において開口されたパターンを有する(図9(b))。そして、レジスト62をマスクとして、RIEによって絶縁体層60がエッチングされ(図9(c))、レジスト62が除去される(図9(d))。
【0037】
次に、レジスト64が絶縁体層60を覆うように設けられ(図9(e))、レジスト64上にSiO2によって構成される絶縁体膜66が設けられる(図9(f))。絶縁体膜66は、例えばCVDによって設けられる。さらに、絶縁体膜66上にレジスト68が設けられる。レジスト68は、抵抗体34の上方において、抵抗体34の縁部から所定幅内方を覆うパターンとされる(図9(g))。
【0038】
次に、レジスト68をマスクとして、絶縁体膜66がRIEによってエッチングされ(図9(h))、さらに、レジスト68及び絶縁体膜66をマスクとして、レジスト64が酸素プラズマアッシングによって除去される(図9(i))。このとき、レジスト68も並行して除去される。
【0039】
次に、絶縁体膜66及びレジスト64をマスクとして、厚さ0.05μmのTi、厚さ0.3μのAuが順次蒸着されることによって、第2配線層30a及び30bが形成される(図9(j))。そして、レジスト64及び絶縁体膜66がリフトオフによって除去されることによって、第2配線層30a及び30bを形成する工程が完了する。さらに、第2配線層30a及び30bを覆うように、保護層32を設けることによって、半導体装置1aが製造される。
【0040】
【発明の効果】
以上説明したように、本発明の半導体装置は、抵抗体の下層にレーザ光を反射するための金属層を有するので、抵抗体をレーザ光によって容易に切断可能である。
【図面の簡単な説明】
【図1】図1は、実施形態にかかる半導体装置を概略的に示す平面図である。
【図2】図2は、第1実施形態の半導体装置に備えられたFETの断面図である。
【図3】図3は、図1のIII−III断面図であり、第1実施形態の半導体装置に備えられた抵抗部を示す。
【図4】図4(a)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、FET上に絶縁体層が形成された状態を示す。図4(b)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、半導体基板上に第1絶縁体層が形成された状態を示す。
【図5】図5(a)〜(h)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、金属層を形成する工程を順次示す。
【図6】図6(a)〜(e)は、実施形態にかかる半導体装置の製造工程を示す断面図であり、抵抗体層を形成する工程を順次示す。
【図7】図7(a)〜(g)は、実施形態にかかる半導体装置の製造工程を示す図であり、第2配線層を形成する工程を順次示す。
【図8】図8は、第2実施形態にかかる半導体装置の抵抗部の断面図である。
【図9】図9は、第2実施形態にかかる半導体装置の製造工程を示す図であり、第2配線層を形成する工程を順次示す。
【符号の説明】
1…半導体装置、2…FET、4…抵抗部、4a…第1絶縁体層、6…半導体基板、26e…金属層、28…第2絶縁体層、30a,30b…第2配線層、32…保護層、34…抵抗体。
Claims (1)
- 半導体基板と、
前記半導体基板上に形成された第1の絶縁体層と、
前記第1の絶縁体層上に形成された金属層と、
前記金属層上に形成された第2の絶縁体層と、
前記第2の絶縁体層上に形成され、レーザ光によって溶断される抵抗体と
を備える半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003140916A JP2004343011A (ja) | 2003-05-19 | 2003-05-19 | 半導体装置 |
Applications Claiming Priority (1)
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Publications (1)
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JP2004343011A true JP2004343011A (ja) | 2004-12-02 |
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JP2003140916A Pending JP2004343011A (ja) | 2003-05-19 | 2003-05-19 | 半導体装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN103260814A (zh) * | 2010-12-30 | 2013-08-21 | 3M创新有限公司 | 使用具有金面层的支撑构件进行激光切割的设备和方法 |
JP7440254B2 (ja) | 2019-12-09 | 2024-02-28 | Koa株式会社 | 薄膜抵抗ネットワークの製造方法 |
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2003
- 2003-05-19 JP JP2003140916A patent/JP2004343011A/ja active Pending
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