JP2000031279A - 導体路の接触接続装置および接触接続方法 - Google Patents

導体路の接触接続装置および接触接続方法

Info

Publication number
JP2000031279A
JP2000031279A JP11150450A JP15045099A JP2000031279A JP 2000031279 A JP2000031279 A JP 2000031279A JP 11150450 A JP11150450 A JP 11150450A JP 15045099 A JP15045099 A JP 15045099A JP 2000031279 A JP2000031279 A JP 2000031279A
Authority
JP
Japan
Prior art keywords
contact hole
conductor
insulating layer
conductor track
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11150450A
Other languages
English (en)
Other versions
JP4717973B2 (ja
Inventor
Heribert Weber
ヴェーバー ヘリベルト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of JP2000031279A publication Critical patent/JP2000031279A/ja
Application granted granted Critical
Publication of JP4717973B2 publication Critical patent/JP4717973B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 導体路の接触接続にあたり、コンタクトホー
ル接触抵抗が大きくなる問題点をコンタクトホールに特
別なデザインを施すことで解消する。 【解決手段】 基板１０上に被着され第１の絶縁層５０
により覆われた第１の導体路４０を、第１の絶縁層５０
のコンタクトホールＬ′を介して第２の導体路６０と接
触接続する。コンタクトホールＬ′は、第１の導体路４
０の上の領域とそれに隣接する基板１０の上の領域をカ
バーしている。第２の導体路６０はコンタクトホール
Ｌ′内で、第１の導体路４０との接触領域７０からその
下に位置する基板１０へ向かって段階づけられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板上に被着され
第１の絶縁層により覆われた第１の導体路を、前記第１
の絶縁層のコンタクトホールを介して第２の導体路と接
触接続するための、導体路の接触接続装置および接触接
続方法に関する。なお、本発明は任意の導体路の接触接
続に利用できるけれども、ここでは本発明ならびにその
問題点について、シリコン基板上に被着されたプラチナ
導体路およびアルミニウムのボンディングランド導体路
の接触接続に関して説明する。
【０００２】
【従来の技術】図４のａ〜ｃには慣用の接触接続装置が
略示されており、図４ａは上から見た平面図、図４ｂは
絶縁層のエッチング側縁がポジティブな場合の断面図、
図４ｃは絶縁層のエッチング側縁がネガティブなときの
断面図である。
【０００３】図４のａ〜ｃの場合、参照符号１０により
シリコン基板が示されており、参照符号４０によりプラ
チナ導体路、５０によりＣＶＤ酸化物、５３によりポジ
ティブなエッチング側縁、５５によりネガティブなエッ
チ側縁が示されている。また、参照符号６０によりアル
ミニウムボンディングランド導体路が示されており、参
照符号６１によりウェブ領域、参照符号６２によりラン
ド領域、参照符号６５によりアルミニウムのくびれ、参
照符号６７によりエッジの裂断が示されており、さらに
参照符号Ｌによりコンタクトホール、Ｒｃによりコンタ
クトホール接触抵抗が示されている。
【０００４】図４のａ〜ｃに示されている配置構成は、
アルミニウムボンディングランド導体路６０における幅
の狭いウェブ領域６１を介して、アルミニウムボンディ
ングランド導体路における幅の広いランド領域６２へ、
細長いプラチナ導体路４０を導くために用いられる。
【０００５】シリコン基板１０の上に延在しているプラ
チナ導体路４０はまずはじめに、ＣＶＤ酸化物５０から
成る絶縁層によって完全に覆われる。次にプラチナ導体
路４０の端部領域において、ホトリソグラフィによる慣
用のエッチングプロセスによってＣＶＤ酸化物層５０に
コンタクトホールＬが開けられる。その際、コンタクト
ホールＬはプラチナ導体路４０の端部領域周縁部から間
隔をおいて配置されている。次に、図４のａに描かれて
いる配置構成が得られるよう、アルミニウムボンディン
グランド導体路６０の析出ならびにマスキングが行われ
る。
【０００６】このようにして形成された接触接続の品質
を判定するために、ＣＶＤ酸化物層５０に設けられたコ
ンタクトホールＬとアルミニウムボンディングランド導
体路６０において対応するランド領域６２との間の接触
抵抗Ｒｃが測定される。
【０００７】たとえばこのようなコンタクトホール接触
抵抗Ｒｃの測定は、コンタクトホール側縁がアルミニウ
ムによって覆われている度合いを表すために用いられ、
次にこれについて図４のｂとｃを参照しながら詳しく説
明する。
【０００８】コンタクトホールＬを湿式化学的に開口し
た場合、通常はＣＶＤ酸化物層に望ましいポジティブな
エッチング側縁５３が形成され、これによってコンタク
トホール側縁がアルミニウムによって良好な度合いで覆
われるようになり、つまりはコンタクトホール接触抵抗
Ｒｃが僅かになる（図４ｂ）。
【０００９】しかしながら標準的なプロセスによれば、
局所的にウェハ上でＣＶＤ酸化物層において望ましくな
いネガティブなエッチング側縁５５の生じる場合があ
り、つまりはコンタクトホール接触抵抗Ｒｃが高くなる
可能性がある（図４ｃ）。この原因として、ＣＶＤ酸化
物層５０の不均質な成長および／またはＣＶＤ酸化物層
５０とプラチナ導体路４０との間の界面における汚れを
挙げることができる。殊にこのようなネガティブなエッ
チング側縁によってコンタクトホール周縁部にくびれ６
５やエッジの裂断６７が発生し、その結果、コンタクト
ホール接触抵抗Ｒｃが高まり、最悪の場合、アルミニウ
ムボンディングランド導体路６０が切断され、該当コン
ポーネントが故障してしまうおそれがある。
【００１０】このように上述のような公知のやり方の欠
点として判明したのは、所定の割合（典型的には数％）
のコンポーネントは標準プロセスにおいて高いコンタク
トホール接触抵抗Ｒｃを有していることである。
【００１１】
【発明が解決しようとする課題】したがって本発明の課
題は、コンタクトホールの接触抵抗が大きくなる問題点
を解消することにある。
【００１２】
【課題を解決するための手段】本発明によればこの課題
は、コンタクトホールは、第１の導体路の上の領域とそ
れに隣接する基板の上の領域をカバーしており、第２の
導体路はコンタクトホール内で、第１の導体路との接触
領域からその下に位置する基板へ向かって段階づけられ
ていることにより解決される。
【００１３】
【発明の実施の形態】公知の手法とは異なり上記の構成
を採用すれば、コンタクトホール接触抵抗が大きくなる
問題点はコンタクトホールに特別なデザインを施したこ
とでもはや発生しない、という利点が得られる。
【００１４】本発明によれば、コンタクトホールの側縁
には依存しない確実な接触接続が達成され、そのことで
高い製造品質と歩留まりが保証される。
【００１５】本発明の基礎とする着想は以下の点にあ
る。すなわち、コンタクトホールは第１の導体路の上の
領域とそれに隣接する基板の領域をカバーしており、第
２の導体路はコンタクトホール内で、第１の導体路との
接触領域からその下に位置する基板へ向かって段階づけ
られている。換言すれば、第２の導体路は下降する段状
部を有しており、従来技術のように絶縁層に向かって上
昇する段状部だけではない。たとえば下降段状部につい
ては比較的小さい段差とすることができ、したがってい
っそう改善された段状部の被覆が可能となる。それゆえ
標準的なプロセスと異なり、絶縁層の厚さやコンタクト
ホール周縁部の側縁急峻度には依存しなくなる。
【００１６】従属請求項には、請求項１に記載の装置な
いしは請求項１１に記載の方法の有利な実施形態が示さ
れている。
【００１７】１つの有利な実施形態によれば、第２の導
体路は実質的にコンタクトホール内部に位置しており、
有利にはその周縁領域だけが絶縁層の上におかれてい
る。
【００１８】別の有利な実施形態によれば第２の導体路
は、第１の導体路上に接触している幅の狭いウェブ領域
とそれに続く幅の広いランド領域を有するボンディング
ランド導体路である。
【００１９】別の有利な実施形態によれば、第１の導体
路はアイレット状領域を有しており、このアイレット状
領域の上にコンタクトホールの周縁部が位置している。
この構成は、ウェットエッチング法を使用したときに殊
に有利である。なぜならばその際には、第１の導体路と
第１の絶縁層との間の縁に沿ってエッチスパイクの発生
する可能性があり、これによって所期のように用いられ
るホトレジストマスクの下で第１の絶縁層との距離が定
まらなくなってしまう。
【００２０】さらに別の有利な実施形態によれば、コン
タクトホール周縁部はアイレット状領域内に実質的にセ
ンタリングされて配置されている。これはプロセス許容
誤差の補償に役立つ。
【００２１】他の有利な実施形態によれば基板上に、電
気的な絶縁体および／または第１の導体路と第２の導体
路のための固着層として第２の絶縁層が設けられてい
る。
【００２２】その他の有利な実施形態によれば、第１お
よび／または第２の絶縁層は複数の絶縁層から成る。
【００２３】さらに別の有利な実施形態によれば、第１
および／または第２の絶縁層は導電層と非導電層の組み
合わせから成る。
【００２４】次に、図面を参照しながら本発明の実施例
について詳細に説明する。
【００２５】
【実施例】図１のａ〜ｃには、本発明による接触接続装
置の第１の実施形態が描かれており、ここで図１のａは
上から見た平面図、図１のｂは絶縁層のエッチング側縁
がポジディブな場合の断面図、さらに図１のｃは絶縁層
のエッチング側縁がネガティブな場合の断面図である。
【００２６】図１のａ〜ｃによれば、すでに説明した参
照符号に加えてＬ′によりコンタクトホールが示されて
おり、Ｌ′１によりウェブコンタクトホール領域、Ｌ′
２によりランドコンタクトホール領域、Ｒによりアルミ
ニウムボンディングランド導体路６０の周縁領域、７０
によりプラチナ導体路４０とアルミニウムボンディング
ランド導体路６０との間の接触領域、２０により窒化物
層、３０によりＲｅｏｘ（＝再酸化されたシリコン窒化
物）から成る固着層、１００によりエッチスパイクが示
されている。
【００２７】図１のａ〜ｃに描かれているようにこの第
１の実施形態の場合、コンタクトホールＬ′は、プラチ
ナ導体路４０の上の領域とそれに隣接する窒化物層２０
の上の領域を有している。アルミニウムボンディングラ
ンド導体路６０はコンタクトホールＬ′内で、プラチナ
導体路４０との接触領域７０から窒化物層２０へ向かっ
て、つまり基板１０の方へ向かって段階づけられてい
る。接触領域７０においてプラチナ導体路４０の上に接
触している幅の狭いウェブ領域６１およびこれに続くそ
れよりも幅の広いランド領域６２をもつアルミニウムボ
ンディングランド導体路６０は、実質的にコンタクトホ
ールＬ′内に位置しており、その周縁領域ＲだけがＣＶ
Ｄ酸化物層５０の上に位置している。
【００２８】この第１の実施形態では、アルミニウムボ
ンディングランド導体路６０はＣＶＤ酸化物層５０の上
ではなく窒化物層２０の上に置かれており、このことで
プラチナ導体路４０に対する段差が小さくなり、該当す
る段状部がアルミニウムで覆われる度合いが良好にな
る。
【００２９】図１のｂに示したエッチング側縁５３がポ
ジティブである場合も、図１のｃで示したエッチング側
縁５５がネガティブである場合も、接触抵抗Ｒｃは良好
な結果を示すようになる。なぜならば、もはやアルミニ
ウムの裂断が発生することはないからである。この場
合、プラチナ導体路４０端部の領域７０の大きさによ
り、接触抵抗の大きさが定められる。また、窒化物層２
０の上のランド領域６２とそれよりも幅の狭いウェブ領
域６１の位置によって、基板１０上のアルミニウムの良
好な固着が保証される。
【００３０】ランド領域６２とそれよりも幅の狭いウェ
ブ領域６１の窒化物層２０上の配置によって、プラチナ
導体路４０の上に突出するコンタクトホールＬ′が定め
られる。コンタクトホールＬ′をプラズマエッチング法
またはイオンビームエッチング法で開ける場合には、こ
れ以上の措置をとる必要はない。しかしコンタクトホー
ルＬ′をウェットエッチング法で開けるときには、エッ
チスパイク１００に起因して問題の発生する可能性があ
る。図１のａには、エッチスパイクの広がり方向が矢印
で示されている。
【００３１】図２は、第１の実施形態においてウェット
エッチング法の場合に発生する可能性のあるこの種のエ
ッチスパイク問題を説明するための略図である。
【００３２】図２の場合、これまで述べてきた参照符号
に加えて、参照符号８０によりＣＶＤ酸化物５０上のホ
トレジストが示されており、参照符号９０によりコンタ
クトホール窓が示されている。ここでよくわかるよう
に、プラチナ導体路とＣＶＤ酸化物との間の縁に沿って
エッチスパイク１００の発生する可能性があり、これに
よってホトレジストのマスク８０の下においてＣＶＤ酸
化物との距離が定まらなくなってしまう。
【００３３】図３のａ〜ｃには、本発明による接触接続
装置の第２の実施形態が描かれており、この場合、図３
のａは上から見た平面図であり、図３のｂは絶縁層のエ
ッチ側縁がポジティブな場合の断面図であり、図３のｃ
は絶縁層のエッチ側縁がネガティブな場合の断面図であ
る。
【００３４】ウェットエッチング法を利用したときにエ
ッチスパイクに対処するために、この第２の実施形態に
よればプラチナ導体路４０にアイレット状領域が設けら
れており、この領域はアルミニウムボンディングランド
導体路６０の周囲に輪郭に沿って配置されている。その
際、コンタクトホールＬ′の周縁部は、アイレット状領
域に実質的にセンタリングされて位置している。この場
合にも、アルミニウムボンディングランド導体路６０の
周縁領域ＲだけしかＣＶＤ酸化物５０の上に位置してい
ない。
【００３５】ＣＶＤ酸化物５０におけるコンタクトホー
ルＬ′のオーバエッチング時間は、できるかぎり余分な
く選定すべきである。それというのも、プラチナ導体路
４０は典型的には数１０ｎｍの厚さのＲｅｏｘ層の上に
設けられており、コンタクトホールＬ′内では必然的に
プラチナ層の僅かなアンダーエッチングとなるからであ
る。アルミニウムによりプラチナ／Ｒｅｏｘ段を覆う度
合いが大きいことで（厚み比約１：６）、第１の実施例
の場合のようにポジティブなエッジ側縁５３であっても
（図３ｂ）ネガティブなエッジ側縁５５であっても、ア
ルミニウムのエッジの裂断は生じない。
【００３６】付加的に、アイレット状領域内におけるア
ルミニウムの被着によりプラチナ導体路４０と窒化物層
２０の間に発生するかもしれない空隙を、後続のアルミ
ニウム熱処理においてＰｔとＡｌとの金属間相の形成に
より再び閉ざすことができる。
【００３７】これまで有利な実施例に基づき本発明を説
明してきたが、本発明はそれらに限定されるものではな
く、多種多様に変形可能である。
【００３８】たとえば、金属製導体路や固着層の材料や
絶縁材料は実例として挙げたにすぎず、それらを適切な
材料に置き換えてもかまわない。また、シリコン以外の
基板を使用してもよい。
【００３９】さらに、コンタクト窓の形状は図示の形状
に限定されるものではなく、他の形に変えることができ
る。
【図面の簡単な説明】
【図１】本発明による接触接続装置の第１の実施形態を
示す図である。
【図２】第１の実施形態においてウェットエッチング法
を使用したときに発生する可能性のあるエッチスパイク
問題を説明するための図である。
【図３】本発明による接触接続装置の第２の実施形態を
示す図である。
【図４】慣用の接触接続装置を示す図である。
【符号の説明】
１０ 基板 ２０ 窒化物層 ３０ 固着層 ４０ プラチナ導体路 ５０ ＣＶＤ酸化物 ５３ ポジティブなエッチング側縁 ５５ ネガティブなエッチング側縁 ６０ アルミニウムボンディングランド導体路 ６１ ウェッブ領域 ６２ ランド領域 Ｌ′ コンタクトホール Ｌ′１ ウェブコンタクトホール領域 Ｌ′２ ランドコンタクトホール領域 Ｒ 周縁領域

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板（１０）上に被着され第１の絶縁層
    （５０）により覆われた第１の導体路（４０）を、前記
    第１の絶縁層（５０）のコンタクトホール（Ｌ′）を介
    して第２の導体路（６０）と接触接続するための、導体
    路の接触接続装置において、 コンタクトホール（Ｌ′）は、第１の導体路（４０）の
    上の領域とそれに隣接する基板（１０）の上の領域をカ
    バーしており、 第２の導体路（６０）はコンタクトホール（Ｌ′）内
    で、第１の導体路（４０）との接触領域（７０）からそ
    の下に位置する基板（１０）へ向かって段階づけられて
    いることを特徴とする、 導体路の接触接続装置。
  2. 【請求項２】 前記第２の導体路（６０）は実質的にコ
    ンタクトホール（Ｌ′）内に位置しており、該第２の導
    体路の周縁領域（Ｒ）だけが絶縁層（５０）上に位置し
    ている、請求項１記載の装置。
  3. 【請求項３】 前記第２の導体路（６０）は、第１の導
    体路（４０）上に接触している幅の狭いウェブ領域（６
    １）とそれに続く幅の広いランド領域（６２）を有する
    ボンディングランド導体路である、請求項１または２記
    載の装置。
  4. 【請求項４】 前記第１の導体路（４０）はアイレット
    状領域を有しており、該アイレット状領域の上に前記コ
    ンタクトホール（Ｌ′）の周縁部が位置している、請求
    項１〜３のいずれか１項記載の装置。
  5. 【請求項５】 前記コンタクトホール（Ｌ′）の周縁部
    は、前記アイレット状領域上でセンタリングされて配置
    されている、請求項４記載の装置。
  6. 【請求項６】 前記基板（１０）上に、電気的な絶縁体
    および／または第１の導体路と第２の導体路のための固
    着層として第２の絶縁層（２０）が設けられている、請
    求項１〜５のいずれか１項記載の装置。
  7. 【請求項７】 前記基板（１０）または第２の絶縁層
    （２０）の上に、第３の絶縁層（３０）または第２の導
    体路（６０）のための固着層として導電層が設けられて
    いる、請求項１〜６のいずれか１項記載の装置。
  8. 【請求項８】 前記の第１および／または第２の絶縁層
    （２０，５０）は複数の絶縁層から成る、請求項１〜７
    のいずれか１項記載の装置。
  9. 【請求項９】 前記の第１および／または第２の絶縁層
    （２０，５０）は、導電層と非導電層の組み合わせから
    成る、請求項１〜７のいずれか１項記載の装置。
  10. 【請求項１０】 前記固着層（３０）はボンディングラ
    ンド導体路（６０）の下にも設けられている、請求項６
    〜９のいずれか１項記載の装置。
  11. 【請求項１１】 基板（１０）上に被着され第１の絶縁
    層（５０）により覆われた第１の導体路（４０）を、前
    記第１の絶縁層（５０）のコンタクトホール（Ｌ′）を
    介して第２の導体路（６０）と接触接続するための、導
    体路の接触接続方法において、 第１の導体路（４０）の上の領域とそれに隣接する基板
    （１０）の上の領域をもつコンタクトホール（Ｌ′）を
    形成し、 コンタクトホール（Ｌ′）内で第１の導体路（４０）と
    の接触領域（７０）からその下に位置する基板（１０）
    へ向かって段階づけられた第２の導体路（６０）を形成
    することを特徴とする、導体路の接触接続方法。
JP15045099A 1998-05-30 1999-05-28 導体路の接触接続装置および接触接続方法 Expired - Lifetime JP4717973B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19824400.2 1998-05-30
DE19824400A DE19824400C2 (de) 1998-05-30 1998-05-30 Leiterbahn-Kontaktierungsanordnung

Publications (2)

Publication Number Publication Date
JP2000031279A true JP2000031279A (ja) 2000-01-28
JP4717973B2 JP4717973B2 (ja) 2011-07-06

Family

ID=7869521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15045099A Expired - Lifetime JP4717973B2 (ja) 1998-05-30 1999-05-28 導体路の接触接続装置および接触接続方法

Country Status (3)

Country Link
US (1) US6303990B1 (ja)
JP (1) JP4717973B2 (ja)
DE (1) DE19824400C2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4008629B2 (ja) * 1999-09-10 2007-11-14 株式会社東芝 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体
DE102016222913A1 (de) 2016-11-21 2018-05-24 Robert Bosch Gmbh Gassensor mit einem Halbleitersubstrat mit mindestens einer Isolationsschicht und einer Leiterbahn
DE102017210585B3 (de) 2017-06-23 2018-09-27 Robert Bosch Gmbh Bondpadschichtsystem, Gassensor und Verfahren zur Herstellung eines Gassensors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57207354A (en) * 1981-06-15 1982-12-20 Toshiba Corp Manufacture of semiconductor device
JPS6072253A (ja) * 1983-09-28 1985-04-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH01215033A (ja) * 1988-02-24 1989-08-29 Fuji Electric Co Ltd 半導体チップ用ボンディングパッド
JPH07263555A (ja) * 1994-03-24 1995-10-13 Nec Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3577036A (en) * 1969-05-05 1971-05-04 Ibm Method and means for interconnecting conductors on different metalization pattern levels on monolithically fabricated integrated circuit chips
US4713682A (en) * 1984-04-25 1987-12-15 Honeywell Inc. Dielectric barrier material
US4827326A (en) * 1987-11-02 1989-05-02 Motorola, Inc. Integrated circuit having polyimide/metal passivation layer and method of manufacture using metal lift-off
US5106780A (en) * 1988-08-05 1992-04-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US5502002A (en) * 1992-05-21 1996-03-26 Hughes Aircraft Company Polyimide passivation of GaAs microwave monolithic integrated circuit flip-chip
US5652182A (en) * 1995-12-29 1997-07-29 Cypress Semiconductor Corporation Disposable posts for self-aligned non-enclosed contacts
US5869393A (en) * 1996-06-19 1999-02-09 Vanguard International Semiconductor Corp. Method for fabricating multi-level interconnection
US5888911A (en) * 1997-10-23 1999-03-30 Advanced Micro Devices, Inc. HSQ processing for reduced dielectric constant
US6046104A (en) * 1998-05-15 2000-04-04 Advanced Micro Devices, Inc. Low pressure baked HSQ gap fill layer following barrier layer deposition for high integrity borderless vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57207354A (en) * 1981-06-15 1982-12-20 Toshiba Corp Manufacture of semiconductor device
JPS6072253A (ja) * 1983-09-28 1985-04-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH01215033A (ja) * 1988-02-24 1989-08-29 Fuji Electric Co Ltd 半導体チップ用ボンディングパッド
JPH07263555A (ja) * 1994-03-24 1995-10-13 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP4717973B2 (ja) 2011-07-06
DE19824400C2 (de) 2000-05-18
DE19824400A1 (de) 1999-12-02
US6303990B1 (en) 2001-10-16

Similar Documents

Publication Publication Date Title
US6232647B1 (en) Air gap with borderless contact
EP0156185B1 (en) Electrode pattern of semiconductor device and method of forming thereof
JPH0821581B2 (ja) 半導体装置の製造方法
JPH0136250B2 (ja)
KR100214467B1 (ko) 반도체소자의 배선구조 형성방법
JP2702687B2 (ja) 半導体デバイスにおける接近離間型金属電極の形成方法
JP2000031279A (ja) 導体路の接触接続装置および接触接続方法
JPH09511875A (ja) 絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方法
JP3236479B2 (ja) 半導体装置
JP2591480B2 (ja) 半導体装置およびその製造方法
KR0182176B1 (ko) 반도체 소자의 접촉부 제조 공정
JP2001148423A (ja) 半導体装置の製造方法
JPS62281356A (ja) 半導体装置の製造方法
JPH08139087A (ja) 半導体素子の製造方法
KR100456394B1 (ko) 반도체제조장치및이를채용한반도체소자의배선형성방법
KR100632623B1 (ko) 반도체 소자의 금속배선 형성 방법
KR960002998B1 (ko) 반도체소자의 패드 제조방법
JPH0653249A (ja) 半導体装置の製造方法
KR100272577B1 (ko) 바이폴라 트랜지스터의 제조방법
KR100248805B1 (ko) 반도체 소자의 금속배선 형성방법
US20030153175A1 (en) Method of preventing aluminum sputtering during oxide via etching
KR19980048790A (ko) 반도체 소자의 메탈콘택 및 라인 형성방법
JPS6130418B2 (ja)
JPH0364933A (ja) 半導体装置の製造方法
JPH02134847A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060529

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100415

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100712

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100715

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100811

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110128

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110209

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110302

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110331

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140408

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term