JPH09511875A - 絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方法 - Google Patents

絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方法

Info

Publication number
JPH09511875A
JPH09511875A JP8528006A JP52800696A JPH09511875A JP H09511875 A JPH09511875 A JP H09511875A JP 8528006 A JP8528006 A JP 8528006A JP 52800696 A JP52800696 A JP 52800696A JP H09511875 A JPH09511875 A JP H09511875A
Authority
JP
Japan
Prior art keywords
insulating layer
layer
metal
substrate
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8528006A
Other languages
English (en)
Other versions
JP3055176B2 (ja
Inventor
コブリンガー、オットー
シュテツフラー、ヴェルナー
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPH09511875A publication Critical patent/JPH09511875A/ja
Application granted granted Critical
Publication of JP3055176B2 publication Critical patent/JP3055176B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/94Laser ablative material removal

Landscapes

  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 絶縁層の上にメタライゼーション層を形成し、上記絶縁層に貫通孔を同時に同一のマスクを使用して開ける、薄膜または半導体技術のための方法が記載される。基板1は、表面2上に、第1の絶縁層3および第2の絶縁層4を、第2の絶縁層4の上に被覆層5を、被覆層5の上に構造化マスク層6を、かつ基板の裏側から基板の表面2まで延びる金属を充填した開口7を有する。マスク層6は、開口7に面する領域と、金属層8で覆われるべき領域に開口が形成されるように構造化される。第1のエッチング工程により、構造化マスク層6で覆われていない領域の被覆層5に開口を形成する。その後、誘電体マスクを使用して、充填された開口7に面する領域の第2の絶縁層4をレーザ融除する。次に、第2のエッチング工程により、充填された開口7に面する領域の第1の絶縁層3と、金属層8で覆われるべき領域の第2の絶縁層4に同時に開口を形成し、これにより開口7は完全に第1の絶縁層3がなく、第2の絶縁層4は金属層8で覆われるべき領域から完全に除去され、第1の絶縁層3は実質的に基板の表面2の上に残される。周知の2マスク法と比較して、この1マスク法によれば方法が簡略化され、金属層で覆われるべき基板表面の領域で、上記の基板の表面が常に第1の絶縁層で覆われ、このようにして、メタライゼーション中に生じる欠陥による、工程に起因する故障をできる限り排除することができる。

Description

【発明の詳細な説明】 絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方 法 本発明は、絶縁層上にメタライゼーション層を形成し、同時に同一のマスクを 使用して、上記絶縁層に貫通孔を開ける方法に関する。この種の方法は、薄膜技 術または半導体技術、特に多層セラミック基板の薄膜配線の分野で使用すること ができる。 薄膜技術では、平坦な基板上で作業することが有利である。これにより、メタ ライゼーション中に生じる欠陥、特に短絡および基板の穴を回避、または少なく とも最小限に抑えることが可能になる。表面が粗い基板の場合、中間層または平 坦化層を導入してから薄膜を付着させることによって、この粗面を修正すること が通常行われている。この平坦化層はまた、後のメタライゼーション・レベルの 表面上に前の工程から残留する望ましいまたは望ましくない金属を絶縁するため の絶縁層としても用いられる。しかし、この平坦化層は、実際に基板への電気接 点を最初に開けなければならないため、工程のシーケンスに追加の要件を課す。 たとえば、平坦化層を基板の電気接点のレベルまで研磨するような工程が可能で ある。これを行う時に、基板のメタライゼーションが損傷してはならないので、 これはきわめて困難な工程である。 したがって、開口を絶縁層までエッチングし、これを金属で充填することはさ らに明白である。しかし、この方法も、開口全体に連続した信頼性のある金属接 続のために、平坦なフランクを絶縁層にエッチングしなければならないため、エ ッチング工程に非常に高い要件を課す。技術的な理由が絶縁層中では急な縁部だ けが可能であるというのであれば、金属を沈殿させ、その後に研磨することが必 要になる。さらに、この2マスク法(開口と金属導線の形成)による追加のコス トとは別に、調整と工程の許容誤差のために追加の空間が必要であり、このため 活性面積が増大し、収率が低下する。 もうひとつの決定的な要素は、絶縁材料の選択である。すなわち、2マスク法 において酸素イオンによる反応性イオン・エッチングの場合にエッチ・ストップ がないため、ポリイミドなどの有機絶縁層を後の除去またはリフトオフ工程に使 用するこができない。 ポリイミド構造の高温リフトオフ法については、IBMテクニカル・ディスク ロージャ・ブレティン、Vol.23、No.6、1980年11月、p.22 93〜2294に記載されている。この種の高温リフトオフ法は、エッチングを 酸素プラズマ中で行う必要があり、このエッチング工程でポリイミドも侵食され るため、保護されていないポリイミドの表面で実施することができない。したが って、反応性イオン・エッチングの間、窒化シリコンの薄い層をエッチ・ストッ プとして使用する。 本発明の目的は、絶縁層の上にメタライゼーション層を形成し、同一のマスク を使用して、エッチ・ストップ層を使用せずに、この層に貫通孔を開けることが できる方法を提供することにある。 具体的には、本発明は、請求項1の記載を提供するものである。 基板は、基板の表面上に設けた第1および第2の絶縁層と、第2の絶縁層上に 設けた被覆層と、被覆層の上に設けた構造化マスク層と、基板の裏側から基板の 表面にまで延び金属で充填された開口を有する。マスク層は、開口に面した領域 と金属層で覆われた領域に開口が形成されるような形で構造化される。構造化マ スク層で覆われない領域には、第1のエッチング工程により被覆層が開かれる。 この後、充填された開口に面した領域に、誘電マスクを使用して、第2の絶縁層 をレーザで融除する。この後、第2のエッチング工程により、第1の絶縁層の充 填した開口に面した領域と、第2の絶縁層の金属層で覆われる領域とを同時に開 き、これにより開口には完全に第1の絶縁層がなくなり、第2の絶縁層の金属で 覆われる領域は完全に除去され、第1の絶縁層は実質的に基板の表面上に残る。 周知の2マスク法と比較して、この1マスク法により、方法が簡略化され、金 属層で覆われる基板表面の領域で、上記の基板の表面が常に第1の絶縁層に覆わ れ、したがってメタライゼーション中の欠陥を原因とする、工程に起因する故障 ができる限り排除され、したがって後の最終製品の信頼性が大幅に増大すること が保証される。この方法の他の利点は、第2の絶縁層の縁部が急速にエッチング されることである。これは、金属リードが、レーザ融除用の誘電層の外側の限度 が終了する地点で絶縁層のみをふちどり、第1の絶縁層は後のエッチング工程の 結果、平坦な縁部を有するためである。 その他の有利な開発については、従属請求項に示すとおりである。 次に、構成例を使用し、下記を示す図面を参照して本発明を詳細に説明する。 第1図a)ないし第1図d)は、第1の絶縁層として有機層を使用した、本発 明による方法の各工程を示す。 第2図a)ないし第2図e)は、第1の絶縁層として無機層を使用した、本発 明による方法の各工程を示す。 第3図a)は、金属層を設けた後の開口の周囲の上面図、第3図b)は、その 断面図を示すと同時に、金属による絶縁ステージの良好なエッジ・カバレッジの 例を示す。 第4図a)および第5図a)、ならびに第4図b)および第5図b)はそれぞ れ、頻繁に発生するが、本発明の方法により避けることができる製造上の問題の 例の、上面図および断面図を示し、第4図では、これらの問題は二重開口部にお ける短絡であり、第5図では、金属を充填した基板の放射状またはC字形の亀裂 である。 第1図a)は、基板1の表面2の上に第1の絶縁層3およ び第2の絶縁層4を有する基板1を示す。 基板は半導体金属からなるものでも、酸化アルミニウム・セラミックまたはガ ラス・セラミックなどのセラミック材料であってもよい。この構成例では、第1 の絶縁層3は、有機材料、好ましくはポリイミドで製造され、第2の絶縁層4も 、有機材料、好ましくはポリイミドからなる。 第2の絶縁層4の上には被覆層5があり、これはヘキサメチルジシラザン、シ リコン、窒化シリコン、または酸化シリコンからなるものでも、金属からなるも のでもよい。被覆層5の上には、従来のフォトリソグラフィにより、適当な感光 性レジストからなる構造化マスク層6が設けられている。金属を充填した開口7 が、基板の裏側から基板の表面2まで延びている。基板の表面2に隣接する領域 には、開口7を充填する金属が、メッキされた金属の層7a、好ましくはニッケ ル層で覆われている。 マスク層6は、開口7に面する領域にも、後に金属層で覆われる領域にも開口 ができるような形で構造化されている。 基板1には、穴状の欠陥9および亀裂状の欠陥10が示してある。 第1図a)は、被覆層5の構造化マスク層6で覆われていない領域に開口を形 成した後の状態を示す。被覆層は所期の領域が、エッチング工程により除去され ている。この目的のため、湿式化学エッチング、またはたとえばCHF3、CF4 、もしくはC12/SF6による反応性イオン・エッチングが同様 に適している。 第1図b)は、誘電体マスクを使用して、第2の絶縁層4の、充填した開口7 に面した領域と、金属層で覆われるべき領域に、レーザ融除により第2の絶縁層 に開口を形成する方法を示す。レーザ融除を使用してポリイミドなどの有機層に 貫通孔を形成する方法は、たとえば、IBMテクニカル・ディスクロージャ・ブ レティン、Vol.26、No.7B、1983年12月、p.3586〜35 87、またはIBMテクニカル・ディスクロージャ・ブレティン、Vol.28 、No.5B、1985年10月、p.2034に記載されている。 誘電体マスクの開口は、開口7を介して絶縁層3および4に形成される開口を 画定し調節する、それよりかなり精密なマスク6の開口より顕著に大きい。しか し、被覆層5は、比較的厚いマスク層6で保護されており、レーザ融除により破 壊されることはない。 後に金属層で覆われる領域では、第2の絶縁層4の開口は幾分拡大されており 、第2の絶縁層4の縁部の角度がゆるくなり、被覆層5の縁部による鋭角の制限 が避けられる。このようにして、後の金属の沈殿中に、絶縁体ステージが妨害さ れることなく金属で覆われることが保証される。 レーザ融除ステップの後、第2のエッチング工程により、第1の絶縁層3の充 填した開口7に面する領域と、第2の絶縁層4の金属層で覆われるべき領域の両 方に、同時に開口が 形成される。第1図c)は、このエッチング工程の結果を示すが、これは特に反 応性酸素イオンによるエッチングが有利である。開口には完全に第1の絶縁層3 がなく、金属層で覆われるべき領域では第2の絶縁層4が完全に除去され、基板 表面2の第1の絶縁層3が一部除去される。このエッチング工程の重要な結果は 、開口7から第1の絶縁層3が完全に除去されるように、わずかにオーバー・エ ッチングを行っても、第1の絶縁層3が、基板表面2の金属により直接コーティ ングされることになっていない領域に残されることである。本発明による方法シ ーケンスの利点は主として、レーザ融除によるエッチング利得の結果、基板表面 の金属で覆われるべき領域の開口は、十分な厚さの絶縁層が基板表面上に残るが 、第2の絶縁層4の材料は確実に除去される程度に、第1の絶縁層3中に横方向 に貫入するにすぎない。 第3図a)は、金属層8を付着させた後の開口7の周囲を上面図で示し、第3 図b)はそれを断面図で示す。精密度の高いマスクの開口6と、これより顕著に 大きい誘電体マスクの開口6aとの間の狭い斜線部分2aだけが、第2のエッチ ング工程の間に第1の絶縁層中に意図せずに開かれる。この種の小さい領域は、 重要な部分の導体トラック8と開口7の位置を巧く修正することにより回避する ことができる。たとえば第5図a)に上面を、第5図b)に断面を示した基板中 の金属を充填した放射状またはC字形の割れ目11、12などに残った金属があ っても、いずれにせよその上を通過する 金属導体8によって短絡されるので、これらの小さい領域で破壊的な影響を及ぼ すことはない。上述の欠陥が短絡による故障の原因になるのは、開口7と次の金 属線8との距離が精密度の高いマスクの開口6と、これより顕著に大きい誘電体 マスクの開口6aとの間の差2aより小さい場合だけである。しかし、マスク6 とマスク6a、および上述の欠陥11、12のミスアライメントが偶然に一致す る確率はきわめて低い。 第1図d)で、基板は金属8が蒸着されており、基板表面上と前の工程でその ために準備された第1の絶縁層3の上の領域には、金属層8だけが存在する。 第2図a)ないし第2図e)は、第1の絶縁層3に無機層を使用した本発明に よる対応する工程シーケンスを示す。無機層は、たとえば、酸化シリコン、窒化 シリコン、ポリシリコンなどの材料からなるものでよい。この第2図a)ないし 第2図e)に示す方法は、第2図b)におけるレーザ融除により、充填した開口 7に面する領域の第2の絶縁層4が完全に除去されず、かつ第2のエッチング工 程が、第2図c)ないし第2図e)に示す結果をもたらす2つの部分工程により 行われるという点で、上述の工程シーケンスと異なる。第2のエッチング工程の 第1の部分工程では、第2図c)および第2図d)に示すように、充填した開口 7に面した領域の第2の絶縁層4が完全に除去される。第2のエッチング工程の 次の部分工程では、第2図e)に示すように、被覆層5が第2の絶縁層4の上に 突出するように、第2の絶縁層4が横方 向にエッチング・バックされる。 第2のエッチング工程の第1の部分工程は、数段階の湿式化学エッチング、ま たは数段階の反応性イオン・エッチングが好ましい。これらの数段階の湿式化学 エッチング、または数段階の反応性イオン・エッチングを使用する特殊なエッチ ング技術の結果として、絶縁層3の上の金属線8の通過が平坦に保たれる。第2 のエッチング工程の第2の部分工程は、反応性酸素イオンによるエッチングが好 ましい。 第2図e)に示したように、第2のエッチング工程の第2の部分工程の間に被 覆層5がある程度浸食される可能性がある。これは、絶縁材料、被覆層の材料、 およびエッチング媒体を適切に調整して選択することにより最小限に抑えること ができる。 エッチング工程の後、基板全体に、第1の構成例と同様に、金属を蒸着する。 本発明の工程シーケンスにより得られた金属8による良好なエッジ・カバレッジ を、第3図b)に例として示す。 結論として、第1の絶縁層3、第2の絶縁層4、および金属8を蒸着した被覆 層5からなる、不要になった構造は、基板の表面2から取り外し、これにより実 質的に残される第1の絶縁層3の上の開口7と、金属層8で覆われるべき領域が 、金属8で完全に被覆されたままになる。 これは従来から知られていた方法と比較して大きな利点であり、(とりわけ) 第4図a)および第4図b)に示した二 重開口部分の短絡など、メタライゼーション中の欠陥から生じる工程に起因する 故障を最大限に排除するための根源的寄与となる。
───────────────────────────────────────────────────── 【要約の続き】 比較して、この1マスク法によれば方法が簡略化され、 金属層で覆われるべき基板表面の領域で、上記の基板の 表面が常に第1の絶縁層で覆われ、このようにして、メ タライゼーション中に生じる欠陥による、工程に起因す る故障をできる限り排除することができる。

Claims (1)

  1. 【特許請求の範囲】 1.絶縁層上にメタライゼーション層を形成し、同一のマスクを使用して上記絶 縁層に貫通孔を開ける方法において、 基板(1)の表面(2)上に、第1の絶縁層(3)および第2の絶縁層(4) を、第2の絶縁層(4)の上に被覆層(5)と、被覆層(5)を上に構造化マス ク層(6)を、かつ基板の裏側から基板の表面(2)まで延びる金属を充填した 開口(7)を有する基板(1)を形成し、これによりマスク層(6)を、開口( 7)に面する領域と、金属層に覆われるべき領域に開口が形成されるように構造 化する工程と、 第1のエッチング工程により、構造化マスク層(6)で覆われていない領域の 被覆層(5)に開口を形成する工程と、 誘電体マスクを使用して、充填された開口(7)に面する領域の第2の絶縁層 (4)をレーザ融除する工程と、 第2のエッチング工程により、充填された開口(7)に面する領域の第1の絶 縁層(3)と、金属層で覆われた第2の絶縁層(4)に同時に開口を形成し、こ れにより開口(7)は完全に第1の絶縁層(3)がなく、第2の絶縁層(4)は 金属層で覆われるべき領域から完全に除去され、第1の絶縁層(3)が実質的に 基板の表面(2)の上に残されるようにする工程とを含む方法。 2.第1のエッチング工程が、CHF3、CF4、またはC12/SF6などの反応 性イオンによるエッチング、あるいは湿式 化学エッチングを含むことを特徴とする、請求項1に記載の方法。 3.第2のエッチング工程が、反応性酸素イオンによるエッチングを含むことを 特徴とする、請求項1または請求項2に記載の方法。 4.第1の絶縁層(3)が、有機材料、好ましくはポリイミドからなることを特 徴とする、請求項1ないし請求項3のいずれか一項に記載の方法。 5.レーザ融除が、充填した開口(7)に面する領域の第2の絶縁層(4)を完 全に除去せず、第2のエッチング工程が2段階で行われることを特徴とする、請 求項1に記載の方法。 6.第2のエッチング工程の第1の段階で、充填した開口(7)に面する領域の 第2の絶縁層(4)が完全に除去され、第2のエッチング工程の第2の段階で、 第2の絶縁層(4)が、被覆層(5)が第2の絶縁層(4)の上に突出するよう に横方向にエッチ・バックされることを特徴とする、請求項5に記載の方法。 7.第2のエッチング工程の第1の段階が、数段階の湿式化学エッチングまたは 反応性イオンによるエッチングを含み、第2のエッチング工程の第2の段階が、 反応性酸素イオンによるエッチングを含むことを特徴とする、請求項5または請 求項6に記載の方法。 8.第1の絶縁層(3)が無機材料からなり、この無機材料が酸化シリコン、窒 化シリコン、またはポリシリコンからな ることを特徴とする、請求項5ないし請求項7のいずれか一項に記載の方法。 9.被覆層(5)の上の構造化マスク層(6)が、構造化した感光性レジストで あり、被覆層(5)がヘキサメチルジシラザン、シリコン、窒化シリコン、酸化 シリコン、または金属からなることを特徴とする、請求項1ないし請求項8のい ずれか一項に記載の方法。 10.請求項1ないし請求項9のいずれか一項に記載の方法において、 基板(1)に金属(8)を蒸着する工程と、 第1の絶縁層(3)および第2の絶縁層(4)と、金属(8)を蒸着した被覆 層(5)からなる構造を基板の表面(2)から外し、これにより実質的に残され る第1の絶縁層(3)の、開口(7)と、金属層(8)に覆われるべき領域とが 完全に金属(8)で覆われたままにする工程とを追加した方法。
JP8528006A 1995-03-17 1995-05-23 絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方法 Expired - Lifetime JP3055176B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19509231A DE19509231C2 (de) 1995-03-17 1995-03-17 Verfahren zum Aufbringen einer Metallisierung auf einem Isolator und zum Öffnen von Durchgangslöchern in diesem
DE19509231.7 1995-03-17
PCT/EP1995/001960 WO1996029729A1 (de) 1995-03-17 1995-05-23 Verfahren zum aufbringen einer metallisierung auf einem isolator und zum öffnen von durchgangslöchern in diesem mittels derselben maske

Publications (2)

Publication Number Publication Date
JPH09511875A true JPH09511875A (ja) 1997-11-25
JP3055176B2 JP3055176B2 (ja) 2000-06-26

Family

ID=7756654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8528006A Expired - Lifetime JP3055176B2 (ja) 1995-03-17 1995-05-23 絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方法

Country Status (5)

Country Link
US (1) US5966633A (ja)
EP (1) EP0760161A1 (ja)
JP (1) JP3055176B2 (ja)
DE (1) DE19509231C2 (ja)
WO (1) WO1996029729A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19646970A1 (de) * 1996-11-14 1998-05-20 Iris Bohnet Verfahren zur Bildung einer elektrischen Verbindung bei Multi-Layer-Leiterplatten und Verfahren zur Herstellung einer solchen
US6259148B1 (en) * 1998-08-13 2001-07-10 International Business Machines Corporation Modular high frequency integrated circuit structure
US6512198B2 (en) 2001-05-15 2003-01-28 Lexmark International, Inc Removal of debris from laser ablated nozzle plates
DE50205841D1 (de) 2001-11-02 2006-04-20 Atmel Germany Gmbh Verfahren zum offnen eines kunststoffgehauses einer elektronischen baugruppe
DE10154017A1 (de) * 2001-11-02 2003-05-15 Atmel Germany Gmbh Verfahren zum Schutz einer kunststoffgehäusten elektronischen Baugruppe
TW200746534A (en) * 2006-06-06 2007-12-16 Univ Yuan Ze Manufacturing method of fuel cell having integrated catalyst layer and micro-sensor
US8187795B2 (en) * 2008-12-09 2012-05-29 The Board Of Trustees Of The University Of Illinois Patterning methods for stretchable structures

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4720470A (en) * 1983-12-15 1988-01-19 Laserpath Corporation Method of making electrical circuitry
US4904506A (en) * 1986-01-03 1990-02-27 International Business Machines Corporation Copper deposition from electroless plating bath
FR2598256B1 (fr) * 1986-04-30 1988-07-08 Thomson Csf Procede de gravure seche selective de couches de materiaux semi-conducteurs iii-v, et transistor obtenu par ce procede.
IT1191977B (it) * 1986-06-30 1988-03-31 Selenia Ind Elettroniche Tecnica per allineare con fotolitografia convenzionale una struttura sul retro di un campione con alta precisione di registrazione
US4807022A (en) * 1987-05-01 1989-02-21 Raytheon Company Simultaneous formation of via hole and tub structures for GaAs monolithic microwave integrated circuits
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
EP0536431B1 (de) * 1991-10-07 1994-11-30 Siemens Aktiengesellschaft Laserbearbeitungsverfahren für einen Dünnschichtaufbau
US5391516A (en) * 1991-10-10 1995-02-21 Martin Marietta Corp. Method for enhancement of semiconductor device contact pads
US5304511A (en) * 1992-09-29 1994-04-19 Mitsubishi Denki Kabushiki Kaisha Production method of T-shaped gate electrode in semiconductor device
US5374792A (en) * 1993-01-04 1994-12-20 General Electric Company Micromechanical moving structures including multiple contact switching system
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5462897A (en) * 1993-02-01 1995-10-31 International Business Machines Corporation Method for forming a thin film layer
US5518956A (en) * 1993-09-02 1996-05-21 General Electric Company Method of isolating vertical shorts in an electronic array using laser ablation
US5524339A (en) * 1994-09-19 1996-06-11 Martin Marietta Corporation Method for protecting gallium arsenide mmic air bridge structures
EP0804806A1 (en) * 1994-12-22 1997-11-05 Benedict G. Pace Device for superheating steam
US5616524A (en) * 1995-12-22 1997-04-01 General Electric Company Repair method for low noise metal lines in thin film imager devices

Also Published As

Publication number Publication date
JP3055176B2 (ja) 2000-06-26
DE19509231C2 (de) 2000-02-17
US5966633A (en) 1999-10-12
WO1996029729A1 (de) 1996-09-26
EP0760161A1 (de) 1997-03-05
DE19509231A1 (de) 1996-09-19

Similar Documents

Publication Publication Date Title
US4035276A (en) Making coplanar layers of thin films
US4410622A (en) Forming interconnections for multilevel interconnection metallurgy systems
US4670967A (en) Forming multilayer interconnections for a semiconductor device by vapor phase growth process
JPH04229627A (ja) 電気中継部構造およびその形成方法
JPH01503021A (ja) シリコンウエハ内に貫通導体を形成する為の平担化方法
JPH09511875A (ja) 絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方法
US5712195A (en) Method for making via structure with metallic spacer
US5397743A (en) Method of making a semiconductor device
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
JP2768294B2 (ja) 半導体装置の製造方法
KR100189967B1 (ko) 반도체장치의 다층배선 형성방법
KR100352304B1 (ko) 반도체 장치 및 그 제조 방법
JPH0856024A (ja) 集積回路の製造方法
JPH06177255A (ja) 半導体集積回路装置の製造方法
KR100293458B1 (ko) 반도체 소자의 금속 배선 및 그의 제조 방법
KR100235947B1 (ko) 반도체 소자의 제조방법
KR100265990B1 (ko) 반도체장치의 금속배선 형성방법
KR100246807B1 (ko) 반도체 소자의 제조 방법
JPH0645453A (ja) 半導体装置の製造方法
JPH08274098A (ja) 半導体装置及び半導体装置の製造方法
JPS6146051A (ja) 配線方法
JPH0334855B2 (ja)
JPH04346230A (ja) 集積回路の製造方法
JPH01220896A (ja) 多層電子回路の製造方法
KR20000001883A (ko) 반도체 소자의 콘택홀 형성방법