JPH06169017A - 埋込みアンチヒューズを有する集積回路の製造法 - Google Patents

埋込みアンチヒューズを有する集積回路の製造法

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Abstract

(57)【要約】 （修正有） 【目的】プログラム電圧の安定した埋込みアンチヒュー
ズを有する集積回路の製造法を提供する。 【構成】本発明の製造方法は、複数のパターン化された
導体３を基板１上に形成するステップと、第一誘電体層
７を前記パターン化導体３上に堆積するステップと、前
記パターン化した導体３の上部表面の一部を露出する第
一窓を形成する為に、前記第一誘電体層７をパターン化
するステップと、アモルファスシリコン層９を前記露出
部分上に形成するステップとを有することを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的にプログラムで
きるアンチヒューズを有する集積回路の製造方法に関す
る。
【０００２】
【従来の技術】今日最も高性能である集積回路は何百万
もの部品を持ち、複雑な製造技術を必要とする。この技
術は完全なマスクセットの設計から始まり、通常完成ま
でに長時間を要し、実行に要するコストは比較的高い。
大量に製造されるまたは高価格の集積回路においては、
かかる費用が正当化されるものの、廉価で小量生産され
る集積回路や比較的短時間で製造しなくてはならない集
積回路においては簡略化した技法が望まれる。そこで、
従来の製造技術で用いられているカスタマイズされた完
全なマスクセットを必要としないアプローチが開発され
てきている。
【０００３】一つのアプローチは全ての集積回路に対し
一つの標準マスクを使用して製造を行い、製造後、特定
の用途に応じてその集積回路をカスタマイズするもので
ある。このアプローチはプログラマブル論理アレイ（Ｐ
ＬＡ）や多くの読みだし専用記憶素子（ＲＯＭ）に一般
に使用されている。このカスタマイゼーションにおける
最も重要なステップは電気回路の選択的開／閉である。
【０００４】選択的に開／閉を行うための技法がいくつ
か開発されているが、この用途における電気回路を閉じ
る興味ある技法はしきい値以上の電圧をある構造物にか
け、それによって前記の構造物を高抵抗のオフ（ＯＦ
Ｆ）状態から低抵抗のオン（ＯＮ）状態へと変えるもの
である。前記の構造物は低抵抗のオン状態から高抵抗の
オフ状態へと変わるヒューズとの類似からアンチヒュー
ズと呼ばれている。このアンチヒューズを製造するため
の多くの技法が開発されている。例えば、アモルファス
シリコンを二つの導電性材料の間にはさんだ物が用いら
れる。しきい値以上の電圧をかけると、アモルファスシ
リコン層の抵抗は劇的に減少する。代表的なアンチヒュ
ーズ技法の記述については、例えば１９８４年４月１０
日および１９８６年７月８日にそれぞれ許可された米国
特許４，４４２，５０７号および４、５９９、７０５
号、並びにＢｉｐｏｌａｒ Ｃｉｒｃｕｉｔｓ ａｎｄ
Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅｔｉｎｇの１９８６年
９９〜１００頁（Ｃｏｏｋ著）を参照されたい。
【０００５】前記の回路の中で前記アンチヒューズは異
なる役割を果たすことが出来る。例えば、前記のアンチ
ヒューズはメモリー内に蓄積された情報を持つこともで
き、また、回路内の異なる部品を選択的に接続するのに
用いてもよい。多くの用途において前記アンチヒューズ
はレベル間誘電体を通じて電気回路を完成させる。レベ
ル間誘電体を通じてアンチヒューズを形成するのに用い
られるプロセスの詳細は異なるが、このプロセスは前記
誘電体をパターン化し、その下にある物質の一部を露出
する窓を形成し、ついで、材料、すなわちアモルファス
シリコン層、を前記の窓の中に堆積し、前記アモルファ
スシリコン層上に別の導電性物質を堆積するものであ
る。このデバイスをプログラムするため、すなわちその
抵抗を変化させるために、電圧をかける。
【０００６】
【発明が解決しようとする課題】このプロセスは多くの
用途において十分な結果をもたらしているが、前記のプ
ログラミング電圧と漏洩電流がデバイス間で大きくばら
つき、前記オン状態抵抗がゆっくりと経時変化すること
が見いだされた。上記のプロセスにおいては窓の底部の
アモルファスシリコン層の厚さを精密に調整するのは、
ステップカバリッジなどが十分でないため、困難であ
る。前記の窓は通常縦横比、すなわち窓高さの窓幅に対
する比、が１：１より大きい。この厚さ変動値は上に述
べたデバイスの特性において望ましくない変動を起こす
プロセッシングパラメータの一つであると思われる。
【０００７】
【課題を解決するための手段】前記課題を解決する為
に、本発明の方法は、基板上に複数のパターン化された
導体を形成するステップ、第一誘電体層をパターン化さ
れた導体上に堆積するステップ、前記の誘電体層をパタ
ーン化し、パターン化された導体の上部表面の一部を露
出する少なくとも一つの第一の窓を形成するステップ、
および露出した上部にアモルファスシリコン層を形成す
るステップによってアンチヒューズを形成することを含
む。更に、第二誘電体層を堆積し、前記第二誘電体層を
パターン化して前記アモルファスシリコン層の一部を露
出する少なくとも一つの第二窓を形成することによって
回路を形成できる。通常、複数の第一および第二の窓が
存在する。少なくとも一つの窓に金属が堆積される。金
属はまた前記誘電体の表面に堆積し、パターン化されて
もよい。
【０００８】好ましい実施例においては、前記アモルフ
ァスシリコン層は堆積とパターニングによって前記の露
出表面上に形成される。前記第一の誘電体は比較的薄く
なければならず、前記の窓は望ましくは０．５：１ある
いはそれ以下の縦横比を持つ。前記のアンチヒューズは
ついでそのしきい値を越える電圧を前記アンチヒューズ
スタックにかけることによってプログラムすることがで
きる。
【０００９】
【実施例】本発明の代表的実施例について記述し、つい
でいくつかのその他の実施例について述べる。図１は基
板１、導体３、第一バリア層５、および第一誘電体層７
を示している。ここで基板とは他の材料の下に位置し、
それを支える材料を意味する。前記基板１は従ってデバ
イス素子の有無を問わないシリコンであってよく、ある
いは酸化シリコンや窒化シリコンなどの誘電体でよい。
前記導体３は通常アルミニウムであり、しばしば銅また
はシリコンなどの他の元素を小量含み、よく知られた技
法で堆積されている。前記バリア層５はアルミニウムと
シリコンの相互拡散を防ぐ物質からなる。かかるバリア
層５および物質はよく知られている。前記バリア層５を
堆積した後バリア層および前記アルミニウムをパターン
化しパターン化導体を形成する。それから第一誘電体層
７を堆積する。前記誘電体は薄層に堆積できる物が望ま
しい。具体的選択としてはドーパントの有無を問わな
い、プラズマ強化ＴＥＯＳがあげられる。
【００１０】前記第一誘電体層７をパターン化し、少な
くともパターン化した導体の上部表面の選択された一部
を露出する窓を形成する、すなわち第一バリア層５の表
面の一部が露出する。前記誘電体層が薄いため、前記の
窓の縦横比は０．５：１またはそれ以下にできる。かか
る小さな縦横比はその後堆積されるアモルファスシリコ
ン層の均一性を確実にするため望ましい。従来の公知の
技法をこれらのステップに用いることができる。作製さ
れた構造を図２に示す。
【００１１】ついで、図３において、アモルファスシリ
コン層９、導電層１１、および第二バリア層１３の各層
を堆積し、パターン化して、このパターン化した導体の
表面の露出部分を覆う。前記アモルファスシリコン層９
はオフ状態で高抵抗を持たなければならない。アモルフ
ァスシリコンに水素などのドーパントを比較的小量（通
常２０原子％以下）加えることにより、前記の抵抗値を
増加させることができる。前記導電層１１、例えばチタ
ンまたは導体３の材料で、これはプログラミング電圧が
加えられたときに前記のアモルファスシリコン層の抵抗
値を減少させる材料である。前記のプログラミング電圧
は局部的加熱を生じ、前記のシリコンまたは導電層の片
方または両方の拡散と珪化物の形成が起こる。導電層は
チタン以外にも選択可能である。前記の導電層はまた前
記アモルファスシリコン層９の反対側にすなわち第一バ
リア層５とアモルファスシリコン層９の間に、置いても
よく、あるいは前記アモルファスシリコン層９の各側に
一つづつ、２層の導電層層を存在させてもよい。さら
に、前記導電層はいくつかの実施例では省略することも
できる。その際はパターン化された導体３からの物質が
導電層の役割を果たす。第二バリアー層１３は第一バリ
アー層５と同じ役割を果たす。
【００１２】第二誘電体層１５を堆積し、パターン化し
て前記アモルファスシリコン層９の選択された部分を露
出する少なくとも一つの窓を形成する。ついで窓の中に
金属１７を堆積するが、これは前記第二誘電体層１５の
上に堆積してもよい。第二誘電体層１５上に堆積する場
合、図４に示す形式の構造を持つようにパターン化され
る。
【００１３】前記の構造について、前記の追加マスクは
短所であるが、窓内にアモルファスシリコン層を堆積す
る方法に比べて、アモルファスシリコン層の必要量は少
ない。しかし、本発明の前記アンチヒューズの特性はア
ンチヒューズ毎に大きくばらつくことがなく、プログラ
ミング電圧における変動がシリコンを窓内に堆積するア
ンチヒューズよりも少ない。
【００１４】その他の実施例としては、例えば、前記パ
ターン化された導体は個々のデバイスの素子であっても
よい。ＴＥＯＳ以外の誘電体を使用することもできる。
さらに、前記の導体はタングステンでもよく、また前記
第一及び第二バリヤー層を省略することもできる。
【００１５】
【発明の効果】以上述べた如く、本発明の方法により製
造されたアンチヒューズは、特性がアンチヒューズ毎に
大きくばらつくことがなく、プログラミング電圧におけ
る変動も少ないという利点がある。
【図面の簡単な説明】
【図１】本発明の製造第１段階での集積回路の部分断面
図である。
【図２】本発明の製造第２段階での集積回路の部分断面
図である。
【図３】本発明の製造第３段階での集積回路の部分断面
図である。
【図４】本発明の製造第４段階での集積回路の部分断面
図である。
【符号の説明】
１ 基板 ３ 導体 ５ 第一バリア層 ７ 第一誘電体層 ９ アモルファスシリコン層 １１ 導電層 １３ 第二バリア層 １５ 第二誘電体層 １７ 金属

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数のパターン化された導体（３）を基
    板（１）上に形成するステップと、 第一誘電体層（７）を前記パターン化導体（３）上に堆
    積するステップと、 前記パターン化した導体（３）の上部表面の一部を露出
    する第一窓を形成する為に、前記第一誘電体層（７）を
    パターン化するステップと、 アモルファスシリコン層（９）を前記露出部分上に形成
    するステップとを有することを特徴とする埋込みアンチ
    ヒューズを有する集積回路の製造方法。
  2. 【請求項２】 前記形成するステップは、前記露出部分
    を被覆する為に、前記アモルファスシリコン層（９）を
    堆積しパターン化するステップをさらに含むことを特徴
    とする請求項１の方法。
  3. 【請求項３】 前記アモルファスシリコン層（９）の一
    部を露出する第二の窓を形成する為に、第二誘電体層
    （１５）を堆積するステップと、 前記第二誘電体層（１５）をパターン化するステップと
    をさらに含むことを特徴とする請求項２の方法。
  4. 【請求項４】 金属（１７）を少なくとも前記の第二の
    窓内に堆積するステップをさらに含むことを特徴とする
    請求項３の方法。
  5. 【請求項５】 導電層（１１）を堆積するステップをさ
    らに含み、前記導電層（１１）の層が前記アモルファス
    シリコン層（９）と隣接することを特徴とする請求項４
    の方法。
  6. 【請求項６】 前記アモルファスシリコン層（９）と前
    記導体（３）にバリア層（５）を、または前記アモルフ
    ァスシリコン層（９）と前記金属（１７）の間にバリア
    層（１３）を堆積するステップをさらに含むことを特徴
    とする請求項４の方法。
  7. 【請求項７】 前記アモルファスシリコン層（９）をプ
    ログラムする為に、前記のアモルファスシリコン層
    （９）にそのしきい値以上の電圧をかけるステップをさ
    らに含むことを特徴とする請求項４の方法。
  8. 【請求項８】 前記第一の窓が０．５：１以下の縦横比
    を持つことを特徴とする請求項１の方法。
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