KR100234444B1 - 집적회로 제조방법 - Google Patents

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Abstract

유전체층을 통해 전기적 구성 요소들을 접속하는 하나이상의 안티퓨즈를 갖는 집적회로 안티퓨즈는 유전체가 침전되기전에 형성되어 안티퓨즈를 노출시키는 윈도우를 형성하기 위해 패턴화된다.

Description

집적 회로 제조 방법
제1도 내지 4도는 본 발명에 따른 몇몇 제조 단계에서 안티퓨즈 스택을 포함하는 집적 회로 일부의 단면도.
명료히 하기위해, 도식된 소자들은 일정한 비율로 척도된 것이 아니다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 3 : 전도체
7 : 유전체층 9 : 무정형 실리콘
15 : 제 2 유전체층 17 : 금속
본 발명은 전기적으로 프로그램가능한 하나 이상의 안티퓨즈를 가진 집적 회로에 관한 것이다.
오늘날 최첨단 집적 회로는 수백만개의 구성 요소를 가지고 있으며 복잡한 제조 기술을 필요로 한다. 완전한 마스크 세트의 설계로 시작되는 기술은 일반적으로 완성되는 데에는 시간이 더 걸리고 구현하는데 비교적 비용이 비싸다. 많은 양으로 또는 고가로 생산된 집적 회로는 그 경비가 정당화될 수 있다. 그러나 싸고 적은 수량으로 제조되는 회로에는 간단한 기술이 바람직하나, 비교적 신속히 제조되어야 한다. 따라서, 종래의 제조 기술과 함께 사용된 완전한 주문 마스크 세트를 필요로 하지 않는 해결책이 개발되고 있다.
한가지 해결책은 모든 집적 회로에 대해 표준 마스크 세트를 사용하여 제조가 완성된후 특별한 응용을 하기 위해서 회로를 주문에 맞게 만든다. 상기 해결책은 보통 프로그램 가능한 논리 어레이(PLA)와 많은 판독 전용 메모리(ROM)에 사용된다. 주문자 제조 공정에서 필수적인 단계는 전기 회로를 선택적으로 개방시키거나 폐쇄시키는 것이다.
선택적으로 회로를 개방시키거나 폐쇄시키는 몇몇 기술이 개발되었고, 이것을 응용하기 위해 관련되는 전기 회로를 폐쇄시키기 위한 기술은 전구조에 걸쳐서 임계전압을 초과한 전압을 인가시켜 고저항 OFF 상태로부터 저저항 ON 상태로 구조를 변화시킨다. 그 구조는 저저항 ON 상태로부터 고저항 OFF 상태로 변화시키는 잘 알려진 퓨즈와 비교하여 안티퓨즈라고 명명된다. 안티퓨즈를 제조하기 위하여 많은 기술들이 개발되고 있다. 예로, 두개의 전도물질사이에 무정형 실리콘이 사용될 수 있다. 임계 전압을 초과하는 전압이 인가되었을 때, 무정형 실리콘의 저항은 급격히 감소한다. 대표적인 안티퓨즈 기술의 서술을 위하여 예로, 1984 년 4 월 10 일과 1986 년 7 월 8 일 각각 발행된 미합중국 특허 제 4, 442, 507 호와 제 4, 599, 705 호 그리고 COOK, PP. 99-100, 1986 바이폴라 회로와 기술 회의를 참조한다.
회로내에서의 안티퓨즈는 다른 기능을 수행할 수도 있다. 예로, 안티퓨즈는 메모리에 저장된 정보를 포함할 수 있거나 회로내의 다른 구성 요소들을 선택적으로 접속시키는데 사용될 수 있다. 많은 응용에서 안티퓨즈는 레벨사이의 유전체를 통해 전기회로를 완성하는 것으로 알려졌다. 레벨사이의 유전체를 통하여 안티퓨즈를 형성시키는데 사용되는 공정의 자세한 사항들은 다르지만, 밑에 있는 물질의 일부를 노출시키는 윈도우를 형성하기 위해 공정은 유전체를 패턴화시킨 다음, 물질 즉, 윈도우에 무정형 실리콘을, 그리고 무정형 실리콘위에 다른 전도 물질을 침전시킨다. 전압이 인가되어 장치가 프로그램화 즉, 장치의 저항이 변한다.
상기 공정으로 많은 응용을 하는데 필요한 적절한 결과가 생긴다. 그러나 프로그래밍 전압과 누설 전류는 장치마다 현격히 변할 수도 있으며 ON 상태 저항은 시간에 따라 서서히 변화하는 것으로 알려졌다. 상술된 공정에서, 단계 범위가 불충분하여 윈도우의 밑에서 무정한 실리콘의 두께를 정확하게 제어하는 것은 힘들다. 윈도우는 전형적으로 종횡비 즉, 1 : 1 이상의 윈도우 폭대 윈도우 높이의 비를 가진다. 상기 두께 변화는 처리 변수중의 하나로서 상술된 장치 특성에 바람직하지 않은 변화를 초래 한다.
기판위에 복수의 패턴화된 전도체를 형성시키는 단계에 의해서 안티퓨즈를 형성하는 단계와, 패턴화된 전도체 위에 제 1 유전체층을 침전시키는 단계와, 패턴화된 전도체의 최상부 표면의 일부를 노출시키는 최소 한개의 제 1 윈도우를 형성하기 위해 유전체층을 패턴화시키는 단계와, 그리고 노출된 상부의 일부분위에 비정질 실리콘 층을 형성시키는 단계를 포함하는 집적 회로 제조 방법이 기술된다. 제 2 유전체층을 침전시키고 무정형 실리콘의 일부를 노출시키는 적어도 한개의 제 2 윈도우를 형성하기 위해서 제 2 유전체를 패턴화 시킴으로서 회로 제조는 계속된다. 일반적으로, 여러개의 제 1 과 제 2 윈도우가 존재한다. 금속은 최소 한개의 윈도우안에 침전되고, 또한 유전체의 표면위에 침전되어 패턴화될 수도 있다.
보다나은 실시예에서, 노출된 표면위에 침전시키고 패턴화시킴으로써 무정형 실리콘이 형성된다. 제 1 유전체는 비교적 얇고 윈도우는 바람직하게 0.5 : 1 이하의 종횡비를 가진다. 이때 안티퓨즈는 안티퓨즈 스택전면에 걸쳐서 임계 전압을 초과하는 전압을 인가함으로서 프로그램화된다.
본 발명의 전형적인 실시예가 논술된 다음 대체 가능한 몇몇 실시예도 언급될 것이다. 제 1 도는 기판(1), 전도체(3), 제 1 장벽층(5)과 제 1 유전체층(7)을 서술한다. 기판 이라는 용어는 하부에 놓여 다른 물질을 지탱하는 물질을 지칭하는데 사용된다. 그래서 기판(1)은 디바이스 소자를 가지거나 가지지 아니한 실리콘, 또는 실리콘 산화물 또는 질화물 등등 같은 유전체일 것이다. 전도체는 전형적으로 공지의 기술에 의해 침전되는 동이나 실리콘 같은 다른 소자들이 종종 약간들어있는 알루미늄일 것이다. 장벽층은 알루미늄과 실리콘의 간이 확산을 방지하는 물질로 구성된다. 이러한 장벽층과 물질들은 업계의 숙련자들에게 잘알려져 있다. 장벽층이 침전된후, 장벽층과 알루미늄은 패턴화되어 패턴화된 전도체를 형성한다. 이제 제 1 유전체층(7)이 침전되었다. 유전체는 얇은 층에 침전될 수 있는 유전체가 바람직하다. 도핑제를 가지거나 가지지 않은 플라즈마 강화 TOES 를 전형적으로 선택한다.
이제 제 1 유전체층(7)이 패턴화되어 패턴화된 전도체 최상부 표면의 적어도 선택된 부분을 노출시키는 윈도우를 형성한다. 즉, 제 1 장벽층(5) 표면의 일부가 노출된다. 유전체층이 얇기 때문에, 윈도우는 0.5 : 1 이하의 종횡비를 가질 수 있다. 이렇게 작은 종횡비는 계속해서 침전된 비정질 실리콘에 균일성을 줄수 있기 때문에 바람직하다. 이러한 단계에 종래의 그리고 공지의 기술이 사용될 수 있으며 산출된 구조는 제 2 도에 서술된다.
이제 무정형 실리콘(9), 전도물질(11), 그리고 제 2 장벽 물질(13)층들이 침전되고 패턴화되어 패턴화된 전도체 상부이 노출 부위를 보호한다. 결과적으로 나타나는 패턴구조는 제 3 도에 도시된다. OFF 상태에서 무정형 실리콘은 높은 저항을 지녀야 한다. 수소와 같은 도핑제를, 전형적으로 20 원자 퍼센트 이하로, 비교적 적은양을 무정형 실리콘에 함유시킴으로서 저항을 증가시키는데 도움이 된다. 전도물질(11)즉, 티타늄, 또는 전도체(3)의 물질은 프로그래밍 전압이 인가되었을때, 무정형 실리콘의 저항을 감소시키는 물질이다. 프로그래밍 전압은 실리콘과 전도물질 중의 하나 혹은 이들 모두를 확산시켜서 규소화합물을 형성시킨 후에 생기는 국부적인 열을 낸다. 티티늄외의 전도물질은 업계의 숙련자들이 선택한다. 전도물질은 무정형 실리콘층의 다른 측면위 즉, 층(5 와 9)사이에 존재하여 무정형 실리콘층의 각 측면위에 하나씩, 두개의 전도물질 층이 존재한다. 추가적으로, 몇몇 실시예에서 전도물질은 생략될 수도 있다. 이때 패턴화된 전도체(3)로부터의 물질이 전도물질의 기능을 수행한다. 제 2 장벽층은 제 1 장벽층(5)과 같은 구실을 한다.
유전체층(15)이 침전되어 무정형 실리콘의 선택된 부위를 노출시키는 최저 한개의 윈도우를 형성시키기 위해 패턴화된다. 이제 윈도우에 금속(17)이 침전되고, 마찬가지로 유전체층의 상부에 침전될 수도 있다. 만일 유전체층의 상부에 침전된다면, 제 4 도에 도시된 형의 구조를 형성하기 위해 패턴화된다.
이제 구조에 대한 몇가지 언급이 필요하다. 만일 추가적인 마스크가 불리하다면, 윈도우에 무정형 실리콘이 침전되는 공정에 대해서는 보다 적은 무정형 실리콘이 필요하다. 그러나, 본 발명의 안티퓨즈는 안티퓨즈별로 급격하게 변하지 않는 특성이 있고, 윈도우에 실리콘이 침전되는 안티퓨즈에 대해서는 프로그래밍 전압의 변화가 적다.
다른 실시예들은 업계의 숙련자들에 의해 고려될 수 있다. 예로, 패턴화된 전도체는 개별적인 디바이스들의 소지일 것이다. TEOS 외의 유전체가 사용될 수도 있다. 부가적으로, 전도체는 텅스텐이며, 제 1 및 제 2 장벽층은 생략될 수 있다.

Claims (8)

  1. 기판(1)상에 복수의 패턴화된 전도체(3)를 형성하는 단계, 상기 패턴화된 전도체(3)상에 제1유전체층(7)을 침전시키는 단계, 상기 패턴화된 전도체(3)의 상부 표면의 일부분을 노출시키는 적어도 한 개의 제1윈도우를 형성하기 위해 상기 제1유전체층(7)을 패턴화하는 단계, 및 상기 노출된 부분상에 무정형 실리콘층(9)을 형성하는 단계에 의해, 안티퓨즈를 형성함을 포함하고 있는 것을 특징으로 하는 집적회로 제조방법.
  2. 제1항에 있어서, 상기 형성하는 단계는 상기 노출된 일부분을 덮기 위해 상기 무정형 실리콘(9)을 침전시키고 패턴화하는 단계를 더 포함하고 있는 것을 특징으로 하는 집적회로 제조방법.
  3. 제2항에 있어서, 제2유전체층(15)을 침전시키는 단계, 및 상기 무정형 실리콘(9)의 일부분을 노출시키는 적어도 한 개의 제2윈도우를 형성하기 위해 상기 상기 제2유전체층(15)을 패턴화하는 단계를 더 포함하고 있는 것을 특징으로 하는 집적회로 제조방법.
  4. 제3항에 있어서, 상기 적어도 한 개의 제2윈도우에 금속(17)을 침전시키는 단계를 더 포함하고 있는 것을 특징으로 하는 집적회로 제조방법.
  5. 제4항에 있어서, 상기 무정형 실리콘에 인접한 적어도 하나의 전도 물질 층(11)을 침전시키는 단계를 더 포함하고 있는 것을 특징으로 하는 집적회로 제조방법.
  6. 제4항에 있어서, 상기 무정형 실리콘(9)과 상기 패턴화된 전도체(3) 또는 상기 금속(17) 사이에 있는 적어도 하나의 장벽 물질 층(5)을 침전시키는 단계를 더 포함하고 있는 것을 특징으로 하는 집적회로 제조방법.
  7. 제4항에 있어서, 상기 무정형 실리콘(9)을 프로그래밍하기 위해 무정형 실리콘(9) 양단에 임계전압을 초과한 전압을 인가하는 단계를 더 포함하고 있는 것을 특징으로 하는 집적회로 제조방법.
  8. 제1항에 있어서, 상기 제1윈도우는 0.5 : 1이하의 종횡비를 가지고 있는 것을 특징으로 하는 집적회로 제조방법.
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