JPH03209867A - 非熔断半導体記憶装置 - Google Patents
非熔断半導体記憶装置Info
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- JPH03209867A JPH03209867A JP2004797A JP479790A JPH03209867A JP H03209867 A JPH03209867 A JP H03209867A JP 2004797 A JP2004797 A JP 2004797A JP 479790 A JP479790 A JP 479790A JP H03209867 A JPH03209867 A JP H03209867A
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Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、非熔断性七ユーズの構造に関する。
［従来の技術］
従来の非溶断性ヒユーズは、第２図に示すように、半導
体基板２０１上に酸化膜２０２があり、その上にはＮ＋
型多結晶Ｓｉ層２０３があり、該Ｎ＋多結晶Ｓｉ層２０
３上には層間絶縁膜２０４があり、その後、フォトリソ
技術及びエツチング技術により非溶断性ヒユーズ用のコ
ンタクトポールｌ開設する。その後、アモルファスＳｉ
層２０５を形成しフォトリソ技術及びエツチング技術に
より所望のパターンに加工する。その後、スパッター法
により、バリアメタル層２０６．Ａｔ電極層２０７を形
成した後フォトリソ技術及びエツチング技術により、該
アモルファス８１層２０５にオーバーラツプしてパター
ン加工する。
体基板２０１上に酸化膜２０２があり、その上にはＮ＋
型多結晶Ｓｉ層２０３があり、該Ｎ＋多結晶Ｓｉ層２０
３上には層間絶縁膜２０４があり、その後、フォトリソ
技術及びエツチング技術により非溶断性ヒユーズ用のコ
ンタクトポールｌ開設する。その後、アモルファスＳｉ
層２０５を形成しフォトリソ技術及びエツチング技術に
より所望のパターンに加工する。その後、スパッター法
により、バリアメタル層２０６．Ａｔ電極層２０７を形
成した後フォトリソ技術及びエツチング技術により、該
アモルファス８１層２０５にオーバーラツプしてパター
ン加工する。
以上の工程を経て従来の非熔断半導体艷憶装置が構成さ
れていた。
れていた。
［発明が解決しようとする課題］
しかしながら、前述の従来技術では非溶断性ヒユーズ部
であるアモルファス８１層上にＡｔ電極配線がオーバー
ラツプした構造となっており、Ａｔ配線幅が大きく、高
集積化が進む現状に反しパターンサイズが大きくなって
いる。又、Ａｔ配線エツチングの際にアモルファスＳｉ
層にアンダーカットが入りやす（なるｌ、ｉｊ題及びア
モルファスＳｉ層の表面状態が不安定になり非熔断性ヒ
ユーズの特性が悪（なるという問題が生じた。
であるアモルファス８１層上にＡｔ電極配線がオーバー
ラツプした構造となっており、Ａｔ配線幅が大きく、高
集積化が進む現状に反しパターンサイズが大きくなって
いる。又、Ａｔ配線エツチングの際にアモルファスＳｉ
層にアンダーカットが入りやす（なるｌ、ｉｊ題及びア
モルファスＳｉ層の表面状態が不安定になり非熔断性ヒ
ユーズの特性が悪（なるという問題が生じた。
本発明は、このような問題を解決するもので、その目的
とするところは、ＡＡ配線幅の縮少による高集積化及び
、非熔断部に及ぶエツチングダメージをな（シ、良好な
非熔断性ヒユーズ特性が得られ、高品質な非溶断半導体
装置を提供するところにある。
とするところは、ＡＡ配線幅の縮少による高集積化及び
、非熔断部に及ぶエツチングダメージをな（シ、良好な
非熔断性ヒユーズ特性が得られ、高品質な非溶断半導体
装置を提供するところにある。
［課題を解決するための手段］
本発明は、
１） 下部電極上に半絶縁性の材料と金属あるいは半導
体層が積層されスルーホールを介して上部電極に接続さ
れて非熔断性ヒユーズを構成すること全特徴とする。
体層が積層されスルーホールを介して上部電極に接続さ
れて非熔断性ヒユーズを構成すること全特徴とする。
２） 前記、下部電極上の半絶縁性の材料として、結晶
破壊されたＳ１層あるいはアモルファスＳｉ層であるこ
とを特徴どする。
破壊されたＳ１層あるいはアモルファスＳｉ層であるこ
とを特徴どする。
［実施例コ
第１図は、本発明の実施例における非溶断半導体記憶装
置を示す断面図である。１０１は半導体基板、１０２は
酸化膜、１０３はＮ＋型多結晶Ｓｉ層、１（Ｄ４は第１
の層間絶縁膜、１０５はアモルファスＳｉ層、１０６は
ＭＯｓｉ２層、１０７は第２の層間絶縁膜、１０８はＡ
７電極層である。
置を示す断面図である。１０１は半導体基板、１０２は
酸化膜、１０３はＮ＋型多結晶Ｓｉ層、１（Ｄ４は第１
の層間絶縁膜、１０５はアモルファスＳｉ層、１０６は
ＭＯｓｉ２層、１０７は第２の層間絶縁膜、１０８はＡ
７電極層である。
以下、本発明の実施例を詳細に説明する。
ます、半導体基板１０１上に酸化膜１０２を形成し、そ
の後、１高温度にリンを拡散させた下部電極としてのＮ
＋型多結晶Ｓｉ層１０５を形成した後、フォトリソ技術
及びエツチング技術により所望のパターンに加工する。
の後、１高温度にリンを拡散させた下部電極としてのＮ
＋型多結晶Ｓｉ層１０５を形成した後、フォトリソ技術
及びエツチング技術により所望のパターンに加工する。
その後、気相成長法により第１の層間絶縁膜１０４を形
成する。その後フォトリソ技術及びエツチング技術によ
りシリコン酸化膜を除去し、非熔断性ヒーーズ用のコン
タクトホールを開設する。その後、気相成長法によりア
モルファスＳｉ層１０５を１ｓｏｏ１程度形成する。そ
の後、アモルファスＳｉ層１０５をフォトリソ技術及び
エツチング技術により所望のパターンに加工する。その
後、スパッター法によすＭＯＳ ｉ□層１０６を形成し
た後、フォトリソ技術及びエツチング技術により所望の
パターンに加工し、核アモルファスＳｉ層１０５上に積
層する。その後、第２の層間絶縁膜１０６を気相成長法
により形成する。その後、フォトリソ技術及びエツチン
グ技術によりシリコン酸化膜を除去し該ＭＯ８ｉ２層１
Ｄ６上にアライメントエラーを考慮したスルーホールを
開設する。その後、スパッター法によりＡｔ電極層１０
８を形成した後、フォトリソ技術及びエツチング技術に
より所望のパターンに加工する。
成する。その後フォトリソ技術及びエツチング技術によ
りシリコン酸化膜を除去し、非熔断性ヒーーズ用のコン
タクトホールを開設する。その後、気相成長法によりア
モルファスＳｉ層１０５を１ｓｏｏ１程度形成する。そ
の後、アモルファスＳｉ層１０５をフォトリソ技術及び
エツチング技術により所望のパターンに加工する。その
後、スパッター法によすＭＯＳ ｉ□層１０６を形成し
た後、フォトリソ技術及びエツチング技術により所望の
パターンに加工し、核アモルファスＳｉ層１０５上に積
層する。その後、第２の層間絶縁膜１０６を気相成長法
により形成する。その後、フォトリソ技術及びエツチン
グ技術によりシリコン酸化膜を除去し該ＭＯ８ｉ２層１
Ｄ６上にアライメントエラーを考慮したスルーホールを
開設する。その後、スパッター法によりＡｔ電極層１０
８を形成した後、フォトリソ技術及びエツチング技術に
より所望のパターンに加工する。
以上の工程を経て、本発明における非溶断半導体記憶装
置の非熔断性ヒユーズが完成する。
置の非熔断性ヒユーズが完成する。
上記、実施例の下部電極にはＮ＋型多結晶８１層を用い
たが、Ｐ＋型多結晶ｓ１層でもかまわない。又、Ｎ＋拡
散層、Ｐ＋拡散層でもかまわない又、アモルファスＳ１
層の形成に際しては、結晶破壊したシリコンを用いても
かまわない。又、アモルファスＳｉ層とＭＯ３１２層は
別々にパターニングしたが全面に該アモルファスＳｉ層
とＭＯ８１２層を形成した後同時に所望のパターンに加
工してもかまわない。又、非熔断性ヒユーズ部にＭＯ８
ｉ。層を用いたがＴｉＮ層でもかまわない。
たが、Ｐ＋型多結晶ｓ１層でもかまわない。又、Ｎ＋拡
散層、Ｐ＋拡散層でもかまわない又、アモルファスＳ１
層の形成に際しては、結晶破壊したシリコンを用いても
かまわない。又、アモルファスＳｉ層とＭＯ３１２層は
別々にパターニングしたが全面に該アモルファスＳｉ層
とＭＯ８１２層を形成した後同時に所望のパターンに加
工してもかまわない。又、非熔断性ヒユーズ部にＭＯ８
ｉ。層を用いたがＴｉＮ層でもかまわない。
［発明の効果］
以上、述べたように本発明の非溶断半導体記憶装置の構
造によれば、Ａｔ電極配線幅を縮少することにより、例
えば、１．２μｍプロセスの場合、従来技術では、非溶
断ヒユーズコンタクト上にアモルファスＳｉ層が１μｍ
オーバーラツプし、その上にＡｔ電極配線が該アモルフ
ァスＳｉ層に１μｍオーバーラツプして構成され、５．
２μｍＯのサイズを用していた。しかしながら本発明に
よれハ、非熔断性ヒユーズ部のアモルファス５ｉｆｆｉ
の非溶断性ヒーーズ部コンタクトホールに対するオーバ
ーラツプ１μｍのみで良いことから３．２μｍ口のサイ
ズですみ、従来の非溶断半導体記憶装置に比べ４０％程
度のパターン縮少ができより高集積化が可能となる。
造によれば、Ａｔ電極配線幅を縮少することにより、例
えば、１．２μｍプロセスの場合、従来技術では、非溶
断ヒユーズコンタクト上にアモルファスＳｉ層が１μｍ
オーバーラツプし、その上にＡｔ電極配線が該アモルフ
ァスＳｉ層に１μｍオーバーラツプして構成され、５．
２μｍＯのサイズを用していた。しかしながら本発明に
よれハ、非熔断性ヒユーズ部のアモルファス５ｉｆｆｉ
の非溶断性ヒーーズ部コンタクトホールに対するオーバ
ーラツプ１μｍのみで良いことから３．２μｍ口のサイ
ズですみ、従来の非溶断半導体記憶装置に比べ４０％程
度のパターン縮少ができより高集積化が可能となる。
第１図は、本発明の非溶断半導体記憶装置の一実施例を
示す断面図。 第２図は、従来の非溶断半導体記憶装置を示す断面図。 １０１．２０１・・・・・・半導体基板１０２．２０２
・・・・・・酸化膜 １０３．２０３・・・・・・Ｎ＋型多結晶Ｓｉ層１０４
・・・・・・・・・・・・・・・・・・第１の層間絶縁
膜２０４・・・・・・・・・・・・・・・・・・層間縁
膜膜１０５．２０５・・・・・・アモルファスＳ１層１
０６・・・・・・・・・・・・・・・・・・ＭＯＳｉ２
層２０６・・・・・・・・・・・・・・・・・・バリア
メタル層１０７・・・・・・・・・・・・・・・・・・
第２の層間絶縁膜７・・・・・・Ａｔ’ｌｉ極 以 上
示す断面図。 第２図は、従来の非溶断半導体記憶装置を示す断面図。 １０１．２０１・・・・・・半導体基板１０２．２０２
・・・・・・酸化膜 １０３．２０３・・・・・・Ｎ＋型多結晶Ｓｉ層１０４
・・・・・・・・・・・・・・・・・・第１の層間絶縁
膜２０４・・・・・・・・・・・・・・・・・・層間縁
膜膜１０５．２０５・・・・・・アモルファスＳ１層１
０６・・・・・・・・・・・・・・・・・・ＭＯＳｉ２
層２０６・・・・・・・・・・・・・・・・・・バリア
メタル層１０７・・・・・・・・・・・・・・・・・・
第２の層間絶縁膜７・・・・・・Ａｔ’ｌｉ極 以 上
Claims (2)
- （１）下部電極上に半絶縁性の材料と金属あるいは半導
体層が積層されスルーホールを介して上部電極に接続さ
れて非熔断性ヒューズを構成することを特徴とする非溶
断半導体記憶装置。 - （２）前記、下部電極上の半絶縁性の材料として、結晶
破壊されたＳ＿ｉ層あるいはアモルファスＳ＿ｉ層であ
ることを特徴とする請求項１記載の非熔断半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004797A JPH03209867A (ja) | 1990-01-12 | 1990-01-12 | 非熔断半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004797A JPH03209867A (ja) | 1990-01-12 | 1990-01-12 | 非熔断半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209867A true JPH03209867A (ja) | 1991-09-12 |
Family
ID=11593765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004797A Pending JPH03209867A (ja) | 1990-01-12 | 1990-01-12 | 非熔断半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169017A (ja) * | 1991-02-27 | 1994-06-14 | American Teleph & Telegr Co <Att> | 埋込みアンチヒューズを有する集積回路の製造法 |
-
1990
- 1990-01-12 JP JP2004797A patent/JPH03209867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169017A (ja) * | 1991-02-27 | 1994-06-14 | American Teleph & Telegr Co <Att> | 埋込みアンチヒューズを有する集積回路の製造法 |
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