KR970007115B1 - 리던던시 또는 커스텀 와이어링을 구현하기 위해 반도체 회로에서 사용되는 퓨즈 구조물 및 그의 제조 방법 - Google Patents

리던던시 또는 커스텀 와이어링을 구현하기 위해 반도체 회로에서 사용되는 퓨즈 구조물 및 그의 제조 방법 Download PDF

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Abstract

내용없음

Description

리던던시 또는 커스텀 와이어링을 구현하기 위해 반도체 회로에서 사용되는 퓨즈 구조물 및 그의 제조 방법

제1도는 본 발명의 바람직한 실시예에 따른 재그형 퓨즈의 계단 형상을 도시하는 평면도.

제2도는 제1도에 도시된 재그형 퓨즈의 내측 코너에서 두드러진 전류 밀도를 도시하는 평면도.

제3도는 제1도에 도시된 재그형 퓨즈에 있어서 퓨즈의 폭을 가로질러 전파하면서 용융되는 것을 도시한 평면도.

제4도는 본 발명에 따른 재그형 퓨즈와 종래의 직선형 퓨즈를 단절시키기 위한 전류 밀도를 비교하여 도시한 데이타 그래프.

제5도는 재그형 퓨즈를 제조하는 공정을 도시하는 반도체 기판의 횡단면도.

제6도는 제5도에 도시된 재그형 퓨즈의 평면도.

제7도는 제5도에 도시된 반도체 기판을 더욱 처리한 후의 횡단면도.

제8도는 재그형 퓨즈 및 그의 상호 접속을 도시하는 평면도.

제9도는 본 발명에 따른 재그형 퓨즈를 단절하기 위한 회로의 개략도.

* 도면의 주요부분에 대한 부호의 설명

10 : 퓨즈 11 : 제1수평 다리

12, 15 : 자유단 13 : 제2수직 다리

14 : 제3수평 다리 20 : 실리콘 기판

21 : 제1절연층 22 : 폴리실리콘층

23 : 제2절연층 24 : 접촉 개구

26 : 금속 접점 30 : 재그형 퓨즈

31 : N형 FET 트랜지스터 32 : 퓨즈 단절 제어 회로

33, 34 : 인버터

본 발명은 전반적으로 반도체 기술분야에서 리던던시 또는 커스텀 와이어링(redundancy or custom wiring)의 구현을 위해 사용되는 퓨즈(fuses)에 관한 것으로, 특히, 감소된 단절-전류 요건(reduced blow-current requirements)을 갖는 퓨즈에 관한 것이다.

현재 집적 회로 메모리에서 리던던시는 양품율을 향상시키기 위한 웨이퍼 및 칩 제조 전략의 일부이다. 칩상에 리던던트 회로를 제공하여 결합이 있거나 불필요한 회로들 또는 모듈들을 회로 동작으로부터 제거하므로써 집적 회로 메모리 양품율이 증가된다. 퓨즈를 단절하므로써 리던던트 메모리 셀이 동작하지 않는 셀 대신에 사용될 수 있게 된다. 집적회로의 제조시에 칩과 모듈의 커스텀화(customization)를 위해 칩을 특정 응용에 적합하도록 제공하는 것이 또한 일반적이다. 이와 같은 방법으로 단일

퓨즈는 레이저로 퓨즈를 끊는 방법이 이용되는 저성능 제품에 사용되어 왔다. 이러한 방법은 고성능 제품에서는 실용적이지 못하며, 퓨즈를 단절하는 바람직한 방법은 고전류를 이용하는 것이다. 통상적으로, 집적 회로 설계내에는 퓨즈 또는 가용성 링크(fusible links)가 형성되며, 이들 퓨즈나 가용성 링크는 충분한 크기의 전류를 통과시켜 이들을 오픈시키므로써 선택적으로 끊어지게 된다. 예를 들면, 알버트 등에게 특허된 미국 특허 제3,959,047호는 고전류 농도에 의해 링크를 가열하여 오픈시키도"네킹된(necked)" 직선 링크 형태의 금속화된 퓨즈 구조를 개시한다. 온-칩형 프로그램가능 폴리실리콘 퓨즈가 IBM Technical Disclosure Bulletin, vol 29, no. 3. Aug. 1986, pp. [29], 1292에 개시되며, 전자이동(electromigration)에 의해 끊기도록 된 텅스텐/알루미늄 퓨즈가 IBM Technical Disclosure Bulletin, vol. 31, no. 5, Oct. 1988, pp. 347, 348에 개시된다.

고밀도 초대규모 집적(VLSI) 회로에 대한 기술은 치수면에서 한계에 달해 있다. 앞으로는 "네킹" 또는 압축(constriction)에 의해 전류를 집중시켜 퓨즈를 개방시키는 방식으로 퓨즈를 형성하는 것이 매우 어려울 수도 있다. 더우기 칩 자체의 "면적(real estate)"은 항상 가치있는 상품이기도 하지만, 트랜지스터 밀도가 증가함에 따라 더욱 고가로 될 수도 있다. 이것은 퓨즈를 끊는데 요구되는 전원 공급기 및 구동 트랜지스터가 칩의 기능 회로와 칩상의 공간을 차지하기 위해 서로 경쟁해야 함을 의미한다. 예를 들면, 심층의 초미세 설계(deep submicrondesign)를 사용한 경우, P+ 폴리실리콘 직선형 퓨즈는 하나의 퓨즈를 오픈시키는데 대략 10㎃를 요구한다. 결과적으로, 퓨즈 구동 트랜지스터는 적어도 30㎛의 폭을 가져야 하고 5V의 공급 전압을 요구한다. 한 응용에서, 전류에 의해 단절되는 직선형 퓨즈와 이들의 드라이버에 의해 칩면적에 대해 약 1.9%가 증가되며, 퓨즈를 끊는데 요구되는 고전압은 시스템 환경에서의 프로그램가능성(programmability)을 고가로 만든다.

직선형 구조를 갖는 퓨즈를 끊어 오픈시키는데 요구되는 비교적 높은 전류는 퓨즈 구동 트랜지스터 및/혹은 이들의 공급 전압의 최소 사이즈를 제한한다. 모듈 레벨에서 프로그래밍이 가능하게 하는데는 정규의 동작 전압보다 높은 공급 전압과 매우 큰 구동 트랜지스터를 요구한다. 인-시스템(in-system)프로그래밍이 가능한 경우, 직선형 퓨즈를 끊기 위해 정규의 동작 전압보다 높은 전압이 제공되어야 하며, 이것은 비용을 증가시킨다. 다비스(Davis)에게 특허된 미국 특허 제4,064,493호는 전자이동에

이에 본 발명의 목적은 감소된 단절-전류 요건을 갖는 퓨즈를 제공하므로써 구동 트랜지스터에 요구되는 파워 공급 전압 및 칩 면적을 최소화하는 것이다.

본 발명의 또 다른 목적은 통상의 집적 회로 제조 기법을 사용하여 제조될 수 있고 집적 회로 설계에 대해 전혀 특별한 요건을 부과하지 않는 퓨즈를 제공하는 것이다.

본 발명에 따르면, 퓨즈를 끊어 개방하는데 동일한 횡단면적을 갖는 직선형 퓨즈에 대해 요구되는 전류보다 대략 작은 크기의 전류를 요구하는 형상(ageometry)을 갖는 퓨즈가 제공된다. 이러한 특정의 형상에 의하면, 퓨즈 링크내에 하나 이상의 직각으로 또는 대략 직각으로 휘어진 굴곡부가 형성되며, "재그(ZAG)"형 퓨즈라는 용어는 이에 기인한다. 이와 같은 재그형 퓨즈를 끊는데 사용된 메카니즘은 굴곡부의 코너에 전류를 밀접(current crowding)시키는 것이다. 이러한 전류 밀접에 의해

본 발명에 따른 재그형 퓨즈는 통상의 반도체 제조 기법을 사용하여 만들어질 수도 있다. 이러한 본 발명에 따른 퓨즈의 제조에는 어떤 부가의 마스크나 처리 단계(additional masks orprocessing steps)가 요구되지 않는다. 바람직한 재료는 P+ 폴리실리콘이지만, 응용 및 이 퓨즈가 사용되는 집적 회로 설계에 따라, 예를 들면, 알루미늄을 포함하는 다른 재료가 사용될 수도 있다. 본 발명에 따른 특정의 형상은 또한 특정의 응용을 위해 변경될 수도 있으나, 어떠한 경우에도 이 형상은 퓨즈를 끊어 오픈하는 점(퓨즈내의 굴곡부의 코너)을 정확히 위치시켜서 칩상의 다른 장치에 대한 뜻밖의 손상(accidental damage)을 방지할 수 있게 하여야 한다. 본 발명의 퓨즈를 끊기 위한 저전압 및 저전류 요건으로 인해, 비교적 소형인 퓨즈 드라이버가 사용되어 고가의 칩면적(real estate)을 절약하며 파워 공급 요구를 최소화시킬 수도 있다.

앞서 언급된 다비스의 미국 특허 제4,064,493호에 개시된 퓨즌 직각의 굴곡부를 포함하고 있으나, 다비스의 퓨즈는 전자이동에 의해 퓨즈를 오픈시키며, 전자이동 메카니즘을 가속시키도록 가열하기 위한 반도체 접합부를 요구하지 않는다는 점에서 근본적으로 상이하다. 다비스 퓨즈내의 직각의 굴곡부에도 불구하고, 다비스의 퓨즈는 코너가 아니라 반도체 접합부와 교차하는 직선부(straight section)에서 끊기도록 되어 있다. 따라서, 다비스는 전류 밀집이 퓨즈의 단절 메카니즘으로서 사용될 수 있음을 인식하지 못했다. 본 발명에 따른 재그형 퓨즈는 외부 가열원(external source of heat)을 요구하지 않으므로 다비스의 발명에 따른 퓨즈보다 덜 복잡하며, 이것은 휠씬 더 복잡하고 조밀한 집적회로 설계에 있어 중요한 요소가 된다. 더우기, 본 발명에 따른 퓨즈 단절 메카니즘은 전자이동에 의존하지 않으므로, 폴리실리콘은 물론, 다른 도체가 퓨즈 제조에 사용될 수 있다.

본 발명에서는 정규의 동작 공급 전압으로 충분한 전류가 획득될 수도 있으므로, 저가의 인-시스템 프로그래밍(low cost in-system programming)이 가능하다. 단지 모듈 레벨에서의 프로그래밍만이 요구되는 경우, 퓨즈 및 이들 드라이버에 의해 점유되는 면적이 절약될 수 있으며, 이것은 높은 프로그래밍 전압(higher programming voltages)을 이용하므로써 구동 트랜지스터간의 폭 요건을 감소시킬 수 있기 때문이다.

상기한 목적과 다른 목적, 관점 및 장점이 이후 첨부된 도면을 참조하여 본 발명의 바람직한 실시예의 상세한 설명으로부터 더욱 잘 이해될 것이다.

제1도를 참조하면, 본 발명의 바람직한 실시예에 따른 퓨즈(10)가 도시된다. 이 퓨즈는 제1접점(a first contact)으로서 작용하는 자유단(a free end)(12)을 갖는 제1수평 다리(a first horizontal leg)(11), 제2수직 다리(a second vertical leg)(13), 제2접점으로서 작용하는 자유단(15)을 갖는 제3수평 다리(a third horizontal leg)(14)를 갖는다. 여기서 "수평" 및 "수직"이라 함은 퓨즈 링크에 2개의 90°굴곡부를 정의하는 상대적인 용어로 이해되어야 한다. 이러한 형상으로 부"재그(ZAG)"형 퓨즈라는 용어가 발생되었다. 이 퓨즈는 퓨즈 다리(11), (13), (14)의 주축에 걸쳐 본질적으로 균일한 치수의 폭으로 된 것을 특징으로 한다. 이후의 설명으로부터 명백하게 되는 바와 같이, 재그형 퓨즈는 단지 하나의 굴곡부만을 요구하며 제1도에 도시된 퓨즈의 제2굴곡부는 리던던트(redundant)이다. 더우기, 굴곡부는 반드시 90°일 필요는 없으며 실시 범위내에서 90°보다 크거나 작을 수도 있다.

실험용 모델링(experimental modeling)에 의하면 제1도에 도시된 퓨즈는 동일한 횡단면적을 갖는 직선형 퓨즈에 요구되는 입력 전류 밀도의 대략 10%에 의해 끊겨서 오픈될 수 있음이 도시된다. 이것에 대한 이유는 제2도에 도시된다. 전류 밀집으로 인해 전류 밀도는 퓨즈의 내측 코너에 집중된다. 퓨즈로의 입력 전류가 증가함에 따라, 내측 코너의 전류 밀도는 퓨즈 재료를 용융시키는 전류 밀도에 도달하게 된다. 제3도에 도시된 바와 같이, 각 내측 코너에 놋치(notch)가 형성된다. 이러한 놋치의 형성

제4도는 제2도 및 제3도에 표시된 컴퓨터 모델링의 비교 데이타를 도시하는 그래프이다. 모든 퓨즈는 0.36㎛ 폭이며, P+ 폴리실리콘으로 제조되었다. 퓨즈 A 및 퓨즈 B는 모두, 그래프의 상부 좌측의 코너에 나타내어진 바와 같이 동일한 형상을 가지며, 단지 "수평"다리의 길이 L이 다르다는 것이다. 재그형 퓨즈 A 및 B는 모두 2×105과 3×105amps/㎠사이의 입력 전류 밀도에 의해 단절되었으며, 단지 전류 밀도의 증가에 따른 퓨즈 저항만이 상이하였다. 그래프로부터 퓨즈 A 및 퓨즈 B의 퓨즈 저항은 실제로 퓨즈가 단절되기 전에 약간 감소함을 알 수 있다. 이러한 저항의 감소는 단절되기 바로 전의 퓨즈 재료의 용융에 기인한 것이었다. 대조적으로, 직선형 퓨즈는 2×106amps/㎠에 가까운 전류 밀도에 도달할 때까지 단절되지 않았다.

이후의 상세한 설명은 단지 본 발명에 따른 재그형 퓨즈를 제조하는 한가지 방법을 설명한다. 설명된 공정은 특히 P+폴리실리콘으로 제조된 퓨즈에 대한 것이나, 반도체 제조 분야에 통상의 지식을 가진 자라면 통상의 상이한 공정 및 재료가 사용될 수도 있음을 이해할 것이다.

제5도 및 제6도를 참조하면, 제조 공정에 있어서의 중간 단계가 제각기 횡단면도 및 평면도로 도시된다. 제5도의 횡단면은 제6도에 단선 5-5를 따라 취한 것이었다. 먼저, 절연층(21)이 실리콘기판(20)상에 형성된다. 절연층은, 예를 들면, SiO2나 Si3N4일 수도 있으며, 이러한 절연체의 선택은 주로 전체 집적 회로 설계에 따라 좌우된다. 다음으로, CVD법 또는 PECVD 기법을 사용하여 폴리실리콘 층(22)이 증착된다. 재그형 퓨즈 패턴은 마스크 및 통상의 에칭 기법을 사용하여 형성되며, 제5도 및 제6도에 도시된 구조가 된다.

다음으로 제각기 집적 회로 구조의 횡단면도 및 평면도를 도시하는 제7도 및 제8도를 참조하면, 제2절연층(23)이 제1절연층(21) 및 폴리실리콘으로 된 재그형 퓨즈(22)상에 도포된다. 따라서 이 재그형 퓨즈(22)는 두 개의 절연층 사이에 완전히 포위되며, 이것은 퓨즈가 단절되었을 때 퓨즈 근방의 집적 회로 장치를 보호하도록 작용한다. 제8도에 잘 도시된 바와 같이, 퓨즈를 제조하는 다음 단계는 재그형 퓨즈의 자유단을 노출시키도록 제2절연층(23)을 통해 접촉 홀(contact hole)(24)및 (25)를 개구하

제9도는 본 발명에 따른 재그형 퓨즈(30)와 함께 사용될 수 있는 CMOS 회로의 예를 도시한다. 이 재그형 퓨즈(30)는 퓨즈 단절 제어 회로(32)에 의해 턴온(turned-on)되는 N형 FET 트랜지스터(31)에 의해 단절된다. 퓨즈의 상태, 즉, 퓨즈가 단절되었느냐 비단절되었느냐를 검출하기 위한 회로가 제공된다. 이 회로는 한 쌍의 교차-결합된 인버터(a pair of cross-coupled inverters)(33, 34)로 구성된 래치(latch)이다. 이 래치는 퓨즈 상태의 정보를 저장한다. 이러한 정보를 판독하기 위해, 출력 노드(node)(35)는 리셋 입력(reset input)(36)이 하이(high)가 됨으로써 로우(low)로 된다. 리셋 입력(36)은 직렬 접속된 한 쌍의 상보형 FET(a series connected complementary pair of FETs)(37, 38)을 구동하며, 이들 FET의 드레인은 교차 결합된 인버터(33, 34)의 리셋 노드(39)에 접속된다. 재그형 퓨즈(30)는 FET(37, 38)와 직렬로 접속된다. 리셋 노드(39)가 리셋 입력(36)을 하이로 함으로써 로우가 된 후, 리셋 입력(36)은 다시 로우(low)가 된다. 퓨즈(30)가 단절되지 않은 경우, 출력 노드(35)는 FET(37)를 통해 하이로 복구된다. 한편, 퓨즈(30)

퓨즈 래치 회로에서, 정상 동작 조건하에서는 퓨즈가 우연히 단절되는 상황이 발생하지 않게 주의를 기울여야 한다. 제9도에 도시된 회로에서, 이것은, 파워 온시에만 제한된 전류가 퓨즈(30)를 통해 단시간 동안 흘러 교차접속된 인버터(33, 34)를 세트하므로써 보장된다. 출력 노드(35) 및 상보 노드(41)는 퓨즈의 상태에 따라 전류를 전송하거나 절연하는 트랜지스터(비교기(42))를 제어한다. 퓨즈 자체에는 전류가 흐르지 않으나, 정상 동작중에는 퓨즈에 작은 전류가 흐를 필요가 있는 다른 응용이 지원될 수도 있다.

퓨즈 단절 제어 회로(32) 수단에 의해 "단절(blow)" 입력단이 하이로 된 경우, 트랜지스터(31)를 통해 고 전류가 흘러 퓨즈(30)가 단절된다. 이 회로내의 다른 트랜지스터들은 지수가 작지만, 트랜지스터(31)는 퓨즈(30)를 단절시키는데 필요한 전류를 전송하기 위해 비교적 크다. 그러나, 본 발명에 따른 재그형 퓨즈를 단절하는데 요구되는 전류는 매우 작기 때문에, 트랜지스터(31)의 사이즈는 종래에 사용된 트랜지스터에 비해 현저히 감소될 수 있다. 트랜지스터(31)는, 크기가 감소하여도 여전히 큰 장치이며, 퓨즈 회로의 나머지 부분에 의해 사용되는 대부분의 영역을 점유하므로, 이것은 매우 중요하다. 직선형 퓨즈에 의해 칩면적이 약 1.9% 증가한 응용예에서, 본 발명에 따른 재그형 퓨즈를 사용하게 되면 모듈 레벨에서 프로그래밍하는데 5V의 공급 전압이 사용된 경우 감소된 드라이버 폭 요건으로 인해 칩면적은 단지 약 0.8%만이 증가하게 된다. 이것은 50%의 면적 절감 효과를 나타낸다.

모듈 레벨 프로그래밍의 가능한 사용은 칩 모드 선택과 같은 칩 개별화(chip personalization)이다. 모듈 레벨에서의 개별화에 의해 비축될 필요가 있는 모듈 형태의 수를 감소시킬 수 있다. 모듈 레벨 퓨즈는 또한 번-인 장애(burn-in failures)를 회복하는데 사용될 수도 있다. 다른 한편으로, 드라이버가 직선형 퓨즈에서와 동일한 사이즈로 유지된 경우, 재그형 퓨즈는 3.3V의 공급 전압으로 프로그램될 수도 있으며, 이것은 저가의 인-시스템 프로그래밍을 허용한다. 인-시스템 프로그래밍이 가능한 경

따라서, 본 발명에 따른 계단 형상을 갖는 재그형 퓨즈는, 모듈 레벨 개별화의 잇점을 증가시키고 시스템 레벨 프로그래밍을 저가로 가능하게 하는 구동 트랜지스터의 소형화로 인해, 전류에 의해 단절되는 직선형 퓨즈에 비해 감소된 공급 전압 요건 및 감소된 칩 면적을 포함하는 중대한 장점을 갖는다.

이상 본 발명이 단일의 바람직한 실시예로 설명되었으나, 본 기술 분야에 통상의 지식을 가진 자라면 본 발명이 첨부된 특허 청구 범위의 정신 및 범주내에서 수정 실시될 수 있음을 알 수 있을 것이다. 예를 들면, 본 발명에 따른 퓨즈는 또한 기판의 표면상에 한 스텝 위로 링크를 통과시키므로써 단일 평면 이외에서 구현될 수 있다.

Claims (20)

  1. 리던던시(redundancy) 또는 커스텀 와이어링(custom wiring)의 구현을 위해 반도체 회로(semiconductor circuitry)에 사용되는 퓨즈 구조물(a fuse structure)에 있어서, ① 상부 표면(an upper surface)을 갖는 반도체 기판(a semiconductor substrate)과, ② 상기 반도체 기판의 상기 상부 표면상에 위치되어 퓨즈 링크(a fuse link)를 형성하는 도전성 퓨즈 재료 스트립(a conductive strip of fuse material)을 포함하되, 상기 스트립은 직교하게 형성되고 사전결정된 폭을 갖는 제1및 제2스트립 부분(first and second strip portions)을 포함-상기 제1및 제2스트립 부분은 상기 사전결정된 폭 이상의 폭을 갖는 제3스트립 부분에 의해 함께 결합된-하고, 상기 제1, 제2, 제3스트립 각각의 표면은 상기 반도체 기판의 상기 상부 표면에 평행하게 실질적으로 서로 동일평면에 위치되며, 상기 스트립은 상기 퓨즈 링크내에 적어도 하나의 굴곡부(at least one bend)를 구비하며 전류 밀집(current crowding)으로 인해 상기 퓨즈 링크의 굴곡부에 전류 밀도의 집중이 발생하고, 상기 퓨즈 링크로의 입력 전류가 증가함에 따라 상기 굴곡부의 제1코너(a first corner)에서 상기 퓨즈 재료를 용융시키는 전류 밀도에 도달하므로써 상기 굴곡부의 제1코너에 놋치(a notch)를 형성-상기 놋치는 상기 퓨즈 링크의 대응하는 제2코너로 전파됨 -하는 퓨즈 구조물.
  2. 제1항에 있어서, 상기 퓨즈 재료는 P+ 폴리실리콘인 퓨즈 구조물.
  3. 제 2 항에 있어서, 다수의 절연 재료 층(a plurality of layers insulating material) - 상기 스트립은 상기 다수의 절연 재료 층중 두 개의 절연 재료 층 사이에 포위됨-과, 상기 스트립의 자유단(free ends)을 노출시키는 홀(holes)내에 형성된 전기적 접점(electrical contacts)을 더 포함하는 퓨즈 구조물.
  4. 제1항에 있어서, 상기 스트립은 전류 밀집으로 인해 상기 퓨즈가 단절되는 다수의 리던던트 포인트(a plurality of redundant points)를 제공하는 다수의 굴곡부(a plurality of bends)를 포함하는 퓨즈 구조물.
  5. 리던던시 또는 커스텀 와이어링을 구현하기 위해 반도체 회로에 사용되는 퓨즈 구조물을 제조하는 방법에 있어서, ① 실리콘 기판상에 제1절연층을 형성하는 단계와, ② 상기 제1 절연층상에 도전 재료를 증착하는 단계와, ③ 상기 도전 재료내에, 직교하게 형성되고 사전결정된 폭(a predetermined width)을 갖는 제1 및 제2도전 재료 부분(first and second conductive material portions)을 포함하는 퓨즈 링크를 형성하는 단계-상기 제1및 제2도전 재료 부분은 상기 사건결정된 폭 이상의 폭을 갖는 제3도전 재료 부분에 의해 함께 결합되고, 상기 제1, 제2, 제3 도전 재료 부분 각각의 표면은 상기 실리콘 기판의 상부 표면에 평행하게 실질적으로 서로 동일평면에 위치되며, 상기 퓨즈 링크는 상기 퓨즈링크내에 적어도 하나의 굴곡부를 구비하여, 전류 밀집으로 인해 상기 퓨즈 링크의 굴곡부에 상기 전류밀도의 집중이 발생하며, 상기 퓨트 링크로의 입력 전류가 증가함에 따라 상기 퓨즈 재료를 용융시키는전류 밀도에 도달함-와, ④ 상기 제 1 절연층과 상기 퓨즈 링크상에 제 2 절연층을 증착하여 상기 퓨즈링크를 표위하는 단계와, ⑤ 상기 제 2 절연층내에 상기 퓨즈 링크의 자유단을 노출시키도록 홀을 개구하는 단계와, ⑥ 상기 홀내에 상기 퓨즈 링크를 위한 전기적 접점을 증착하는 단계를 포함하는 퓨즈 구조물 제조 방법.
  6. 제 5 항에 있어서, 상기 도전 재료는 P+ 폴리실리콘인 퓨즈 구조물 제조 방법.
  7. 제1항에 있어서, 상기 퓨즈 재료는 P+ 폴리실리콘을 포함하는 퓨즈 구조물.
  8. 제5항에 있어서, 상기 퓨즈 재료는 P+ 폴리실리콘을 포함하는 퓨즈 구조물 제조 방법.
  9. 제1항에 있어서, 상기 적어도 하나의 굴곡부는 실질적으로 직각(a right angle)을 포함하는 퓨즈 구조물.
  10. 제5항에 있어서, 상기 적어도 하나의 굴곡부를 실질적으로 직각으로 제공하는 단계를 더 포함하는 퓨즈 구조물 제조 방법.
  11. 제1항에 있어서, 상기 적어도 하나의 굴곡부의 상기 제1코너는 내측 코너(an inside corner)를 포함하고, 상기 전류 밀도는 상기 적어도 하나의 굴곡부의 상기 내측 코너에 집중되는 퓨즈 구조물.
  12. 제5항에 있어서, 상기 적어도 하나의 굴곡부에 제1코너를 제공하는 단계를 더 포함하고, 상기 전류 밀도는 상기 적어도 하나의 굴곡부의 상기 제1코너에 집중되는 퓨즈 구조물 제조 방법.
  13. 제1항에 있어서, 상기 퓨즈 재료를 용융시키므로써 상기 적어도 하나의 굴곡부내에 형성된 놋치를 더 포함-상기 놋치는 상기 적어도 하나의 굴곡부의 상기 제1코너에 형성되어 상기 적어도 하나의 굴곡부의 상기 제2코너로 전파함-하는 퓨즈 구조물.
  14. 제5항에 있어서, 상기 적어도 하나의 굴곡부에 제1 및 제2코너를 제공하는 단계와, 상기 퓨즈 재료를 용융시키므로써 상기 굴곡부내에 놋치를 형성하는 단계-상기 놋치는 상기 적어도 하나의 굴곡부의 상기 제1코너에 형성되어 상기 적어도 하나의 굴곡부의 상기 제2코너로 전파함-를 더 포함하는 퓨즈 구조물 제조 방법.
  15. 제 1항에 있어서, 상기 스트립은 균일한 횡단면적을 갖는 퓨즈 구조물.
  16. 제5항에 있어서, 상기 스트립을 균일한 횡단면적으로 제공하는 단계를 더 포함하는 퓨즈 구조물 제조 방법.
  17. 제1항에 있어서, 상기 스트립은 균일한 횡단면 두께를 갖는 퓨즈 구조물.
  18. 제5항에 있어서, 상기 스트립을 균일한 횡단면 두께로 제공하는 단계를 포함하는 퓨즈 구조물 제조 방법.
  19. 리던던시 또는 커스텀 와이어링을 구현하기 위해 반도체 회로에서 사용되는 퓨즈 구조물에 있어서, ① 상부 표면을 갖는 반도체 기판과, ② 상기 반도체 기판의 상기 상부 표면상에 위치되어 퓨즈 링크를 형성하는 도전성 퓨즈 재료 스트립을 포함하되, 상기 스트립은 직교하게 형성되고 사전결정된 폭을 갖는 제1및 제2스트립 부분을 포함-상기 제1 및 제2스트립 부분은 상기 사전결정된 폭 이상의 폭을 갖는 제3스트립 부분에 의해 함께 결합됨-하고, 상기 제1, 제2, 제3스트립 부분 각각의 표면은 서로 실질적으로 동일평면에 위치되고, 상기 스트립은 상기 퓨즈 링크내에 적어도 하나의 굴곡부를 구비하여, 전류 밀집으로 인해 상기 퓨르 링크의 굴곡부에 전류 밀도의 집중이 발생하고, 상기 퓨즈 링크로의 입력 전류가 증가함에 따라 상기 굴곡부의 제 1 코너에서 상기 퓨즈 재료를 용융시키는 전류 밀도에 도달하므로써, 상기 굴곡부의 상기 제 1 코너에 놋치를 형성-상기 놋치는 상기 퓨즈 링크의대응하는 제 2 코너로 전파함-하며, 상기 제1, 제2, 제3스트립 각각의 상기 표면은 제각기 상기 반도체 기판의 상기 상부 표면과 실질적으로 동일 평면에 놓이는 퓨즈 구조물.
  20. 리던던시 또는 커스텀 와이어링을 구현하기 위해 반도체 회로에서 사용되는 구조물을 제조하는 방법에 있어서, ① 실리콘 기판상에 제1절연층을 형성하는 단계와, ② 상기 제1 절연층상에 도전 재료를 증착하는 단계와, ③ 상기 도전 재료내에, 직교하게 형성되고 사전결정된 폭을 갖는 제1 및 제 2도전 재료 부분을 포함하는 퓨즈 링크를 형성하는 단계-상기 제1 및 제2도전 재료 부분은 상기 사전 결정된 폭 이상의 폭을 갖는 제3도전 재료 부분에 의해 함께 결합되고, 상기 제1, 제2, 제3도전 재료 부분 각각의 표면은 서로 실질적으로 동일평면에 위치되며, 상기 퓨즈 링크는 상기 퓨즈 링크내에적어도 하나의 굴곡부를 구비하여, 전류 밀집으로 인해 상기 퓨즈 링크의 굴곡부에서 전류 밀도가 집중되고, 상기 퓨즈 링크로의 입력 전류가 증가함에 따라 상기 퓨즈 재료를 용융시키는 전류 밀도에 도달함-④ 상기 제 1 절연층과 상기 퓨즈 링크상에 제 2 절연층을 증착하므로써 상기 퓨즈 링크를 포위하는 단게와, ⑤ 상기 제 2 절연층내에 상기 퓨즈 링크의 자유단을 노출시키도록 홀을 개구하는 단계와, ⑥ 상기 홀내에 상기 퓨즈 링크를 위한 전기적 접점을 증착하는 단계를 포함하되, 상기 퓨즈 링크를 형성하는 단게는 상기 제1, 제2, 제3도전 재료 부분이 제각기 상기 실리콘 기판의 상부 표면과 실질적으로 동일평면에 놓이도록 형성하는 단계를 포함하는 퓨즈 구조물 제조 방법.
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726482A (en) 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5917229A (en) 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5834824A (en) 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5808351A (en) 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5962815A (en) 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
KR0149259B1 (ko) * 1995-06-30 1998-10-15 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
DE19530900C2 (de) * 1995-08-23 2002-06-27 Bosch Gmbh Robert Vorrichtung und Verfahren zum Abgleich von integrierten Schaltungen
US5906042A (en) 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
KR0154667B1 (ko) * 1995-10-13 1998-12-01 김광호 퓨징회로
US5767575A (en) 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5636172A (en) * 1995-12-22 1997-06-03 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
GB2318228B (en) * 1996-10-09 2000-08-09 Ericsson Telefon Ab L M Trimming circuit
US6034427A (en) 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
ES2144946B1 (es) * 1998-03-10 2001-01-01 Mecanismos Aux Es Ind S L Unos perfeccionamientos en la proteccion de fets mediante pistas de pcb.
US6524941B2 (en) 1998-06-08 2003-02-25 International Business Machines Corporation Sub-minimum wiring structure
US6222244B1 (en) 1998-06-08 2001-04-24 International Business Machines Corporation Electrically blowable fuse with reduced cross-sectional area
US6008523A (en) * 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
US6190986B1 (en) 1999-01-04 2001-02-20 International Business Machines Corporation Method of producing sulithographic fuses using a phase shift mask
US6633055B2 (en) 1999-04-30 2003-10-14 International Business Machines Corporation Electronic fuse structure and method of manufacturing
US6252292B1 (en) 1999-06-09 2001-06-26 International Business Machines Corporation Vertical electrical cavity-fuse
US6436585B1 (en) 2000-02-25 2002-08-20 International Business Machines Corporation Method of using optical proximity effects to create electrically blown fuses with sub-critical dimension neck downs
US6828652B2 (en) 2002-05-07 2004-12-07 Infineon Technologies Ag Fuse structure for semiconductor device
US20040004268A1 (en) * 2002-07-08 2004-01-08 International Business Machines Corporation E-Fuse and anti-E-Fuse device structures and methods
JP2004055876A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
EP1450406A1 (en) * 2003-02-19 2004-08-25 Cavendish Kinetics Limited Micro fuse
JP2005039220A (ja) * 2003-06-26 2005-02-10 Nec Electronics Corp 半導体装置
US6960978B2 (en) * 2003-07-16 2005-11-01 Hewlett-Packard Development Company, L.P. Fuse structure
JP4795631B2 (ja) * 2003-08-07 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2005302999A (ja) * 2004-04-12 2005-10-27 Kawasaki Microelectronics Kk 半導体集積回路
US7485944B2 (en) * 2004-10-21 2009-02-03 International Business Machines Corporation Programmable electronic fuse
JP2006210670A (ja) 2005-01-28 2006-08-10 Nec Electronics Corp 半導体装置
JP4620480B2 (ja) 2005-02-02 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4828835B2 (ja) 2005-02-09 2011-11-30 ルネサスエレクトロニクス株式会社 半導体製品の製造方法
JP4699102B2 (ja) 2005-06-22 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7315193B2 (en) * 2005-08-24 2008-01-01 International Business Machines Corporation Circuitry and method for programming an electrically programmable fuse
US7460003B2 (en) * 2006-03-09 2008-12-02 International Business Machines Corporation Electronic fuse with conformal fuse element formed over a freestanding dielectric spacer
US7645645B2 (en) * 2006-03-09 2010-01-12 International Business Machines Corporation Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof
US7784009B2 (en) * 2006-03-09 2010-08-24 International Business Machines Corporation Electrically programmable π-shaped fuse structures and design process therefore
US7288804B2 (en) * 2006-03-09 2007-10-30 International Business Machines Corporation Electrically programmable π-shaped fuse structures and methods of fabrication thereof
US7417300B2 (en) * 2006-03-09 2008-08-26 International Business Machines Corporation Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabrication thereof
US7777297B2 (en) * 2007-03-29 2010-08-17 International Business Machines Corporation Non-planar fuse structure including angular bend
KR101043841B1 (ko) * 2008-10-14 2011-06-22 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈
JP5405796B2 (ja) 2008-10-17 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
DE102008054073A1 (de) * 2008-10-31 2010-05-12 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit elektronischen Sicherungen mit erhöhter Programmiereffizienz
DE102009055439A1 (de) * 2009-12-31 2011-07-07 GLOBALFOUNDRIES Dresden Module One Limited Liability Company & Co. KG, 01109 Halbleiterbauelement mit halbleiterbasierten e-Sicherungen mit besserer Programmiereffizienz durch erhöhte Metallagglomeration und/oder Hohlraumbildung
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US8569116B2 (en) 2011-06-28 2013-10-29 GlobalFoundries, Inc. Integrated circuit with a fin-based fuse, and related fabrication method
US8922328B2 (en) * 2011-08-16 2014-12-30 United Microelectronics Corp. Electrical fuse structure
CN103094250B (zh) * 2012-12-25 2015-12-23 杭州士兰集成电路有限公司 一种修调电阻及其制造方法
US9059170B2 (en) 2013-02-06 2015-06-16 International Business Machines Corporation Electronic fuse having a damaged region
CN103337492B (zh) * 2013-06-21 2016-06-29 杭州士兰集成电路有限公司 减少熔丝尖刺的修调结构及其制造方法
US9800109B2 (en) 2015-10-02 2017-10-24 E-Circuit Motors, Inc. Structures and methods for controlling losses in printed circuit boards
US10170953B2 (en) 2015-10-02 2019-01-01 E-Circuit Motors, Inc. Planar composite structures and assemblies for axial flux motors and generators
US9673684B2 (en) * 2015-10-02 2017-06-06 E-Circuit Motors, Inc. Structures and methods for thermal management in printed circuit board stators
US9673688B2 (en) 2015-10-02 2017-06-06 E-Circuit Motors, Inc. Apparatus and method for forming a magnet assembly

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564354A (en) * 1968-12-11 1971-02-16 Signetics Corp Semiconductor structure with fusible link and method
USRE28481E (en) * 1972-01-20 1975-07-15 Semiconductor structure with fusible link and method
US3959047A (en) * 1974-09-30 1976-05-25 International Business Machines Corporation Method for constructing a rom for redundancy and other applications
US4032949A (en) * 1975-05-15 1977-06-28 Raytheon Company Integrated circuit fusing technique
US4042950A (en) * 1976-03-01 1977-08-16 Advanced Micro Devices, Inc. Platinum silicide fuse links for integrated circuit devices
US4064493A (en) * 1976-06-03 1977-12-20 Motorola, Inc. P-ROM Cell having a low current fusible programming link
US4162538A (en) * 1977-07-27 1979-07-24 Xerox Corporation Thin film programmable read-only memory having transposable input and output lines
US4312046A (en) * 1979-10-04 1982-01-19 Harris Corporation Vertical fuse and method of fabrication
JPS5846174B2 (ko) * 1981-03-03 1983-10-14 Tokyo Shibaura Electric Co
JPH0343788B2 (ko) * 1982-01-18 1991-07-03 Fujitsu Ltd
JPS58153297A (en) * 1982-03-09 1983-09-12 Toshiba Corp Fuse of ic for memory
JPS6359252B2 (ko) * 1982-12-25 1988-11-18
US4870472A (en) * 1984-10-18 1989-09-26 Motorola, Inc. Method for resistor trimming by metal migration
US4606781A (en) * 1984-10-18 1986-08-19 Motorola, Inc. Method for resistor trimming by metal migration
JPS61147548A (en) * 1984-12-21 1986-07-05 Nec Ic Microcomput Syst Ltd Semiconductor integrated circuit device
JPS6344757A (en) * 1986-04-11 1988-02-25 Nec Corp Semiconductor device
US4713680A (en) * 1986-06-30 1987-12-15 Motorola, Inc. Series resistive network
JPS63140550A (en) * 1986-12-01 1988-06-13 Mitsubishi Electric Corp Elecric fuse for redundant circuit
US4812419A (en) * 1987-04-30 1989-03-14 Hewlett-Packard Company Via connection with thin resistivity layer
DE3731621A1 (de) * 1987-09-19 1989-03-30 Texas Instruments Deutschland Verfahren zum herstellen einer elektrisch programmierbaren integrierten schaltung
US4967146A (en) * 1989-05-15 1990-10-30 Rockwell International Corporation Semiconductor chip production and testing processes
US5066998A (en) * 1989-06-30 1991-11-19 At&T Bell Laboratories Severable conductive path in an integrated-circuit device
JP3141417B2 (ja) * 1990-05-22 2001-03-05 セイコーエプソン株式会社 半導体集積回路装置及びその製造方法

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Publication number Publication date
KR930022520A (ko) 1993-11-24
TW228036B (ko) 1994-08-11
JPH06140510A (ja) 1994-05-20
EP0563852A1 (en) 1993-10-06
US5420456A (en) 1995-05-30

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