JPH03116755A - 集積回路装置とその製造方法 - Google Patents
集積回路装置とその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000463 material Substances 0.000 claims abstract description 16
- 239000003989 dielectric material Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 abstract description 12
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 43
- 230000008901 benefit Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 3
- 244000208734 Pisonia aculeata Species 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical group C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 210000002381 plasma Anatomy 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- C—CHEMISTRY; METALLURGY
- C12—BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
- C12N—MICROORGANISMS OR ENZYMES; COMPOSITIONS THEREOF; PROPAGATING, PRESERVING, OR MAINTAINING MICROORGANISMS; MUTATION OR GENETIC ENGINEERING; CULTURE MEDIA
- C12N9/00—Enzymes; Proenzymes; Compositions thereof; Processes for preparing, activating, inhibiting, separating or purifying enzymes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Genetics & Genomics (AREA)
- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Medicinal Chemistry (AREA)
- Microbiology (AREA)
- Biotechnology (AREA)
- Biomedical Technology (AREA)
- Biochemistry (AREA)
- General Engineering & Computer Science (AREA)
- General Health & Medical Sciences (AREA)
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Abstract
め要約のデータは記録されません。
Description
スを有する集積回路装置とその製造方法に関する。
ンクは、1つまたは複数の導電層の形で一般的に提供さ
れ、この導電層は、マスクの存在下でエツチングにより
パターン化され、形成される。多くの例に於いて、集積
回路装置の機能に関して冗長性を与える為に、例えば、
集積回路装置の構造上で実行されるテストの結果に依存
して切断されたり、溶融されたりするリンクを具備する
のが好ましい。この点に関し、CMO3装置(米国特許
第4590388号を参照のこと)については特に、導
電パスは、レーザー照射(レーザープログラミング)ま
たは、このパスを通過する適当な電流パルスにより切断
される。−船釣に、導電パスは、大きな断面積を有する
ので、切断するには、大きなエネルギが必要である。更
に大きなエネルギが、導電パスが誘電体層にカバーされ
ているときには、必要であるが、一方、そのような層が
存在しない場合は、「スプラッシュ(splash)(
はね)」に起因する集積回路装置の損傷のおそれがある
。このスプラッシュとは、リンク材料が除去され、それ
が集積回路装置表面に再度堆積することをいう。更に、
誘電体が平面化エツチングをうけると、誘電体の厚さは
、集積回路素子チップにわたり変化し、リンクを切断す
るに必要なエネルギ量が、旨く決定できない。レーザー
プログラミングするために、レーザーエネルギ量が多す
ぎたり、少なすぎたりする結果、集積回路装置の損傷ま
たは、導電パスの不完全な切断につながる。
により容易に切断される導電パス部位を提供することが
望ましい。
プログラマブル・リンクは、幅は同一で、厚さを局部的
に減少することにより、導電パスの断面積を局部的に減
少させる。
を堆積するステップ、厚さを減少させた1個または数箇
所の領域の形成のために、局部的エツチングをするステ
ップ、導電パスパターンエツチングをするステップを含
む。この局部的エツチングは、十分な層厚を確保するた
めに、時間で管理するか、あるいは、好ましくは、以下
のような、2段階プロセスが、堆積とバターニングのた
めに、使用される。導電材料の第1導電層は、誘電体表
面に堆積され、この層の厚さは、意図した(最終の)導
電パスの厚さ以下である。この堆積層は、局部的にエツ
チングされ、凹部を形成し、この凹部は、下層の誘電体
を露出させる穴あるいはウィンドウの形状である。かく
して、この誘電体は、エッチストップ層として機能する
。その後、導電材料の第2導電層が堆積され、所望の導
電パスを形成するよう、エツチングされる。この場合、
第1導電層がエツチングされた場所では、パスの厚さは
第2導電層の厚さにより規定され、他の場所では、パス
の厚さは第1導電層と第2導電層の厚さの合計で規定さ
れる。
ている。誘電体10は、導電層から半導体基板を分離す
るため、および、導電層同士を分離するために、複数の
分離した堆積層を有している。誘電体層は、CVD法で
堆積され、シリカ・ベースのガラス(例ニホウ珪酸塩ガ
ラス、ホウ素リン珪酸塩ガラス(borophosph
oslllcate) )から形成されている。第1図
によれば、導電層11は、部位111でプログラミング
用にエツチングされている。(標準的には、ポジ型の活
性光リングラフ処理がこのために使用される。) 好ま
しくは、エツチングは、導電層11の全体の厚さにわた
って行われ、誘電体材料10は、この点に関して、エッ
チストップ層として機能する。これにより、エツチング
間隔のタイミングの必要性が除かれる。
ン(これは有望な代替材料である)のような材料である
。アルミの場合は、低温CVDが堆積のために使用され
、タングステンの場合は、スパッタリングが通常使用さ
れる。
の導電層12は、導電層11と同一の材料から構成され
る。導電材料としてアルミが用いられている場合は、バ
ック−スパッタリングプロセスが導電層12の堆積に先
行して行われるのが好ましい。このステップは、例えば
、表面酸化物層を除去するために用いられ、これにより
、導電層12の材料の付着を強める。
111で減少した厚さを有する導電パスまたはリンク構
造を形成するのに、パターン化される。
で形成されるのが一般的であるが、異なる材料の使用を
排除するものではない。例えば、導電層11には、アル
ミが、導電層12には、ポリシリコンが使用されてもよ
い。
形をとる。この例では、ランナーが、約1625マイク
ロメーターの幅があるとすると、ランナーの厚さは、約
1.0マイクロメーターである。プログラマブル位置で
の減少厚さは、 約0.35マイクロメーターである。
65マイクロメーター厚の層を堆積し、その後、部位1
11をエツチングした後、アルミ製の約0.35マイク
ロメーター厚の追加層を堆積する。
ログラミングのしやすさ、集積回路装置動作の電流密度
、エレクトロマイグレーションの観点から選択される。
利点を実現する観点から、この厚さ(部位111におけ
る)は、導電パスの他の場所の厚さの2/3を越えない
。
積されてもよい(例えば、二酸化シリコンあるいはチッ
化シリコンのような誘電体の形で)。十分薄い場合は、
そのような保護層は、レーザープログラミングとは干渉
せず、残留導電材料の不本意な再堆積、または、プログ
ラミングの間のくずに起因する有害な影響に対して、集
積回路装置表面の保護を提供する。この場合、プログラ
ミングの前に、光りソグラフィのステップとエッチング
のステップが、集積回路装置のボンドパッドを剥がすた
めに行われる。その後、プログラミングの後、「キャッ
プ」保護層が堆積され、ボンドパッドの除去が行われる
。これは、同一の光リングラフィ・マスクの再使用によ
り行われる。
ジを有する(第1図)。これにより、ウィンドウ・エツ
チング後、堆積された第2導電層の連続性(ステップカ
バレッジ)が可能になる。
イエツチングが好ましい。
ンナーより幅が広い。これにより、ウィンドウエッチパ
ターンに比較してランナーエツチングに使用されるマス
クパターンの不整合のマージンがとれる。ランナーの幅
は、第2エツチングステツプで形成されたままで、厚さ
が減少した領域は、ランナーと自己整合する。ウィンド
ウが広くなり大きくなることは、ウィンドウエツチング
の容易さと均一性の観点から好ましい。
チ物の堆積(側壁ビルドアップ)になるので、クリーニ
ングステップは、金属堆積の前に選択的に導入される。
部位111の除去される材料の厚さは、エツチングされ
るランナーの残りに比較して、薄いので、下層の誘電体
材料の幾らかは、部位111でエツチングで取り除かれ
るが、一方、他の場所では導電層11が除去される。そ
の結果、「ペデスタル構造」が、第4図に示されるよう
形成され、誘電体部位101上の導体12は、誘電体部
位101の両側面の誘電体表面102,103の上に位
置する。このような構造は、プログラミングの間、導体
材料の厚さの減少した部分からのプルバックを容易にす
る。更に、この構造の有利な点は、保護カバー層13が
ある場合、導電パス上でより均一な薄いカバー層が可能
になる点である。
ここでは、保護カバー材料の厚さが増加する)から離間
していることに起因する。均一で薄くカバーすることは
、レーザープログラミングの間、溶融の容易さと均一性
を得やすくなる。これらの利点は、本発明のリンクの切
断と溶融をリンクを経由した適当な電流パルス(レーザ
ー照射と組合わせてもよ(りにより実現することによっ
て得られる。
ことにより、溶融可能なリンクの両側面の全厚さ、溶融
の間の局部的過熱、溶融導電材料のプルバック、ロール
パックを阻止しながら、熱的、機械的バッファーが実現
できる。また、本発明のように、露出したリンク表面に
比較して、導電パスの厚さを減少させることにより、表
面照射による過熱は、リンクの厚さ全体にわたって、よ
り均一になる。その結果、リンク材料は、溶融の間、完
全に排除され、破片の形成は最小化される。
ベルおよびより広いエネルギ範囲で実施でき、これによ
り、現在採用されているレーザーフユーズ装置の利用範
囲が広がる。
化に含まれ、これにより、半導体活性領域が溶融可能リ
ンクから誘電体材料のかなりの厚さにより、分離されと
きに、熱的バッファーの役目をする。最上部レベルで溶
融リンクを施行することは、このリンクの配置が自由に
なり、より低レベルの相互接続層の配置に対する制限が
少なくなる。更に、上位レベルの誘電体材料は、ボロン
および/またはリンのような成分を含有する。溶融可能
リンク下にこれらが存在することにより、これらの成分
は、レーザープログラミングの後でかつRRパッシベー
ションの前に意図せずに導入されたイオン汚染物質に対
するゲッタリング材(除去材)として機能する。
ミ製ランナー(幅が約1.25マイクロメーター、厚さ
が約1,05マイクロメーター)に含有された。プログ
ラマブルリンクの減少した厚さ、約0.35マイクロメ
ーターである。このような減少した厚さは、上記の2つ
のステップ(層の堆積とエツチングの第1,2ステツプ
)により生成される。第1エツチングステツプにより生
成されたウィンドウは、ランナーの方向に、約10マイ
クロメーターで、横断方向に8マイクロメーターである
。
径を有する)が、プログラマブルリンクの場所でランナ
ーを切断するのに使用された。比較のため、このリンク
から離れた点でも切断された。後者の場合、切断に要し
たエネルギは、約1.2マイクロジユールであった。前
者の場合、約0.9マイクロジユールで十分であった。
リンクを均一かつ一定のエネルギで容易に切断可能にな
る。
技術分野の当業者であれば、本発明の種々の変形例が考
え得るが、それらはいずれも本発明の技術的範囲の包含
される。
易なる理解のためで、その範囲を制限するよう、解釈さ
れるべきではない。
程の異なる段階における集積回路装置チップの斜視図、 第4図は、本発明の一実施例による導電パスの厚さが減
少した場所における断面図である。 出 願 人:アメリカン テレフォン アンドFIG。 FIG、 3 2 FIG、 4 2
Claims (1)
- 【特許請求の範囲】 (1)プログラマブルリンク(111)を有する誘電体
(10)支持の導電パスを具備する集積回路装置におい
て、 プログラマブルリンクから離間した位置での導電パスは
、第1厚さ(11と12)を有し、プログラマブルリン
クの位置では導電パスは、第2厚さ(12)を有し、第
2厚さは、第1厚さより薄いことを特徴とする集積回路
装置。 (2)第2厚さは、第1厚さの2/3以下であることを
特徴とする請求項1記載の装置。 (3)導電パスは、全体が同一材料で形成されているこ
とを特徴とする請求項1記載の装置。 (4)導電パスは、誘電体上の第1導電層 (11)と、プログラマブルリンクから離間した位置で
は第1導電層上にありプログラマブルリンクの位置では
誘電体(10)上にある第2導電層(12)とを含むこ
とを特徴とする請求項1記載の装置。 (5)プログラマブルリンクは、誘電体の第1部位と、
第1部位と第1レベルのプログラマブルリンクとの間の
インターフェース(101)と、共通第2レベルに表面
を有する前記第1部位に隣接する誘電体の第2部位(1
02)と第3部位(103)により、支持され、 第1レベルは、第2レベルの上に位置する ことを特徴とする請求項1記載の装置。 (6)プログラマブルリンクを有する誘電体支持の導電
パスを有する集積回路の製造方法において、 誘電体(10)上に第1導電層(11)を堆積するステ
ップ、 第1導電層の厚さを部分的に減少させるよう、エッチン
グするステップ、 導電パスを形成するよう、エッチングするステップ からなり、 導電パスは、プログラマブルリンクに適するよう、厚さ
が部分的に減少していることを特徴とする集積回路装置
の製造方法。 (7)第1導電層の厚さを部分的に減少させるよう、エ
ッチングするステップの後に、 第2導電層(11)を堆積するステップを有することを
特徴とする請求項6記載の方法。 (8)第1導電層の厚さを部分的に減少させるよう、エ
ッチングするステップは、誘電体の部分的露出を行うこ
とを特徴とする請求項7記載の方法。 (9)第1導電層の厚さを部分的に減少させるよう、エ
ッチングするステップは、傾斜壁を形成することを特徴
とする請求項7記載の方法。 (10)第1導電層(11)と第2導電層 (12)とは、実質的に同一材料で形成されることを特
徴とする請求項7記載の方法。 (11)第1導電層(11)と第2導電層 (12)の少なくとも1つは、アルミを含むことを特徴
とする請求項7記載の方法。 (12)誘電体上の導電パスを切断する集積回路装置の
製造方法において、 導電パスの厚さが減少された位置(111)にエネルギ
を供給するステップを有することを特徴とする集積回路
装置の製造方法。 (13)エネルギは、レーザー照射により供給されるこ
とを特徴とする請求項12記載の方法。 (14)エネルギは、導電パスを流れる電流パルスによ
り供給されることを特徴とする請求項12記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US37442389A | 1989-06-30 | 1989-06-30 | |
US374423 | 1989-06-30 |
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---|---|
JPH03116755A true JPH03116755A (ja) | 1991-05-17 |
JP2766912B2 JP2766912B2 (ja) | 1998-06-18 |
Family
ID=23476755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2165877A Expired - Lifetime JP2766912B2 (ja) | 1989-06-30 | 1990-06-26 | 集積回路装置の製造方法 |
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Country | Link |
---|---|
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