JPS60140747A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60140747A JPS60140747A JP58251593A JP25159383A JPS60140747A JP S60140747 A JPS60140747 A JP S60140747A JP 58251593 A JP58251593 A JP 58251593A JP 25159383 A JP25159383 A JP 25159383A JP S60140747 A JPS60140747 A JP S60140747A
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- fuse
- layer
- conductive
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に設置され几フユーズの製造方法に
関する。半導体集積回路装置に、適当なる回路素子を接
続し定数個又は数十個の７ユーズを設置しておき、半導
体集積回路装置の電気的特性検査の際、設置された７ユ
ーズにフユーズの溶断電流以上の電流を流し、フユーズ
を切断し、所望した電気特性を得る方法は従来より行な
われている。また前記した方法をとることによシ半導体
集積回路装置を高歩留シで製造できることが知られてい
る。しかしながらこのフユーズの従来方法による製造方
法は多くの欠点を持っていＩｔｏまず図面にもとづき従
来の製造方法を説明する。
関する。半導体集積回路装置に、適当なる回路素子を接
続し定数個又は数十個の７ユーズを設置しておき、半導
体集積回路装置の電気的特性検査の際、設置された７ユ
ーズにフユーズの溶断電流以上の電流を流し、フユーズ
を切断し、所望した電気特性を得る方法は従来より行な
われている。また前記した方法をとることによシ半導体
集積回路装置を高歩留シで製造できることが知られてい
る。しかしながらこのフユーズの従来方法による製造方
法は多くの欠点を持っていＩｔｏまず図面にもとづき従
来の製造方法を説明する。
＄１図（ａ）〜第１図（ｄ）は従来方法による製造工程
を示す断面図、第１図（ｅ）は第１図（ｄ）の平面図で
ある。半導体基板１上に絶縁層２を形成し、次に第一の
導電層３をスパッター、蒸着法などを形成する。形成さ
れた第一の導電層３上にフォトレジストを塗布し、従来
性なわれている通常の写真蝕刻法によシ第一の導電層３
を選択的にエツチング除去し第１図（ａ）に示す断面形
状を得る。次に再度フォトレジストを塗布し、選択的に
紫外光を照射し第１図（１）に示すフォトレジスト層４
を得る。さらにフォトレジスト４および第一の導電層３
が選択的に形成さｔた半導体基板１上に、スパッター。
を示す断面図、第１図（ｅ）は第１図（ｄ）の平面図で
ある。半導体基板１上に絶縁層２を形成し、次に第一の
導電層３をスパッター、蒸着法などを形成する。形成さ
れた第一の導電層３上にフォトレジストを塗布し、従来
性なわれている通常の写真蝕刻法によシ第一の導電層３
を選択的にエツチング除去し第１図（ａ）に示す断面形
状を得る。次に再度フォトレジストを塗布し、選択的に
紫外光を照射し第１図（１）に示すフォトレジスト層４
を得る。さらにフォトレジスト４および第一の導電層３
が選択的に形成さｔた半導体基板１上に、スパッター。
蒸着などの方法により第一の導電層より薄い第二の導電
層５を形成したのち、フォトレジストを溶解除去するこ
とに、１１、フォトレジスト上に形成された第２の４電
層５もハクリされ、断面形状が第１図（ｄ）、平面形状
が第１図（ｅ）に示す構造のフユーズが完成さｎる。
層５を形成したのち、フォトレジストを溶解除去するこ
とに、１１、フォトレジスト上に形成された第２の４電
層５もハクリされ、断面形状が第１図（ｄ）、平面形状
が第１図（ｅ）に示す構造のフユーズが完成さｎる。
以上にのべた方法でフユーズが製造されるが、この方法
に次の欠点を有する。すなわち、（１） フォトレジス
ト４上に第二の導電層５を被着するため第２の導電層の
被着はフォトレジストの融点以下でなければならない。
に次の欠点を有する。すなわち、（１） フォトレジス
ト４上に第二の導電層５を被着するため第２の導電層の
被着はフォトレジストの融点以下でなければならない。
（２）第２の導′Ｉｔ層５をハクリする際、フォトレジ
スト層４上の第２の導電層がハクリ粉砕され、半導体装
置上に剛着し、その除去が困難となる。また、近来要求
されている微細化された半導体集積回路装置ではその製
造が著しく困難となる。
スト層４上の第２の導電層がハクリ粉砕され、半導体装
置上に剛着し、その除去が困難となる。また、近来要求
されている微細化された半導体集積回路装置ではその製
造が著しく困難となる。
（３） フォトレジスト層が選択的に被着された状態で
第２の薄い導電層を被着させるため、第２の導電層の形
成条件が制約されろ。
第２の薄い導電層を被着させるため、第２の導電層の形
成条件が制約されろ。
（４） フォトレジスト層が被着された状態で第２導電
層を被着させるため、第一の導電層と第２２導電層の界
面にフォトレジストの残査がのこ幻、半導体装置の信頼
性上の問題がある。
層を被着させるため、第一の導電層と第２２導電層の界
面にフォトレジストの残査がのこ幻、半導体装置の信頼
性上の問題がある。
などでちる、
本発明にこれらの従来の製造方法による欠点を排除し７
、半導体装置の信頼性を向−卜し、かつ歩留りよく製造
する製造方法を提供することにある。
、半導体装置の信頼性を向−卜し、かつ歩留りよく製造
する製造方法を提供することにある。
本発明による製造方法の実施例を図面にもとづき説明す
る。第２図（ａ）〜第２図（Ｃ）は本発明による製造工
程を示す断面図、第２図（Ｃ［）は第２図（ｃ）の平面
図である。
る。第２図（ａ）〜第２図（Ｃ）は本発明による製造工
程を示す断面図、第２図（Ｃ［）は第２図（ｃ）の平面
図である。
まず、従来方法により、半導体基板１上に絶縁層２を常
圧ＯＶＤ装置を用いて０．７ミクロンの厚さに形成した
のち、スパッタ装置をもちい、アルゴン圧力５ミリメー
トル パワー５ＫＷでアルミニウムシリコン合金を１．
０ミクロンの厚さに被着し、第１の導電層３を選択的に
形成する。次に第２の導電層５を同じくスパッタ装置を
用いアルミシリコン合金で５００オングストロームの厚
さに、絶縁層２および第１の導電層３の上に被着させ第
２図（ａ）の断面形状を得る。次にポジ型フォトレジス
ト６を塗布しフォトマスクアライナ−を用い、選択的に
紫外光を照射し、第２図（ｂ）に示す断面構造を得る。
圧ＯＶＤ装置を用いて０．７ミクロンの厚さに形成した
のち、スパッタ装置をもちい、アルゴン圧力５ミリメー
トル パワー５ＫＷでアルミニウムシリコン合金を１．
０ミクロンの厚さに被着し、第１の導電層３を選択的に
形成する。次に第２の導電層５を同じくスパッタ装置を
用いアルミシリコン合金で５００オングストロームの厚
さに、絶縁層２および第１の導電層３の上に被着させ第
２図（ａ）の断面形状を得る。次にポジ型フォトレジス
ト６を塗布しフォトマスクアライナ−を用い、選択的に
紫外光を照射し、第２図（ｂ）に示す断面構造を得る。
この時のレジスト厚さは、１．２ミクロンである。次に
フォトレジスト層６をマスクとして異方性エツチング特
性をもつ、リアクティブイオンエッチ装置を用いて第１
の導電層３および第２の導電層５を同時にエツチング除
去し、エツチング終了后不要となったフォトレジスト層
６を除去し、第２図（Ｃ）の断面形状および第２図（ｄ
）の平面形状を得て本発明によるフユーズは完成される
、完成されたフユーズはフユーズ部の最小＠４．０ミク
ロン、長さ４．０ミクロン、厚さ５００オングストロー
ムのものであるが１００ミリアンペア〜１５０ミリアン
ペアで容易に溶断でき、信頼性試験結果も良好であった
。
フォトレジスト層６をマスクとして異方性エツチング特
性をもつ、リアクティブイオンエッチ装置を用いて第１
の導電層３および第２の導電層５を同時にエツチング除
去し、エツチング終了后不要となったフォトレジスト層
６を除去し、第２図（Ｃ）の断面形状および第２図（ｄ
）の平面形状を得て本発明によるフユーズは完成される
、完成されたフユーズはフユーズ部の最小＠４．０ミク
ロン、長さ４．０ミクロン、厚さ５００オングストロー
ムのものであるが１００ミリアンペア〜１５０ミリアン
ペアで容易に溶断でき、信頼性試験結果も良好であった
。
形成されたフユーズの断面形状も、厚い第１の導電層、
薄い第２の導電層ともに、サイドエッチすることなく良
好に形成された。
薄い第２の導電層ともに、サイドエッチすることなく良
好に形成された。
実施例では第１の導電層および第２の導電層の材料とし
てアルミニウムシリコン１係の合金ヲ用いたが、アルミ
ニウム合金に限らず、アルミニウムーシリコン銅々どの
三元系合金、ポリシリコン。
てアルミニウムシリコン１係の合金ヲ用いたが、アルミ
ニウム合金に限らず、アルミニウムーシリコン銅々どの
三元系合金、ポリシリコン。
モリブデン、タングステンなどの高融点金鴇、モリブデ
ンシリサイド、タングステンシリサイドなどの材料にも
適要できることはいう寸でもない。
ンシリサイド、タングステンシリサイドなどの材料にも
適要できることはいう寸でもない。
本実施例では第２の導電層を形成する際にスパッタ装置
を使用し第１の導電層上（（アルミシリコン合金を被着
させているが、第２の導電層を被着する直前に逆スパツ
タ−、すなわちスパッタエッチを行なうことにより第１
の導電Ｉ（と第２の導電層との界面が清浄化され米子の
信頼性（１大きく向上される。
を使用し第１の導電層上（（アルミシリコン合金を被着
させているが、第２の導電層を被着する直前に逆スパツ
タ−、すなわちスパッタエッチを行なうことにより第１
の導電Ｉ（と第２の導電層との界面が清浄化され米子の
信頼性（１大きく向上される。
本実施例の製造方法の説明に門Ｅ７、説明の簡易化のた
めに、半導体基板上の絶縁１ｊ７ ｂよび第１の導電層
と第２の導電層のみのｉ折面図、平面図を用いたが、実
際の半導体装置ではフユーズの両端は半導体素子に接続
されていることはいうまでもない。
めに、半導体基板上の絶縁１ｊ７ ｂよび第１の導電層
と第２の導電層のみのｉ折面図、平面図を用いたが、実
際の半導体装置ではフユーズの両端は半導体素子に接続
されていることはいうまでもない。
第１図（ａ）〜第１図（ｄ）は従来方法による製造方法
を示す工程順の断面図、第１図（ｅ）は篤１図（、′ｉ
）の平面図、 第２図（ａ）〜第２図（ｃ）は本発明による製造方法を
示す断面図、第２図（ｄ）は、第２図（Ｃ）の平面図で
ある。 １・・・半導体基板 ２・・・絶縁層 ３・・・第１の導電層 ４・・・フォトレジスト層 ５・・・第２の導電層 ６・・・フォトレジスト層 以 上 出願人 セイコー電子工業株式会社 ！ 第１図（ｄ） 第１図（ｅ） 名２図（Ｃ） 第２図（ｄ）
を示す工程順の断面図、第１図（ｅ）は篤１図（、′ｉ
）の平面図、 第２図（ａ）〜第２図（ｃ）は本発明による製造方法を
示す断面図、第２図（ｄ）は、第２図（Ｃ）の平面図で
ある。 １・・・半導体基板 ２・・・絶縁層 ３・・・第１の導電層 ４・・・フォトレジスト層 ５・・・第２の導電層 ６・・・フォトレジスト層 以 上 出願人 セイコー電子工業株式会社 ！ 第１図（ｄ） 第１図（ｅ） 名２図（Ｃ） 第２図（ｄ）
Claims (2)
- （１）第一の導電層と第二の導電層が基板表面に配設さ
れ、前記第一の導電層を選択的に配設したのち、前記第
一の導電層より薄い前記第二の導電層を設置し、前記第
一の導電層および前記第二の導電層を同時に選択的に除
去して配設することを特徴とする半導体装置の製造方法
。 - （２）前記第一の導電層および第二の導電層が第三と第
四の導電層と絶縁物を介して設置し、前記第三と第四の
導電層と前記第一、ｌ！−第二の導電層とを選択的に接
続する特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251593A JPS60140747A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251593A JPS60140747A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140747A true JPS60140747A (ja) | 1985-07-25 |
Family
ID=17225120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251593A Pending JPS60140747A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62244162A (ja) * | 1986-04-16 | 1987-10-24 | Sanyo Electric Co Ltd | 高抵抗素子の形成方法 |
| EP0405849A2 (en) * | 1989-06-30 | 1991-01-02 | AT&T Corp. | Severable conductive path in an integrated-circuit device |
-
1983
- 1983-12-27 JP JP58251593A patent/JPS60140747A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62244162A (ja) * | 1986-04-16 | 1987-10-24 | Sanyo Electric Co Ltd | 高抵抗素子の形成方法 |
| EP0405849A2 (en) * | 1989-06-30 | 1991-01-02 | AT&T Corp. | Severable conductive path in an integrated-circuit device |
| EP0405849A3 (en) * | 1989-06-30 | 1991-05-02 | American Telephone And Telegraph Company | Severable conductive path in an integrated-circuit device |
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