JP3641489B2 - 多機能電子部品、とくに負性動抵抗素子、およびその製造方法並びに使用方法 - Google Patents
多機能電子部品、とくに負性動抵抗素子、およびその製造方法並びに使用方法 Download PDFInfo
- Publication number
- JP3641489B2 JP3641489B2 JP19405393A JP19405393A JP3641489B2 JP 3641489 B2 JP3641489 B2 JP 3641489B2 JP 19405393 A JP19405393 A JP 19405393A JP 19405393 A JP19405393 A JP 19405393A JP 3641489 B2 JP3641489 B2 JP 3641489B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- semiconductor
- gate
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims description 76
- 239000004065 semiconductor Substances 0.000 claims description 75
- 230000005669 field effect Effects 0.000 claims description 50
- 238000002513 implantation Methods 0.000 claims description 41
- 238000001465 metallisation Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 230000001747 exhibiting effect Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical group O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 14
- 125000006850 spacer group Chemical group 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000032683 aging Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001802 infusion Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Description
【０００１】
【産業上の利用分野】
本発明は、バイポーラおよび／または電界効果トランジスタ機能をそなえた、あるいは負性動抵抗を示すことのできる多機能半導体構造に関するものである。
【０００２】
【従来の技術】
半導体基板上で位置的に分離された電界およびバイポーラトランジスタを生産することのできる既存の技術が知られている。たとえばＢｉＣＭＯＳとして知られている技術では、同一のシリコンチップ上に、ＮＰＮバイポーラトランジスタと関連して、絶縁ゲートＮおよびＰチャネルトランジスタ（ＣＭＯＳトランジスタ）をグループにまとめる。このようなトランジスタは互いに並べて配置され、互いに分離されているので、位置的に（位相的にとも言う）分離されている。
英国特許１，３９７，７８９号によれば、負性動抵抗を示すことのできる、つまり電圧が増加するとき電流が減少するような電流／電圧構成の電子部品が知られている。しかし、このような部品は、個別（ディスクリート）素子から作られており、従って集積構造のものではない。
米国特許４，０３２，９６１は、接合型電界効果トランジスタによって制御されるバイポーラトランジスタを組込んだ、負性動抵抗を示すことのできる集積構造を開示している。さらに、このような構造ではエミッタ接点が基板上にあり、基板によってＣＭＯＳ／ＢｉＣＭＯＳ製造技術と非両立的（非互換性）となる。この場合、基板はすべての同時に製造されたトランジスタのための共通のエミッタとして働くからであり、これら（のトランジスタ）はもはや互いに分離されていない。
【０００３】
【発明が解決しようとする課題】
絶縁ゲート電界効果トランジスタ機能、あるいはこれにより制御されたバイポーラトランジスタ機能を果たし、あるいは負性動抵抗を示すことのできる集積構造のものは、現在知られていない。
本発明はこのような欠如を補うものである。
本発明の目的は、その製造にわずかな数のマスクしか必要としない、きわめて小型の集積構造の部品を提供することにある。
本発明のもう一つの目的は、ＢｉＣＭＯＳ型の製造技術と両立する部品を形成することである。
【０００４】
【課題を解決するための手段】
従って、本発明による電子部品は、同一半導体構造内に位相的に組込まれ、絶縁ゲート電界効果トランジスタを形成することのできる第一半導体領域と、ラテラル（横方向）バイポーラトランジスタを形成することのできる第二半導体領域とによって構成され、この二つの領域には電界効果トランジスタのチャネルが形成され、またバイポーラトランジスタのベース電流が流れるような共通の半導体層があって、これらの二つの領域はさらに負性動抵抗構造をいっしょに形成できることを特徴とする。
電界効果トランジスタは、ＮＰＮ型のバイポーラトランジスタと関連したＰチャネルを備えてもよく、またＰＮＰ型のバイポーラトランジスタと関連したＮチャネルを備えてもよい。
【０００５】
本発明の一つの実施例によれば、半導体構造が電界効果トランジスタの絶縁プロジェクションゲートを支持する半導体ブロックを含み、共通の半導体層がゲートの下のブロック上部内に延び、電界効果トランジスタを形成することのできる第一領域の残り部分が前記共通層のいずれかの側に延び、ラテラルバイポーラトランジスタを形成することのできる第二領域は、第一領域に対して横方向にオフセットされたブロックの下部に部分的に配置されている。
このような部品は、できれば、バイポーラトランジスタのエミッタ部分から所定の距離までブロック下部へ延びて、サブミクロン級のバイポーラトランジスタのベースの厚さを規定するような内因性（真性）コレクタを含むことが好ましい。
この部品は、できればバイポーラトランジスタのベースと電界効果トランジスタのドレインのための共通の接点を含み、バイポーラトランジスタのエミッタとコレクタおよび電界効果トランジスタのソースのための個別の接点を含んでいることが好ましい。
【０００６】
本発明の一つの実施例によれば、半導体構造は、
第一の型、たとえばＰ型の導電性を有する半導体基板と、
基板の第一面の一部上にあり、電界効果トランジスタのゲート部分を形成することのできる第一プロジェクション半導体部分を支持し、第一の型、たとえばＰ+ 型の導電性絶縁層と、
プロジェクション部分の第一端部領域のいずれかの側で基板内にあり、一方でソース部分を、他方でドレーン部分またはベース部分をそれぞれ形成することができ、第一の型、たとえばＰ+ 型の導電性の半導体部分の第一対と、
第一端部領域に対向するプロジェクション部分の第二端部領域のいずれかの側で基板内にあり、エミッタ部分と外因性コレクタを形成でき、第一に対する第二の型、たとえばＮ+ 型の導電性を有する半導体部分の第二対と、
第二の型の、たとえばＮ型の導電性を有し、基板の第一面から延び、外因性コレクタを形成することのできる第二対の部分と接触し、エミッタを形成できるこの第二対の他の部分から延びる埋込み半導体層と、
ドレインまたはベースを形成することのできる第一対の部分と接触するよう配置された第一メタライズ層と、
それぞれ第二対の二つの部分と接触し、一方でソースを形成することのできる部分と、他方でゲートを形成することのできるプロジェクション部分と接触するよう配置された少なくとも二つの他のメタライズ層とを含んでいる。
この二つの対のプロジェクション部分と四つの部分はできればオーバードープされていることが好ましく、この二つの対の四つの部分は、できれば基板の第一面から反対面まで延びていることが好ましい。
基板の残りの部分を通る漏れ電流を最少限におさえるために半導体構造の基板は絶縁体上の基板であると有利である。
このような部品は電界効果トランジスタとして使用することができる。この場合ゲート、ソース、およびドレイン部分に少なくとも三つの金属接点を含んでいる。なお、本明細書において「プロジェクション部分」は、「突起している部分」の意味で用いられる。
【０００７】
このように使用する場合、選ばれたバイアス電圧を、この場合は金属接点を取付けたコレクタ部分に加え、この選ばれたバイアス電圧がＰチャネル電界効果トランジスタの場合にはプラスとなり、Ｎチャネル電界効果トランジスタの場合はマイナスとなるようにすると、とくに有利である。
このような部品はバイポーラトランジスタとして使用することができる。この場合、ベース、コレクタおよびエミッタ部分に少なくとも三つの金属接点を含んでいる。
このように使用する場合、選ばれたバイアス電圧を金属接点を取付けたゲートに加え、この選ばれたバイアス電圧はＰチャネル電界効果トランジスタの場合にはマイナスとなり、Ｎチャネル電界効果トランジスタの場合にはプラスとなるようにすると、とくに有利である。
本発明にもとづく部品は、負性動抵抗の構成をとることもできる。この場合、ゲート、ドレイン・ベース、コレクタおよびエミッタ部分に金属接点を含んでいる。
このように使用する場合、バイポーラトランジスタのエミッタ・ベース接合部は順方向にバイアスされているが、電界効果トランジスタを少なくとも部分的に空乏化させるために選ばれたバイアスをゲートに加えて、コレクタ・ベース接合部を逆方向バイアスすることができる。
負性動抵抗はコレクタの電流／電圧関係から得ることができる。
【０００８】
本発明の主題はまた、
ａ） 第一の型（たとえばＰ型）の導電性を有する半導体基板の第一面で、電界効果トランジスタのゲート部分を形成することができ、第一の型の導電性を有する絶縁プロジェクション部分が形成され、基板の下部で、第一のものに対向して第二の型の導電性を有し、少なくともプロジェクション部分の下で基板の下部内に延びる埋込み層が形成され
ｂ） 基板内に、プロジェクション部分の第一端部領域のいずれかの側にあって、一方でソース部分を形成し、他方でドレイン部分または外因性ベース部分を形成することができる第一対の半導体部分が注入され、第一対のこの二つの半導体部分も、第一の型（たとえばＰ+ 型）の導電性を有し、
ｃ） 基板内に、第二の型の導電性を有し、第一のものに対向してプロジェクション部分の第二端部領域のいずれかの側にある第二対の半導体部分が注入され、埋込み層の外側にあるこれらの部分の一つがエミッタ部分を形成することができ、前記埋込み層と接触するもう一方の部分が外因性コレクタ部分を形成することができ、
ｄ） 第一対の部分がドレインまたはベースを形成することができ、少なくとも第二対の二つの部分、または一方で、ソースを形成することができる部分と、他方でゲートを形成することができるプロジェクション部分がメタライズされることを特徴とする、絶縁ゲート電界効果トランジスタとラテラルバイポーラトランジスタを統合することのできる半導体構造の製造方法である。
この二つの対の四つの部分の注入段階は、できれば段階的オーバードーピングを含むことが望ましい。
【０００９】
本発明の一つの実施例によれば、段階ａ）では、
ａ１） 基板内に、基板の第一位相から延び、第二の型（たとえばＮ型）の導電性を有する埋込み層が注入され、
ａ２） このように注入された基板上に、第一の型（たとえばＰ+ 型）の導電性を有する半導体層をのせた絶縁層を含むスタックが形成され、その上に、注入マスクをすることのできる（たとえば窒化シリコンの）上部層がその上にのせられ、
ａ３） 基板の第一面の対応する部分を裸にするために、またプロジェクション部分の少なくとも第一面または端末を区切るために、このスタックの少なくとも一部を除去し、
ａ４） 前記埋込み部分を限定し、前記埋込み層を形成するために、このようにして得た構造のドーパントの選択注入を行う。
【００１０】
本発明の一つの変形例によれば、埋込み部分の前記選択注入は、基板の第一面に対して実質上、直角方向に行う。
この場合、段階ａ４）のあと、スタックの別の部分を除去して、基板の第一面の対応部分を裸にし、プロジェクション部分の端末の第二面を区切り、この第二面が第一面に対向するようにするとよい。絶縁ラテラル部分またはスペーサーは、プロジェクションゲート部分の二つの面と接触するように配置し、これらのスペーサーには基板の第一面の部分で所定の幅を有し、段階ｃ）では、第二対の二つの部分が絶縁ラテラル部分またはスペーサーのいずれかの面に注入される。
段階ｂ）では、スペーサーのいずれかの面上にある第一注入領域内で、またプロジェクション部分の前記第一端部領域の近くで、基板に対して前記第一注入領域をオーバードープ（たとえばＰ+ ）するためにドーパントの第一選択注入を行い、次にスペーサーを除去し、第一〔注入領域〕をプロジェクション部分の二つの端末まで延ばす第二注入領域内で、第一と同じ種類の第二注入を行い、これによって不均等ドーピング（Ｐ+ + 、Ｐ+ ）を有する第一対の二つの部分を得ることができる。
【００１１】
本発明のもう一つの変形例によれば、段階ａ３）で、一方で基板の第一面の対応部分を裸にし、第一のものに対向するプロジェクション部分の第二面または端末を限定するために、また他方で前記マスク層が所定の距離をおいて、このプロジェクション部分の上面に重なるように、スタックのもう一つの部分を除去し、次に基板の第一面に対して斜め方向に、埋込み層を限定するために段階ａ４）の選択注入を行う。
次に、ゲート上に固定されたオーバーラッピングマスクを付けた構造上に実質上、垂直にドーパントを選択注入することによって、エミッタとコレクタを形成することのできる第二対の二つの部分を注入すると有利である。
また、ゲート上に固定されたオーバーラッピングマスクを付けた構造上に、実質上、垂直にドーパントの第一選択注入を行い、次にこのマスクを除去したあと、不均等ドーピング（Ｐ+ 、Ｐ+ + ）を有する部分を得るためにドーパントの第二選択注入を行うことによって、ドレインとソースを形成することのできる第一対の二つの部分の注入を行うとよい。
本発明のその他の利点および特徴は、下記の詳細説明と添付図面をしらべることにより明らかになる。
【００１２】
【実施例】
図１で、参照記号１は絶縁体６上に基板５のある半導体ブロック２を含む半導体構造である。技術精通者は英語の頭文字ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）で一般に示される絶縁体上の基板をもとにして半導体構造が作られることを直ちに理解する。
このような絶縁体上の基板は、とくに基板の他の部分を通って出る局所漏れ電流を最少限におさえる。しかし、（たとえば）固体Ｐ型基板あるいはＰ型ウエルが作られた固体Ｎ型基板を用いることができる。
シリコン上に作られた基板５は、幅が約５μｍ、長さが約５μｍ、厚さが約２０００オングストロームである。
半導体ブロック２の基板５の第一面、つまり上面は、たとえば二酸化シリコンで作られた絶縁層４を支持し、この絶縁層の上にはＰ+ オーバードープの多結晶シリコンで作られ、Ｐ型導電性（ホールによる伝導）を有するプロジェクション部分３がのせられている。このプロジェクション部分３は、二つの側面（ラテラル面）、つまり端末７と８を含み、参照記号９と１０はそれぞれ、このプロジェクション部分３の第一、および第二端部領域を示している。
Ｐ型シリコンでできた基板５の下部には、反対の型の、つまりＮ型（電子による伝導）の導電性を有する埋込み層１１がある。この埋込み層１１は基板の上面から離れているが、基板５の下部の一部だけに延び、つまり、プロジェクション部分３の下に延びて、これとその右側８の方向で重なっている。
【００１３】
プロジェクション部分３の第一端部領域９のいずれかの側にＰ型の導電性を有する二つの注入部分１２と１３がある。これらの二つの部分は不均等オーバードーピングでオーバードープされている。もっと正確には、プロジェクション３に最も近い部分１２の部分１７は、Ｐ+ 型オーバードーピングである。つまりホールの濃度が約１０18ｃｍ-3であり、プロジェクション部分３から最も遠いこの部分１２の部分１６はＰ++オーバードーピング、つまりホールの濃度が１０20ｃｍ-3である。Ｐ型ドーピングはホール濃度約１０16ｃｍ-3に相当する。
これと対称をなして、部分１３は、Ｐ+ ドープされた部分１５とＰ++ドープされた部分１４を含んでいる。
第一対を形成するこれらの二つの部分は、基板の上面から下面まで延びている。この実施例では、部分１３は埋込み層１１と接触していないが部分１２は接触している。
【００１４】
プロジェクション部分３の第二端部領域１０のいずれかの側には二つの注入部分１８と１９があって第二対を形成している。これらの二つの部分はＮ型導電性であり、Ｎ+ オーバードープされていると有利である。これらはともに基板の上面から実質上、その反対面まで延びている。左端末７の側にある部分１９は、埋込み層１１とは接触せず、それから所定の距離ｗのところにあり、その意義についてはあとで詳しくふれるが、サブミクロン級、つまり約０．１μｍであることが好ましい。プロジェクションＰ部分の右端末８の側にある第二対のもう一方の部分１８は、これと対照的に埋込み層と接触している。
このような構造にはメタライズ層が備えられ、これがその機能を規定する。
ここに述べる好ましい実施例では、半導体構造は五つのメタライズ層（簡単にするためここでは示していない）を含むが、下記で述べるように三つだけでもよい。
もっと正確には、第一対の二つの部分１２と１３、および第二対の１８と１９のそれぞれは、メタライズ層を含んでいる。プロジェクション部分３には第五のメタライズ層がある。このために、この部分の幅が１μｍ以下でもよいという事実から、この部分が横方向延長部（簡単にするため示していない）を備えることが好ましい。たとえば、より幅の広い、また第五メタライズ層が配置された端部領域９が延びていることが好ましい。
【００１５】
このような半導体構造は、二つの半導体領域を含んでいる。これらの領域の一つは、絶縁ゲート電界効果トランジスタを形成することができる。さらに正確には、部分１２はこのトランジスタのドレインを構成し、部分１３はそのソースを構成している。プロジェクション部分３は、このトランジスタのゲート部分を構成している。電界効果トランジスタのチャネルは部分的に埋込みＮ層の上にあり、半導体ブロック２の上部にあり、ゲート３の下にある基板５の層２０を形成することができる。
第二半導体領域はラテラルバイポーラトランジスタを形成することができる。さらに正確には、部分１２はその外因性ベースを構成し、一方、部分１９はそのエミッタを、部分１８はその外因性コレクタを構成する。埋込み層１１は内因性コレクタを形成し、この埋込み層１１の端部をエミッタ部分１９から分離する距離ｗがバイポーラトランジスタの内因性ベースの厚さを規定する。技術精通者には、この場合、このバイポーラトランジスタのベース電流が上部層２０にも流れることができることがわかる。従って、この上部層は、この二つの半導体領域に共通である。
【００１６】
さらに、あとで詳しく述べるように、これらの二つの領域は組合されて、負性動抵抗を示す半導体構造を形成する。
ＮＰＮ型ラテラルバイポーラトランジスタと関連したＰチャネル絶縁ゲート電界効果トランジスタについて述べた。いうまでもなく、ドーパントのすべての種類を逆にすることによって、同じ構造内で、Ｎチャネル絶縁ゲート電界効果トランジスタとＰＮＰ型ラテラルバイポーラトランジスタを結合することができる。
図１から図３までに示した電子部品を得ることのできる製造方法の一つの変形例について詳しく述べる。
図４に示した最初の製品は、絶縁体上の基板であり、二酸化シリコン６上にＰ型シリコンの膜５を加えたものである。第一段階は、膜５の下部に埋込みＮ型部分２１を形成するためのドーパント（砒素とリン）の深部注入により構成される。
【００１７】
次に、ゲート酸化物を形成するための二酸化シリコン２３の層がＰ型基板の上部２２の上面に形成される。そのあと、この層２３上に多結晶シリコンの上部層２４が形成され、それにＰ+ 型オーバードーピングを与えるように注入（ほう素）される。
【００１８】
次に、多結晶シリコン層２４上に、たとえば窒化シリコンの層がそのあとの注入のためのマスクを形成するために蒸着される。そのあとこの窒化物テーブル２５の寸法が規定され、ゲート３の端末７と８を限定するために、多結晶シリコン２４の等方向エッチングが行われる。窒化物テーブルは所定の距離でゲートの各端末に重なり、この距離は今後のバイポーラトランジスタのベースの厚さを決定する要因となる。
【００１９】
次に、このようにして得られた図６に示す構造上に、埋込み部分を限定し、Ｎ型埋込み層１１を規定するように（図７）、高エネルギー２６で、ほう素の斜め注入が行われる。斜め注入は、垂直線に対して４５度から６０度の角度で行われる。窒化物テーブルはゲート３内のドーパントの注入を防止する。
図８に示した次の段階は、ゲート３の第一端部領域において図２１で得られた構造上へのマスク２７ａの蒸着である。次に、図９に示された第二対の二つの部分１８と１９を形成するように高エネルギー２８で、砒素またはリンの注入が行われる。マスク２７ａはゲートの第一端部領域のいずれかの側でのドーパント注入を防止する機能を有し、窒化物テーブルを使用することによって、ゲート３に対して自己蒸着される部分１８および１９の注入を行うことができる。さらに、ゲート３のいずれかの側に窒化物テーブル２５を重ねるために部分１９は埋込み層１１から一定の距離にあり、これは実際にはバイポーラトランジスタの内因性ベースの厚さｗを表わす。
図１０では、マスク２７ａはエッチングされ、マスク２７ｂは部分１８および１９の上のゲート３の第二端部領域の部分に配置され、図１の二つの部分１２と１３を形成するために第一高用量ほう素注入２９を行う。次に窒化物テーブルの重ね合わせ部分をエッチングし、図１に示すように、部分１２と１３の不均等ドーピングを得るために第二のほう素注入を行う。この不均等ドーピングはＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）（軽度ドープドレイン）の名称で技術精通者に知られている。
【００２０】
次に窒化物マスクを、マスク２７ｂと同じようにエッチングし、シリコンの半導体領域に珪化物を形成するために金属層（たとえばチタン）を沈着させることにより、望みの部分にメタライズ層を形成する（ＴｉＳｉ2 ）。
斜め注入中に現れるシェーディング（陰影）効果は一般に技術精通者によって寄生効果と考えられており、これはたとえば絶縁ゲートトランジスタの非対称特性、ゲートによるチャネルの非オーバードーピングおよび構造の促進老化（人工老化）の場合に起こる。しかし、本発明によれば、このシェーディング効果を用いることによって、製造に必要なマスクの数を少なく押さえながら、絶縁ゲート電界効果トランジスタ、バイポーラトランジスタおよび負性動抵抗を示すトランジスタの各機能をそなえた電子部品を作ることができる。また斜め注入によって、埋込み内因性コレクタ層を限定し、窒化物テーブルと組合せてベースの幅を正確に規定することができ、これによりベースの幅を小さくすることができる。
図１１から１８までは、本発明による製造方法のもう一つの変形例を示すものであり、これについて詳しく述べる。
この例の第一段階は、図１１と１２に示したように、図４と５に関連して述べたものと同じであり、ここではくり返さない。
図１３についてさらに詳しく述べると、マスクの助けによってＰ+ ドープ多結晶シリコン上に窒化物３０の層を蒸着したあと、ゲートの左端末を規定し、ゲート３の左側または端末を効果的に形成するために窒化物と多結晶シリコンの異方性エッチングを行う。
【００２１】
次に、Ｎ型の埋込み下部部分２１および埋込み層１１を限定するために（図１４）、実質上垂直に、すなわち基板の上面に直角方向に高エネルギー（注入装置）でほう素注入を行う。
【００２２】
次に、左端末と同様に、ゲートの右端末を規定し、このゲートの右端を効果的に形成するために、窒化物と多結晶シリコンの異方性エッチングを行う。そのあと二酸化シリコンを蒸着し、次にゲートの両側に絶縁ラテラル部分またはスペーサ３１および３２を形成するために異方性エッチングを行う。これらのスペーサは基板の上面の部分では所定の幅を有し、これはバイポーラトランジスタのベースの幅ｗを規定するための決定因子となる。
図１６に示した次の段階は、図８に関連して述べた段階に類似している。この例では、スペーサ３１と３２は、図８の窒化物テーブル２５の重ね合わせ部分の役割を果たす。このようにして、たとえば砒素注入により、図１７に示したようにＮ+ オーバードープ部分１８および１９が形成され、部分１９は埋込み層１１の端から一定の距離にあり、バイポーラトランジスタの内因性コレクタを形成する。
図１８に示した段階は、図１０に関連して述べたものに類似している。マスク３４ａをエッチングし、ゲート部分の第二端部領域ならびにＮ+ 型部分１８および１９をマスクするよう、もう一つのマスク３４ｂを配置する。スペーサ３１および３２のいずれかの側にある第一注入領域に第一ほう素注入を行う。次にこれらのスペーサをエッチングし、そのあと第一注入領域をゲート３の端末まで延ばした第二注入領域で第二ほう素注入を行う。これによって図１９に示すように不均等ドーピング部分１４、１５、１６および１７を得ることができる。
この図１９に示した半導体構造は、Ｎ型埋込み層１１の端部がＰ+ 型注入部分１５と接触する点で図１のものと異なっている。しかし、技術精通者には、これは電界効果トランジスタまたはバイポーラトランジスタの作動に対して、またさらに一般的には電子部品全体の作動に対していかなる影響ももたないことが容易に理解できる。さらに、この埋込み層Ｎは基板５の縁部まで延びている。
本発明による製造方法は、とくにゲート酸化物の蒸着およびゲート部分の製造に関する限り、各種トランジスタを製造するために同じマスクを使用することができるために、ＢｉＣＭＯＳ型の製造技術と両立性がある。
【００２３】
さらに、基板が共通のエミッタとして働かないから、このような構造もまた、ＢｉＣＭＯＳ型の技術と両立性がある。
本発明による電子部品は、簡単に絶縁ゲート電界効果トランジスタとして使用することができる。この場合、ドレイン、ソースおよびゲートの各部分にそれぞれ三つのメタライズ層を設ける必要があるだけである。
【００２４】
図２０は、Ｐチャネル絶縁ゲートトランジスタとして作動する部品の構成を示している。ＶS 、ＶG およびＶD は、それぞれソース、ゲートおよびドレインの電圧を表わしている。ゲート電圧がゼロのとき、トランジスタはチャネルが完全に空乏化してオフとなる。このようなチャネルの完全空乏化は、層２０の厚さが約１０００オングストロームまたはそれ以下のときにゲート電圧ゼロで起こる。それ以外では、現在の場合にはホールをチャネルから押し出し、これを空乏化させる効果を有するプラスのコレクタバイアスを追加的に使用するとよい。言うまでもなく、本発明による電子部品の三つの基本メタライズ層に対して外因性コレクタ部分１８に第四のメタライズ層を加えるとよい。
作動時には、ゲート電圧はマイナスとなり、コレクタ電圧ＶC は一定（たとえば＋１．５Ｖ）に保たれる。このときトランジスタは蓄積モードで作動する。
言うまでもなく、電子部品がＮチャネル絶縁ゲート電界効果トランジスタを含む場合には、すべてのバイアス電圧の正負符号を逆にし、とくにコレクタ電圧がマイナスとなるようにするのがよい。このようにして、この分野ではきわめて珍しいゲート電圧ゼロでチャネルが空乏化したＮＭＯＳトランジスタが得られる。ここで強調すべきことは、この電子部品のＭＯＳトランジスタ機能は蓄積モードで作動するトランジスタによって果たされ、これは技術精通者にはよく知られているアバランシ効果に対してとくに抵抗性があるため、絶縁体上の基板できわめて有利である。
【００２５】
本発明による部品はまた、バイポーラトランジスタ単独としても使用することができる。この場合、三つの基本メタライズ層だけをコレクタ、エミッタおよびベースの各部分にそなえることが必要である。トランジスタは電気的性能のよいラテラルバイポーラトランジスタとして作動する。ベースの厚さｗが本発明によってきわめて低い値に調節できるからである。
さらに、このバイポーラトランジスタは、図２１に示したように電界効果トランジスタによってそのベース上で制御することができる。実際にベースのアクセス抵抗はマイナスのゲートバイアスＶG （Ｐチャネル電界効果トランジスタの場合）を用いることによって減少させることができ、これはゲートの下の共通層２０にきわめてわずかな抵抗性のある蓄積層を作り出す効果がある。試験によって、このようなトランジスタの電流利得は約１００であることがわかっている。
言うまでもなく、Ｎチャネル電界効果トランジスタと関連したＰＮＰ型バイポーラトランジスタの場合には、選ばれたプラスのゲートバイアスを加えるのが適切である。
【００２６】
本発明による半導体構造は、図２２に示すように負性動抵抗部品としてどこでも使用することができる。このような部品は、一方でゲートとドレイン（およびベース）部分に、他方でエミッタとコレクタ部分に四つのメタライズ層をそなえている。このため、ゲートとコレクタの金属接点をたとえばこれらの二つの部分に共通のメタライズ層を用いて短絡するととくに有利である。
コレクタ部分にはマイナスの電流／電圧（Ｉ／Ｖ）特性が認められる。電圧Ｖがゼロのときは、電圧Ｉはマイナスである。電圧Ｖが増大すると、エミッタ・ベース接合部が順方向バイアス（ＶB ＝約＋０．５Ｖ）となるため、バイポーラトランジスタはオンになる。プラスのコレクタ・ベース電位差はコレクタ・ベース接合部を逆方向バイアスする。従って電流Ｉはプラスとなり飽和レベルまで上昇する。さらに、電界効果トランジスタのゲートのバイアスは上昇する。これは電圧Ｖに等しいコレクタ電圧と同じであるからである。この結果、チャネルは空乏化し、バイポーラトランジスタのベースでの電流の通過が徐々に遮断される。その結果、電流はチャネル空乏化の開始時から低下する。電圧Ｖが高いときの電流Ｉの増加は、ベースの貫通現象、またはコレクタ・ベース接合部のアバランシによって起こる。 試験によって、電流Ｉが６０程度突然の減少３６を示すことがわかった（図２３）。このような低下の振幅は、電圧ＶB の値によって異なる。
【００２７】
Ｖが選ばれた共通の値のとき（現在の例では増加している）、ゲート電圧とコレクタの保持は選択的である。しかし、このような条件は絶対に必要なものではない。実際には（部分的にチャネルを空乏化させるため）ゲート電圧を選んだ値に固定することによって、あるいはこのゲートに電圧を加えないことによって（「浮動」ゲート、このときプロジェクション部分はおそらくメタライズ層をそなえていない）、コレクタ部分で負性抵抗構成を得ることができる。この場合、コレクタ電圧が増加するにつれて大きく逆方向バイアスを受ける層２０および１１により形成されるＰＮ接合部の空間電荷部分を延長することによってコレクタ電圧Ｖの増大だけによりチャネルの空乏化が起こる。
【００２８】
図２０から図２２には、簡単に表わすために、ソースとドレイン（ベース）の接点がプロジェクション部分のすぐ近くに示されているが、実際にはそれらは問題となるほとんどすべての部分と接触するよう配置されている。
【００２９】
【発明の効果】
本発明によれば、絶縁ゲート電界効果トランジスタとバイポーラトランジスタ、ならびに負性動抵抗構造のトランジスタの各機能をそなえたきわめてコンパクトな形をした単一の構造のものを得ることができる。このようなきわめてコンパクトな構造では、電流の動きは二つのレベルで行われる。すなわち、電界効果トランジスタのチャネルが現れ、バイポーラトランジスタのベース電流の輸送（共通層２０）が行われる上部レベルと、バイポーラ作用が行われる（エミッタ１９、厚さｗのベース、コレクタ１１、１８）下部レベルである。
バイポーラトランジスタは、とくに高性能であり、ＢｉＣＭＯＳ技術で使用できる。電界効果トランジスタは蓄積モードで作動し、負性動抵抗によって、寸法の小さい静的メモリ点ならびにシグナル発生器または作動点の自動調節／安定回路を作り出すことができる。このような機能はすべて電気通信システムのための集積回路に直接応用される。
【図面の簡単な説明】
【図１】本発明による集積構造の概略平面図である。
【図２】図１の線ＩＩ‐ＩＩに沿った概略断面図である。
【図３】図１の線ＩＩＩ‐ＩＩＩに沿った概略断面図である。
【図４】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図５】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図６】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図７】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図８】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図９】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図１０】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図１１】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１２】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１３】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１４】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１５】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１６】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１７】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１８】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１９】本発明による半導体構造を示す図である。
【図２０】本発明による部品を電界効果トランジスタとして使用する場合を簡略化して表した図である。
【図２１】本発明による部品をバイポーラトランジスタとして使用する場合を簡略化して表した図である。
【図２２】負性動抵抗を示すことのできる、本発明による部品の使用を簡略化して表した図である。
【図２３】負性動抵抗を示すことのできる、本発明による部品の使用を簡略化して表した図である。
【符号の説明】
１ 半導体構造
２ 半導体ブロック
３ プロジェクション部分
４ 絶縁層
５ 基板
６ 絶縁体
７ 左端末
８ 右端末
９ 第一端部領域
１０ 第二端部領域
１１ 埋込み層
１２，１３ 注入部分（第一端部領域）
１４，１５，１６，１７ 不均等ドーピング部分
１８，１９ 注入部分（第二端部領域）
２０ 上部層
２１ Ｎ型部分
２２ Ｐ型基板の上部
２３ 二酸化シリコン
２４ 多結晶シリコンの上部層
２５ 窒化物テーブル
２７ａ，２７ｂ，３４ａ，３４ｂ マスク
２８ 高エネルギー（注入装置）
２９ 第一高用量ほう素注入
３０ 窒化物
３１，３２ スペーサ
３６ 突然の減少
【産業上の利用分野】
本発明は、バイポーラおよび／または電界効果トランジスタ機能をそなえた、あるいは負性動抵抗を示すことのできる多機能半導体構造に関するものである。
【０００２】
【従来の技術】
半導体基板上で位置的に分離された電界およびバイポーラトランジスタを生産することのできる既存の技術が知られている。たとえばＢｉＣＭＯＳとして知られている技術では、同一のシリコンチップ上に、ＮＰＮバイポーラトランジスタと関連して、絶縁ゲートＮおよびＰチャネルトランジスタ（ＣＭＯＳトランジスタ）をグループにまとめる。このようなトランジスタは互いに並べて配置され、互いに分離されているので、位置的に（位相的にとも言う）分離されている。
英国特許１，３９７，７８９号によれば、負性動抵抗を示すことのできる、つまり電圧が増加するとき電流が減少するような電流／電圧構成の電子部品が知られている。しかし、このような部品は、個別（ディスクリート）素子から作られており、従って集積構造のものではない。
米国特許４，０３２，９６１は、接合型電界効果トランジスタによって制御されるバイポーラトランジスタを組込んだ、負性動抵抗を示すことのできる集積構造を開示している。さらに、このような構造ではエミッタ接点が基板上にあり、基板によってＣＭＯＳ／ＢｉＣＭＯＳ製造技術と非両立的（非互換性）となる。この場合、基板はすべての同時に製造されたトランジスタのための共通のエミッタとして働くからであり、これら（のトランジスタ）はもはや互いに分離されていない。
【０００３】
【発明が解決しようとする課題】
絶縁ゲート電界効果トランジスタ機能、あるいはこれにより制御されたバイポーラトランジスタ機能を果たし、あるいは負性動抵抗を示すことのできる集積構造のものは、現在知られていない。
本発明はこのような欠如を補うものである。
本発明の目的は、その製造にわずかな数のマスクしか必要としない、きわめて小型の集積構造の部品を提供することにある。
本発明のもう一つの目的は、ＢｉＣＭＯＳ型の製造技術と両立する部品を形成することである。
【０００４】
【課題を解決するための手段】
従って、本発明による電子部品は、同一半導体構造内に位相的に組込まれ、絶縁ゲート電界効果トランジスタを形成することのできる第一半導体領域と、ラテラル（横方向）バイポーラトランジスタを形成することのできる第二半導体領域とによって構成され、この二つの領域には電界効果トランジスタのチャネルが形成され、またバイポーラトランジスタのベース電流が流れるような共通の半導体層があって、これらの二つの領域はさらに負性動抵抗構造をいっしょに形成できることを特徴とする。
電界効果トランジスタは、ＮＰＮ型のバイポーラトランジスタと関連したＰチャネルを備えてもよく、またＰＮＰ型のバイポーラトランジスタと関連したＮチャネルを備えてもよい。
【０００５】
本発明の一つの実施例によれば、半導体構造が電界効果トランジスタの絶縁プロジェクションゲートを支持する半導体ブロックを含み、共通の半導体層がゲートの下のブロック上部内に延び、電界効果トランジスタを形成することのできる第一領域の残り部分が前記共通層のいずれかの側に延び、ラテラルバイポーラトランジスタを形成することのできる第二領域は、第一領域に対して横方向にオフセットされたブロックの下部に部分的に配置されている。
このような部品は、できれば、バイポーラトランジスタのエミッタ部分から所定の距離までブロック下部へ延びて、サブミクロン級のバイポーラトランジスタのベースの厚さを規定するような内因性（真性）コレクタを含むことが好ましい。
この部品は、できればバイポーラトランジスタのベースと電界効果トランジスタのドレインのための共通の接点を含み、バイポーラトランジスタのエミッタとコレクタおよび電界効果トランジスタのソースのための個別の接点を含んでいることが好ましい。
【０００６】
本発明の一つの実施例によれば、半導体構造は、
第一の型、たとえばＰ型の導電性を有する半導体基板と、
基板の第一面の一部上にあり、電界効果トランジスタのゲート部分を形成することのできる第一プロジェクション半導体部分を支持し、第一の型、たとえばＰ+ 型の導電性絶縁層と、
プロジェクション部分の第一端部領域のいずれかの側で基板内にあり、一方でソース部分を、他方でドレーン部分またはベース部分をそれぞれ形成することができ、第一の型、たとえばＰ+ 型の導電性の半導体部分の第一対と、
第一端部領域に対向するプロジェクション部分の第二端部領域のいずれかの側で基板内にあり、エミッタ部分と外因性コレクタを形成でき、第一に対する第二の型、たとえばＮ+ 型の導電性を有する半導体部分の第二対と、
第二の型の、たとえばＮ型の導電性を有し、基板の第一面から延び、外因性コレクタを形成することのできる第二対の部分と接触し、エミッタを形成できるこの第二対の他の部分から延びる埋込み半導体層と、
ドレインまたはベースを形成することのできる第一対の部分と接触するよう配置された第一メタライズ層と、
それぞれ第二対の二つの部分と接触し、一方でソースを形成することのできる部分と、他方でゲートを形成することのできるプロジェクション部分と接触するよう配置された少なくとも二つの他のメタライズ層とを含んでいる。
この二つの対のプロジェクション部分と四つの部分はできればオーバードープされていることが好ましく、この二つの対の四つの部分は、できれば基板の第一面から反対面まで延びていることが好ましい。
基板の残りの部分を通る漏れ電流を最少限におさえるために半導体構造の基板は絶縁体上の基板であると有利である。
このような部品は電界効果トランジスタとして使用することができる。この場合ゲート、ソース、およびドレイン部分に少なくとも三つの金属接点を含んでいる。なお、本明細書において「プロジェクション部分」は、「突起している部分」の意味で用いられる。
【０００７】
このように使用する場合、選ばれたバイアス電圧を、この場合は金属接点を取付けたコレクタ部分に加え、この選ばれたバイアス電圧がＰチャネル電界効果トランジスタの場合にはプラスとなり、Ｎチャネル電界効果トランジスタの場合はマイナスとなるようにすると、とくに有利である。
このような部品はバイポーラトランジスタとして使用することができる。この場合、ベース、コレクタおよびエミッタ部分に少なくとも三つの金属接点を含んでいる。
このように使用する場合、選ばれたバイアス電圧を金属接点を取付けたゲートに加え、この選ばれたバイアス電圧はＰチャネル電界効果トランジスタの場合にはマイナスとなり、Ｎチャネル電界効果トランジスタの場合にはプラスとなるようにすると、とくに有利である。
本発明にもとづく部品は、負性動抵抗の構成をとることもできる。この場合、ゲート、ドレイン・ベース、コレクタおよびエミッタ部分に金属接点を含んでいる。
このように使用する場合、バイポーラトランジスタのエミッタ・ベース接合部は順方向にバイアスされているが、電界効果トランジスタを少なくとも部分的に空乏化させるために選ばれたバイアスをゲートに加えて、コレクタ・ベース接合部を逆方向バイアスすることができる。
負性動抵抗はコレクタの電流／電圧関係から得ることができる。
【０００８】
本発明の主題はまた、
ａ） 第一の型（たとえばＰ型）の導電性を有する半導体基板の第一面で、電界効果トランジスタのゲート部分を形成することができ、第一の型の導電性を有する絶縁プロジェクション部分が形成され、基板の下部で、第一のものに対向して第二の型の導電性を有し、少なくともプロジェクション部分の下で基板の下部内に延びる埋込み層が形成され
ｂ） 基板内に、プロジェクション部分の第一端部領域のいずれかの側にあって、一方でソース部分を形成し、他方でドレイン部分または外因性ベース部分を形成することができる第一対の半導体部分が注入され、第一対のこの二つの半導体部分も、第一の型（たとえばＰ+ 型）の導電性を有し、
ｃ） 基板内に、第二の型の導電性を有し、第一のものに対向してプロジェクション部分の第二端部領域のいずれかの側にある第二対の半導体部分が注入され、埋込み層の外側にあるこれらの部分の一つがエミッタ部分を形成することができ、前記埋込み層と接触するもう一方の部分が外因性コレクタ部分を形成することができ、
ｄ） 第一対の部分がドレインまたはベースを形成することができ、少なくとも第二対の二つの部分、または一方で、ソースを形成することができる部分と、他方でゲートを形成することができるプロジェクション部分がメタライズされることを特徴とする、絶縁ゲート電界効果トランジスタとラテラルバイポーラトランジスタを統合することのできる半導体構造の製造方法である。
この二つの対の四つの部分の注入段階は、できれば段階的オーバードーピングを含むことが望ましい。
【０００９】
本発明の一つの実施例によれば、段階ａ）では、
ａ１） 基板内に、基板の第一位相から延び、第二の型（たとえばＮ型）の導電性を有する埋込み層が注入され、
ａ２） このように注入された基板上に、第一の型（たとえばＰ+ 型）の導電性を有する半導体層をのせた絶縁層を含むスタックが形成され、その上に、注入マスクをすることのできる（たとえば窒化シリコンの）上部層がその上にのせられ、
ａ３） 基板の第一面の対応する部分を裸にするために、またプロジェクション部分の少なくとも第一面または端末を区切るために、このスタックの少なくとも一部を除去し、
ａ４） 前記埋込み部分を限定し、前記埋込み層を形成するために、このようにして得た構造のドーパントの選択注入を行う。
【００１０】
本発明の一つの変形例によれば、埋込み部分の前記選択注入は、基板の第一面に対して実質上、直角方向に行う。
この場合、段階ａ４）のあと、スタックの別の部分を除去して、基板の第一面の対応部分を裸にし、プロジェクション部分の端末の第二面を区切り、この第二面が第一面に対向するようにするとよい。絶縁ラテラル部分またはスペーサーは、プロジェクションゲート部分の二つの面と接触するように配置し、これらのスペーサーには基板の第一面の部分で所定の幅を有し、段階ｃ）では、第二対の二つの部分が絶縁ラテラル部分またはスペーサーのいずれかの面に注入される。
段階ｂ）では、スペーサーのいずれかの面上にある第一注入領域内で、またプロジェクション部分の前記第一端部領域の近くで、基板に対して前記第一注入領域をオーバードープ（たとえばＰ+ ）するためにドーパントの第一選択注入を行い、次にスペーサーを除去し、第一〔注入領域〕をプロジェクション部分の二つの端末まで延ばす第二注入領域内で、第一と同じ種類の第二注入を行い、これによって不均等ドーピング（Ｐ+ + 、Ｐ+ ）を有する第一対の二つの部分を得ることができる。
【００１１】
本発明のもう一つの変形例によれば、段階ａ３）で、一方で基板の第一面の対応部分を裸にし、第一のものに対向するプロジェクション部分の第二面または端末を限定するために、また他方で前記マスク層が所定の距離をおいて、このプロジェクション部分の上面に重なるように、スタックのもう一つの部分を除去し、次に基板の第一面に対して斜め方向に、埋込み層を限定するために段階ａ４）の選択注入を行う。
次に、ゲート上に固定されたオーバーラッピングマスクを付けた構造上に実質上、垂直にドーパントを選択注入することによって、エミッタとコレクタを形成することのできる第二対の二つの部分を注入すると有利である。
また、ゲート上に固定されたオーバーラッピングマスクを付けた構造上に、実質上、垂直にドーパントの第一選択注入を行い、次にこのマスクを除去したあと、不均等ドーピング（Ｐ+ 、Ｐ+ + ）を有する部分を得るためにドーパントの第二選択注入を行うことによって、ドレインとソースを形成することのできる第一対の二つの部分の注入を行うとよい。
本発明のその他の利点および特徴は、下記の詳細説明と添付図面をしらべることにより明らかになる。
【００１２】
【実施例】
図１で、参照記号１は絶縁体６上に基板５のある半導体ブロック２を含む半導体構造である。技術精通者は英語の頭文字ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）で一般に示される絶縁体上の基板をもとにして半導体構造が作られることを直ちに理解する。
このような絶縁体上の基板は、とくに基板の他の部分を通って出る局所漏れ電流を最少限におさえる。しかし、（たとえば）固体Ｐ型基板あるいはＰ型ウエルが作られた固体Ｎ型基板を用いることができる。
シリコン上に作られた基板５は、幅が約５μｍ、長さが約５μｍ、厚さが約２０００オングストロームである。
半導体ブロック２の基板５の第一面、つまり上面は、たとえば二酸化シリコンで作られた絶縁層４を支持し、この絶縁層の上にはＰ+ オーバードープの多結晶シリコンで作られ、Ｐ型導電性（ホールによる伝導）を有するプロジェクション部分３がのせられている。このプロジェクション部分３は、二つの側面（ラテラル面）、つまり端末７と８を含み、参照記号９と１０はそれぞれ、このプロジェクション部分３の第一、および第二端部領域を示している。
Ｐ型シリコンでできた基板５の下部には、反対の型の、つまりＮ型（電子による伝導）の導電性を有する埋込み層１１がある。この埋込み層１１は基板の上面から離れているが、基板５の下部の一部だけに延び、つまり、プロジェクション部分３の下に延びて、これとその右側８の方向で重なっている。
【００１３】
プロジェクション部分３の第一端部領域９のいずれかの側にＰ型の導電性を有する二つの注入部分１２と１３がある。これらの二つの部分は不均等オーバードーピングでオーバードープされている。もっと正確には、プロジェクション３に最も近い部分１２の部分１７は、Ｐ+ 型オーバードーピングである。つまりホールの濃度が約１０18ｃｍ-3であり、プロジェクション部分３から最も遠いこの部分１２の部分１６はＰ++オーバードーピング、つまりホールの濃度が１０20ｃｍ-3である。Ｐ型ドーピングはホール濃度約１０16ｃｍ-3に相当する。
これと対称をなして、部分１３は、Ｐ+ ドープされた部分１５とＰ++ドープされた部分１４を含んでいる。
第一対を形成するこれらの二つの部分は、基板の上面から下面まで延びている。この実施例では、部分１３は埋込み層１１と接触していないが部分１２は接触している。
【００１４】
プロジェクション部分３の第二端部領域１０のいずれかの側には二つの注入部分１８と１９があって第二対を形成している。これらの二つの部分はＮ型導電性であり、Ｎ+ オーバードープされていると有利である。これらはともに基板の上面から実質上、その反対面まで延びている。左端末７の側にある部分１９は、埋込み層１１とは接触せず、それから所定の距離ｗのところにあり、その意義についてはあとで詳しくふれるが、サブミクロン級、つまり約０．１μｍであることが好ましい。プロジェクションＰ部分の右端末８の側にある第二対のもう一方の部分１８は、これと対照的に埋込み層と接触している。
このような構造にはメタライズ層が備えられ、これがその機能を規定する。
ここに述べる好ましい実施例では、半導体構造は五つのメタライズ層（簡単にするためここでは示していない）を含むが、下記で述べるように三つだけでもよい。
もっと正確には、第一対の二つの部分１２と１３、および第二対の１８と１９のそれぞれは、メタライズ層を含んでいる。プロジェクション部分３には第五のメタライズ層がある。このために、この部分の幅が１μｍ以下でもよいという事実から、この部分が横方向延長部（簡単にするため示していない）を備えることが好ましい。たとえば、より幅の広い、また第五メタライズ層が配置された端部領域９が延びていることが好ましい。
【００１５】
このような半導体構造は、二つの半導体領域を含んでいる。これらの領域の一つは、絶縁ゲート電界効果トランジスタを形成することができる。さらに正確には、部分１２はこのトランジスタのドレインを構成し、部分１３はそのソースを構成している。プロジェクション部分３は、このトランジスタのゲート部分を構成している。電界効果トランジスタのチャネルは部分的に埋込みＮ層の上にあり、半導体ブロック２の上部にあり、ゲート３の下にある基板５の層２０を形成することができる。
第二半導体領域はラテラルバイポーラトランジスタを形成することができる。さらに正確には、部分１２はその外因性ベースを構成し、一方、部分１９はそのエミッタを、部分１８はその外因性コレクタを構成する。埋込み層１１は内因性コレクタを形成し、この埋込み層１１の端部をエミッタ部分１９から分離する距離ｗがバイポーラトランジスタの内因性ベースの厚さを規定する。技術精通者には、この場合、このバイポーラトランジスタのベース電流が上部層２０にも流れることができることがわかる。従って、この上部層は、この二つの半導体領域に共通である。
【００１６】
さらに、あとで詳しく述べるように、これらの二つの領域は組合されて、負性動抵抗を示す半導体構造を形成する。
ＮＰＮ型ラテラルバイポーラトランジスタと関連したＰチャネル絶縁ゲート電界効果トランジスタについて述べた。いうまでもなく、ドーパントのすべての種類を逆にすることによって、同じ構造内で、Ｎチャネル絶縁ゲート電界効果トランジスタとＰＮＰ型ラテラルバイポーラトランジスタを結合することができる。
図１から図３までに示した電子部品を得ることのできる製造方法の一つの変形例について詳しく述べる。
図４に示した最初の製品は、絶縁体上の基板であり、二酸化シリコン６上にＰ型シリコンの膜５を加えたものである。第一段階は、膜５の下部に埋込みＮ型部分２１を形成するためのドーパント（砒素とリン）の深部注入により構成される。
【００１７】
次に、ゲート酸化物を形成するための二酸化シリコン２３の層がＰ型基板の上部２２の上面に形成される。そのあと、この層２３上に多結晶シリコンの上部層２４が形成され、それにＰ+ 型オーバードーピングを与えるように注入（ほう素）される。
【００１８】
次に、多結晶シリコン層２４上に、たとえば窒化シリコンの層がそのあとの注入のためのマスクを形成するために蒸着される。そのあとこの窒化物テーブル２５の寸法が規定され、ゲート３の端末７と８を限定するために、多結晶シリコン２４の等方向エッチングが行われる。窒化物テーブルは所定の距離でゲートの各端末に重なり、この距離は今後のバイポーラトランジスタのベースの厚さを決定する要因となる。
【００１９】
次に、このようにして得られた図６に示す構造上に、埋込み部分を限定し、Ｎ型埋込み層１１を規定するように（図７）、高エネルギー２６で、ほう素の斜め注入が行われる。斜め注入は、垂直線に対して４５度から６０度の角度で行われる。窒化物テーブルはゲート３内のドーパントの注入を防止する。
図８に示した次の段階は、ゲート３の第一端部領域において図２１で得られた構造上へのマスク２７ａの蒸着である。次に、図９に示された第二対の二つの部分１８と１９を形成するように高エネルギー２８で、砒素またはリンの注入が行われる。マスク２７ａはゲートの第一端部領域のいずれかの側でのドーパント注入を防止する機能を有し、窒化物テーブルを使用することによって、ゲート３に対して自己蒸着される部分１８および１９の注入を行うことができる。さらに、ゲート３のいずれかの側に窒化物テーブル２５を重ねるために部分１９は埋込み層１１から一定の距離にあり、これは実際にはバイポーラトランジスタの内因性ベースの厚さｗを表わす。
図１０では、マスク２７ａはエッチングされ、マスク２７ｂは部分１８および１９の上のゲート３の第二端部領域の部分に配置され、図１の二つの部分１２と１３を形成するために第一高用量ほう素注入２９を行う。次に窒化物テーブルの重ね合わせ部分をエッチングし、図１に示すように、部分１２と１３の不均等ドーピングを得るために第二のほう素注入を行う。この不均等ドーピングはＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）（軽度ドープドレイン）の名称で技術精通者に知られている。
【００２０】
次に窒化物マスクを、マスク２７ｂと同じようにエッチングし、シリコンの半導体領域に珪化物を形成するために金属層（たとえばチタン）を沈着させることにより、望みの部分にメタライズ層を形成する（ＴｉＳｉ2 ）。
斜め注入中に現れるシェーディング（陰影）効果は一般に技術精通者によって寄生効果と考えられており、これはたとえば絶縁ゲートトランジスタの非対称特性、ゲートによるチャネルの非オーバードーピングおよび構造の促進老化（人工老化）の場合に起こる。しかし、本発明によれば、このシェーディング効果を用いることによって、製造に必要なマスクの数を少なく押さえながら、絶縁ゲート電界効果トランジスタ、バイポーラトランジスタおよび負性動抵抗を示すトランジスタの各機能をそなえた電子部品を作ることができる。また斜め注入によって、埋込み内因性コレクタ層を限定し、窒化物テーブルと組合せてベースの幅を正確に規定することができ、これによりベースの幅を小さくすることができる。
図１１から１８までは、本発明による製造方法のもう一つの変形例を示すものであり、これについて詳しく述べる。
この例の第一段階は、図１１と１２に示したように、図４と５に関連して述べたものと同じであり、ここではくり返さない。
図１３についてさらに詳しく述べると、マスクの助けによってＰ+ ドープ多結晶シリコン上に窒化物３０の層を蒸着したあと、ゲートの左端末を規定し、ゲート３の左側または端末を効果的に形成するために窒化物と多結晶シリコンの異方性エッチングを行う。
【００２１】
次に、Ｎ型の埋込み下部部分２１および埋込み層１１を限定するために（図１４）、実質上垂直に、すなわち基板の上面に直角方向に高エネルギー（注入装置）でほう素注入を行う。
【００２２】
次に、左端末と同様に、ゲートの右端末を規定し、このゲートの右端を効果的に形成するために、窒化物と多結晶シリコンの異方性エッチングを行う。そのあと二酸化シリコンを蒸着し、次にゲートの両側に絶縁ラテラル部分またはスペーサ３１および３２を形成するために異方性エッチングを行う。これらのスペーサは基板の上面の部分では所定の幅を有し、これはバイポーラトランジスタのベースの幅ｗを規定するための決定因子となる。
図１６に示した次の段階は、図８に関連して述べた段階に類似している。この例では、スペーサ３１と３２は、図８の窒化物テーブル２５の重ね合わせ部分の役割を果たす。このようにして、たとえば砒素注入により、図１７に示したようにＮ+ オーバードープ部分１８および１９が形成され、部分１９は埋込み層１１の端から一定の距離にあり、バイポーラトランジスタの内因性コレクタを形成する。
図１８に示した段階は、図１０に関連して述べたものに類似している。マスク３４ａをエッチングし、ゲート部分の第二端部領域ならびにＮ+ 型部分１８および１９をマスクするよう、もう一つのマスク３４ｂを配置する。スペーサ３１および３２のいずれかの側にある第一注入領域に第一ほう素注入を行う。次にこれらのスペーサをエッチングし、そのあと第一注入領域をゲート３の端末まで延ばした第二注入領域で第二ほう素注入を行う。これによって図１９に示すように不均等ドーピング部分１４、１５、１６および１７を得ることができる。
この図１９に示した半導体構造は、Ｎ型埋込み層１１の端部がＰ+ 型注入部分１５と接触する点で図１のものと異なっている。しかし、技術精通者には、これは電界効果トランジスタまたはバイポーラトランジスタの作動に対して、またさらに一般的には電子部品全体の作動に対していかなる影響ももたないことが容易に理解できる。さらに、この埋込み層Ｎは基板５の縁部まで延びている。
本発明による製造方法は、とくにゲート酸化物の蒸着およびゲート部分の製造に関する限り、各種トランジスタを製造するために同じマスクを使用することができるために、ＢｉＣＭＯＳ型の製造技術と両立性がある。
【００２３】
さらに、基板が共通のエミッタとして働かないから、このような構造もまた、ＢｉＣＭＯＳ型の技術と両立性がある。
本発明による電子部品は、簡単に絶縁ゲート電界効果トランジスタとして使用することができる。この場合、ドレイン、ソースおよびゲートの各部分にそれぞれ三つのメタライズ層を設ける必要があるだけである。
【００２４】
図２０は、Ｐチャネル絶縁ゲートトランジスタとして作動する部品の構成を示している。ＶS 、ＶG およびＶD は、それぞれソース、ゲートおよびドレインの電圧を表わしている。ゲート電圧がゼロのとき、トランジスタはチャネルが完全に空乏化してオフとなる。このようなチャネルの完全空乏化は、層２０の厚さが約１０００オングストロームまたはそれ以下のときにゲート電圧ゼロで起こる。それ以外では、現在の場合にはホールをチャネルから押し出し、これを空乏化させる効果を有するプラスのコレクタバイアスを追加的に使用するとよい。言うまでもなく、本発明による電子部品の三つの基本メタライズ層に対して外因性コレクタ部分１８に第四のメタライズ層を加えるとよい。
作動時には、ゲート電圧はマイナスとなり、コレクタ電圧ＶC は一定（たとえば＋１．５Ｖ）に保たれる。このときトランジスタは蓄積モードで作動する。
言うまでもなく、電子部品がＮチャネル絶縁ゲート電界効果トランジスタを含む場合には、すべてのバイアス電圧の正負符号を逆にし、とくにコレクタ電圧がマイナスとなるようにするのがよい。このようにして、この分野ではきわめて珍しいゲート電圧ゼロでチャネルが空乏化したＮＭＯＳトランジスタが得られる。ここで強調すべきことは、この電子部品のＭＯＳトランジスタ機能は蓄積モードで作動するトランジスタによって果たされ、これは技術精通者にはよく知られているアバランシ効果に対してとくに抵抗性があるため、絶縁体上の基板できわめて有利である。
【００２５】
本発明による部品はまた、バイポーラトランジスタ単独としても使用することができる。この場合、三つの基本メタライズ層だけをコレクタ、エミッタおよびベースの各部分にそなえることが必要である。トランジスタは電気的性能のよいラテラルバイポーラトランジスタとして作動する。ベースの厚さｗが本発明によってきわめて低い値に調節できるからである。
さらに、このバイポーラトランジスタは、図２１に示したように電界効果トランジスタによってそのベース上で制御することができる。実際にベースのアクセス抵抗はマイナスのゲートバイアスＶG （Ｐチャネル電界効果トランジスタの場合）を用いることによって減少させることができ、これはゲートの下の共通層２０にきわめてわずかな抵抗性のある蓄積層を作り出す効果がある。試験によって、このようなトランジスタの電流利得は約１００であることがわかっている。
言うまでもなく、Ｎチャネル電界効果トランジスタと関連したＰＮＰ型バイポーラトランジスタの場合には、選ばれたプラスのゲートバイアスを加えるのが適切である。
【００２６】
本発明による半導体構造は、図２２に示すように負性動抵抗部品としてどこでも使用することができる。このような部品は、一方でゲートとドレイン（およびベース）部分に、他方でエミッタとコレクタ部分に四つのメタライズ層をそなえている。このため、ゲートとコレクタの金属接点をたとえばこれらの二つの部分に共通のメタライズ層を用いて短絡するととくに有利である。
コレクタ部分にはマイナスの電流／電圧（Ｉ／Ｖ）特性が認められる。電圧Ｖがゼロのときは、電圧Ｉはマイナスである。電圧Ｖが増大すると、エミッタ・ベース接合部が順方向バイアス（ＶB ＝約＋０．５Ｖ）となるため、バイポーラトランジスタはオンになる。プラスのコレクタ・ベース電位差はコレクタ・ベース接合部を逆方向バイアスする。従って電流Ｉはプラスとなり飽和レベルまで上昇する。さらに、電界効果トランジスタのゲートのバイアスは上昇する。これは電圧Ｖに等しいコレクタ電圧と同じであるからである。この結果、チャネルは空乏化し、バイポーラトランジスタのベースでの電流の通過が徐々に遮断される。その結果、電流はチャネル空乏化の開始時から低下する。電圧Ｖが高いときの電流Ｉの増加は、ベースの貫通現象、またはコレクタ・ベース接合部のアバランシによって起こる。 試験によって、電流Ｉが６０程度突然の減少３６を示すことがわかった（図２３）。このような低下の振幅は、電圧ＶB の値によって異なる。
【００２７】
Ｖが選ばれた共通の値のとき（現在の例では増加している）、ゲート電圧とコレクタの保持は選択的である。しかし、このような条件は絶対に必要なものではない。実際には（部分的にチャネルを空乏化させるため）ゲート電圧を選んだ値に固定することによって、あるいはこのゲートに電圧を加えないことによって（「浮動」ゲート、このときプロジェクション部分はおそらくメタライズ層をそなえていない）、コレクタ部分で負性抵抗構成を得ることができる。この場合、コレクタ電圧が増加するにつれて大きく逆方向バイアスを受ける層２０および１１により形成されるＰＮ接合部の空間電荷部分を延長することによってコレクタ電圧Ｖの増大だけによりチャネルの空乏化が起こる。
【００２８】
図２０から図２２には、簡単に表わすために、ソースとドレイン（ベース）の接点がプロジェクション部分のすぐ近くに示されているが、実際にはそれらは問題となるほとんどすべての部分と接触するよう配置されている。
【００２９】
【発明の効果】
本発明によれば、絶縁ゲート電界効果トランジスタとバイポーラトランジスタ、ならびに負性動抵抗構造のトランジスタの各機能をそなえたきわめてコンパクトな形をした単一の構造のものを得ることができる。このようなきわめてコンパクトな構造では、電流の動きは二つのレベルで行われる。すなわち、電界効果トランジスタのチャネルが現れ、バイポーラトランジスタのベース電流の輸送（共通層２０）が行われる上部レベルと、バイポーラ作用が行われる（エミッタ１９、厚さｗのベース、コレクタ１１、１８）下部レベルである。
バイポーラトランジスタは、とくに高性能であり、ＢｉＣＭＯＳ技術で使用できる。電界効果トランジスタは蓄積モードで作動し、負性動抵抗によって、寸法の小さい静的メモリ点ならびにシグナル発生器または作動点の自動調節／安定回路を作り出すことができる。このような機能はすべて電気通信システムのための集積回路に直接応用される。
【図面の簡単な説明】
【図１】本発明による集積構造の概略平面図である。
【図２】図１の線ＩＩ‐ＩＩに沿った概略断面図である。
【図３】図１の線ＩＩＩ‐ＩＩＩに沿った概略断面図である。
【図４】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図５】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図６】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図７】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図８】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図９】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図１０】図１‐３に示された構造を得るための、本発明による製造方法の第一実施例を示す図である。
【図１１】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１２】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１３】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１４】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１５】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１６】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１７】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１８】図１９に示された半導体構造を得るための、本発明による製造方法の第二実施例を示す図である。
【図１９】本発明による半導体構造を示す図である。
【図２０】本発明による部品を電界効果トランジスタとして使用する場合を簡略化して表した図である。
【図２１】本発明による部品をバイポーラトランジスタとして使用する場合を簡略化して表した図である。
【図２２】負性動抵抗を示すことのできる、本発明による部品の使用を簡略化して表した図である。
【図２３】負性動抵抗を示すことのできる、本発明による部品の使用を簡略化して表した図である。
【符号の説明】
１ 半導体構造
２ 半導体ブロック
３ プロジェクション部分
４ 絶縁層
５ 基板
６ 絶縁体
７ 左端末
８ 右端末
９ 第一端部領域
１０ 第二端部領域
１１ 埋込み層
１２，１３ 注入部分（第一端部領域）
１４，１５，１６，１７ 不均等ドーピング部分
１８，１９ 注入部分（第二端部領域）
２０ 上部層
２１ Ｎ型部分
２２ Ｐ型基板の上部
２３ 二酸化シリコン
２４ 多結晶シリコンの上部層
２５ 窒化物テーブル
２７ａ，２７ｂ，３４ａ，３４ｂ マスク
２８ 高エネルギー（注入装置）
２９ 第一高用量ほう素注入
３０ 窒化物
３１，３２ スペーサ
３６ 突然の減少
Claims (26)
- 同じ半導体構造（１）内に組込まれ、第一導電型の半導体層（２０）と該半導体層上に絶縁層（４）を介して設けられたプロジェクション部分（３）と前記第一導電型の半導体層の両側に設けられた２つの第一導電型の高濃度部分（１２、１３）とを含み、ＰチャネルまたはＮチャネル絶縁ゲート電界効果トランジスタのドレイン、ソース、ゲート領域を形成する第一半導体領域（１２、１３、３、４、２０）と、２つの第二導電型の半導体部分（１８、１９）に挟まれた第一導電型の半導体層（２０）とを含み、前記電界効果トランジスタがＰチャネルをそなえるとき、ＮＰＮ型ラテラルバイポーラトランジスタのエミッタ、ベース、コレクタ領域を形成し、前記電界効果トランジスタがＮチャネルをそなえるとき、ＰＮＰ型ラテラルバイポーラトランジスタのエミッタ、ベース、コレクタ領域を形成する第二半導体領域（１２、２０、１８、１９、１１）を有し、
前記第一半導体領域と前記第二半導体領域が前記電界効果トランジスタのチャネル領域および／または前記バイポーラトランジスタのベース電流の流れのための領域として機能する前記ベース領域と同一の導電性の型を有する一つの共通の半導体層（２０）を有し、前記第一半導体領域と前記第二半導体領域が一体として前記チャネル領域の空乏化により前記コレクタの領域に得られた負性動抵抗を示すことのできる構造を形成できる電子部品。 - 前記半導体構造が電界効果トランジスタの絶縁プロジェクションゲート（３）を支持する半導体ブロック（２）を含み、
前記共通の半導体層（２０）が、ゲート（３）の下のブロックの上部内に延び、
前記第一領域の残り部分が前記共通層のいずれかの側に延び、前記第二領域が部分的にブロックの下部にあり、前記第一領域に対して横方向にずれていることを特徴とする、請求項１に記載の部品。 - 前記バイポーラトランジスタのエミッタ（１９）部分の所定距離（ｗ）までブロックの下部内に延びて前記バイポーラトランジスタのベースの厚さ、（ｗ）を限定する内因性コレクタ（１１）を含むことを特徴とする、請求項１または２に記載の部品。
- 前記ベースの厚さがサブミクロン級であることを特徴とする、請求項３記載の部品。
- 前記バイポーラトランジスタのベースと前記電界効果トランジスタのドレインのための共通の接点と、前記バイポーラトランジスタのエミッタ（１９）およびコレクタ（１８）と前記電界効果トランジスタのソース（１３）のための個別の接点のデータ点を含むことを特徴とする、請求項１乃至４のいずれか一つに記載の部品。
- 前記半導体構造（１）が、
第一の型の導電性（Ｐ）を有する半導体基板（５）と、
基板の第一面の一部上にあり、電界効果トランジスタのゲート部分を形成することができ、第一の型の導電性（Ｐ+ ）を有する第一プロジェクション半導体部分を支持する絶縁層（４）と、
プロジェクション部分（３）の第一端部領域（９）のいずれかの側の基板（５）内にあり、一方でソース部分（１３）を、他方でドレイン部分とベース（１２）部分を形成することができ、第一の型の導電性（Ｐ++、Ｐ++）を有する第一対の半導体部（１２、１３）と、
第一端部領域（９）に対向するプロジェクション部分（３）の第二端部領域（１０）のいずれかの側の基板（５）内にあり、それぞれエミッタ（１９）部分と外因性コレクタ（１８）を形成することができ、第一のものに対向する第二の型の導電性（Ｎ+ ）を有する第二対の半導体部分（１８、１９）と、
第二の型の導電性（Ｎ）を有し、基板の第一面から延び、外因性コレクタを形成することのできる第二対（１８）の部分と接触し、この第二対の他の部分（１９）から離れている埋込み半導体層（１１）と、
ドレインまたはベースを形成することのできる第一対（１２）の部分と接触するよう配置された第一メタライズ層と、
それぞれ、第二対の二つの部分（１８、１９）と接触し、一方でソースを形成することのできる部分（１２）と、他方でプロジェクション部分（３）と接触するよう配置された少なくとも二つの他のメタライズ層とを含むことを特徴とする、請求項１乃至５のいずれか一つに記載の部品。 - 前記プロジェクション部分（３）と前記二つの対の前記四つの部分（１２、１３、１８、１９）がオーバードープされていることを特徴とする、請求項６記載の部品。
- 前記二つの対の前記四つの部分（１２、１３、１８、１９）が前記基板の前記第一面から前記反対面まで延びていることを特徴とする、請求項６または７記載の部品。
- 前記半導体構造（１）の前記基板が絶縁体上の基板であることを特徴とする、請求項１から８までのいずれか一つに記載の部品。
- 電界効果トランジスタとして使用され、前記ゲート（３）、ソース（１３）およびドレイン（１２）の各部分上に少なくとも三つの金属接点を含むことを特徴とする、請求項１乃至９のいずれか一つに記載の部品。
- 前記部品が前記コレクタ（１８）部分に第四の金属接点を含み、Ｐチャネル電界効果トランジスタの場合にはプラスの、Ｎチャネル電界効果トランジスタの場合にはマイナスの、選ばれたバイアス電圧（ＶC ）が前記コレクタ部分に加えられることを特徴とする、請求項１０記載の部品の使用方法。
- バイポーラトランジスタとして使用され、前記ベース（１２）と、コレクタ（１８）とエミッタ（１９）の各部分上に少なくとも三つの金属接点を含むことを特徴とする、請求項１乃至９までのいずれか一つに記載の部品。
- 前記部品が前記ゲート（３）部分に第四の金属接点を含み、Ｐチャネル電界効果トランジスタの場合にはマイナスの、Ｎチャネル電界効果トランジスタの場合にはプラスの、選ばれたバイアス電圧がゲートに加えられることを特徴とする、請求項１２記載の部品の使用方法。
- 負性動抵抗構成を示す部品として使用され、少なくとも前記ドレイン、ベース、コレクタおよびエミッタの各部分に金属接点を含むことを特徴とする、請求項１から９までのいずれか一つに記載の部品。
- 前記バイポーラトランジスタの前記エミッタ・ベース接合部が順方向バイアスされ、前記コレクタ・ベース接合部が逆方向バイアスされることを特徴とする、請求項１４記載の部品の使用方法。
- 前記部品がさらに前記ゲート部分に金属接点を含み、選ばれたバイアスが前記ゲートに加えられることを特徴とする、請求項１５記載の使用方法。
- 前記コレクタの電流電圧関係（Ｉ、Ｖ）から負性動抵抗（３６）が得られることを特徴とする、請求項１５または１６記載の使用方法。
- 絶縁ゲート電界効果トランジスタとラテラルバイポーラトランジスタを組込んだ、請求項１に記載の半導体構造の製造方法であって、
ａ） 第一の型の導電性（Ｐ）を有する半導体基板の第一面で、電界効果トランジスタのゲート部分を形成することができ、また第一の型の導電性（Ｐ+ ）を有する絶縁プロジェクション部分（３）が作られ、基板の下部で、第一のものに対向する第二の型の導電性（Ｎ）を有し、少なくともプロジェクション部分の下で基板の下部の一部の中へ延びる埋込み層（１１）が作られ、
ｂ） 基板内に、プロジェクション部分（３）の第一端部領域（９）のいずれかの側にあり、一方でソース部分を、他方でドレイン部分または外因性ベース部分を形成することができ、第一の型の導電性（Ｐ+ 、Ｐ++）を有する第一対の半導体部分（１２、１３）が注入され、
ｃ） 基板内に、第二の型の導電性（Ｎ+ ）を有し、第一端部領域（９）に対向するプロジェクション部分（３）の第二端部領域（１０）のいずれかの側にある第二対の半導体部分（１８、１９）が注入され、これらの部分のうちの一つ（１９）が埋込み層（１１）の外側にあってエミッタ部分を形成することができ、もう一つの部分（１８）が前記埋込み層（１１）と接触する位置にあって、外因性コレクタ部分を形成することができ、
ｄ） ドレインまたはベース（１２）を形成することができる第一対の部分、および第二対（１８、１９）の少なくとも二つの部分、または一方でソースを形成することのできる部分（１３）、他方でゲートを形成することのできるプロジェクション部分（１３）がメタライズされていることを特徴とする、半導体構造の製造方法。 - 前記注入段階ａ）とｂ）がオーバードーピングを含むことを特徴とする、請求項１８記載の方法。
- 前記段階ａ）で
ａ１） 前記基板内に、前記基板の前記第一面から延び、第二の型の導電性（Ｎ）を有する埋込み部分（２１）が注入され、
ａ２） このように注入された前記基板上に、第一の型の導電性（Ｐ+）を有する半導体層（２４）がのせられ、注入マスクを形成できる上部層（２５、３０）がその上にのせられた絶縁層（２３）を含むスタックが形成され、
ａ３） 前記基板の前記第一面の対応部分を裸にするため、また前記プロジェクション部分（３）の少なくとも第一の側または端末（７）を規定するために、このスタックの少なくとも一部を除去し、
ａ４） 前記埋込み部分（２１）を限定し、前記埋込み層（１１）を形成するために、このようにして得た構造にドーパントを選択注入することを特徴とする、請求項１８または１９記載の方法。 - 前記段階ａ４）で、前記選択注入が、基板の第一面に対してほぼ直角に行われることを特徴とする、請求項２０記載の方法。
- 前記段階ａ４）のあと、前記基板の前記第一面の対応部分を裸にするため、また第一のものに対向する、前記プロジェクション部分の前記第二の側（８）を規定するために、前記スタックの別の部分を除去し、
絶縁ラテラル部分（３１、３２）が前記二つの側と接触して配置され、これらの絶縁ラテラル部分が基板の第一面の部分で所定の幅を有し、
前記段階ｃ）で、前記第二対の前記二つの部分（１８、１９）が前記絶縁ラテラル部分（３１、３２）のいずれかの側に注入されることを特徴とする、請求項２１記載の方法。 - 前記段階ｃ）の後に行われる前記段階ｂ）において、前記絶縁ラテラル部分（３１、３２）のいずれかの側にある第一注入領域内で、プロジェクション部分（３）の前記第一端部領域（９）の近くで、前記基板に対して前記第一注入領域をオーバードープ（Ｐ+ ）するに適したドーパントの第一選択注入を行い、
前記プロジェクション部分の二つの側まで第一領域を延ばした第二注入領域内で前記絶縁ラテラル部分を除去し、第一と同じ種類の第二注入を行い、不均等ドーピング（Ｐ+ 、Ｐ++）で第一対の二つの部分（１２、１３）を得ることができることを特徴とする、請求項２２記載の方法。 - 一方で前記基板の前記第一面の対応部分を裸にするため、また前記第一の側（７）に対向する前記プロジェクション部分（３）の第二の側（８）を規定するために、また他方で前記上部マスク層（２５）を所定の距離でプロジェクション部分の上面に重ねるために、前記スタックの別の部分を除去し、
このようにして得た重ね合わせマスクを取り付けた構造上で、前記基板の前記第一面に対して斜め方向に、前記選択注入を行うことを特徴とする、請求項２０記載の方法。 - 前記ゲートに固定した前記重ね合わせマスクを取付けた構造上で前記基板の前記第一面に対してほぼ直角にドーパントの選択注入を行うことによって、前記第二対（１８、１９）の前記二つの部分を注入することを特徴とする、請求項２４記載の方法。
- 前記段階ｂ）で、前記重ね合わせマスクの縁部のいずれかの側にある第一注入領域で、また前記プロジェクション部分（３）の前記第一端部領域（９）の近くで、前記基板に対して前記第一注入領域をオーバードープ（Ｐ+ ）するのに適したドーパントの第一選択注入を行い、
前記重ね合わせマスクを除去し、第一領域をプロジェクション領域の両側まで延ばした第二注入領域内で、第一と同じ種類の第二注入を行い、不均等ドーピング（Ｐ+ 、Ｐ++）で第一対の二つの部分（１２、１３）を得ることができることを特徴とする、請求項２４または２５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9208502 | 1992-07-09 | ||
| FR9208502A FR2694449B1 (fr) | 1992-07-09 | 1992-07-09 | Composant électronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677559A JPH0677559A (ja) | 1994-03-18 |
| JP3641489B2 true JP3641489B2 (ja) | 2005-04-20 |
Family
ID=9431729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19405393A Expired - Fee Related JP3641489B2 (ja) | 1992-07-09 | 1993-07-09 | 多機能電子部品、とくに負性動抵抗素子、およびその製造方法並びに使用方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5552624A (ja) |
| EP (1) | EP0581625B1 (ja) |
| JP (1) | JP3641489B2 (ja) |
| DE (1) | DE69330298T2 (ja) |
| FR (1) | FR2694449B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333153B1 (ko) * | 1993-09-07 | 2002-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치제작방법 |
| JPH07109573A (ja) * | 1993-10-12 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | ガラス基板および加熱処理方法 |
| SE513512C2 (sv) * | 1994-10-31 | 2000-09-25 | Ericsson Telefon Ab L M | Halvledaranordning med ett flytande kollektorområde |
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW556263B (en) | 1996-07-11 | 2003-10-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP3383219B2 (ja) * | 1998-05-22 | 2003-03-04 | シャープ株式会社 | Ｓｏｉ半導体装置及びその製造方法 |
| US6255694B1 (en) | 2000-01-18 | 2001-07-03 | International Business Machines Corporation | Multi-function semiconductor structure and method |
| JP3485089B2 (ja) | 2000-12-15 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3485091B2 (ja) * | 2001-01-19 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3485092B2 (ja) * | 2001-01-19 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US20040080356A1 (en) * | 2002-10-25 | 2004-04-29 | Hareland Scott A. | Compact input/output signal driver for electrostatic discharge protection |
| US7173320B1 (en) * | 2003-04-30 | 2007-02-06 | Altera Corporation | High performance lateral bipolar transistor |
| US6972237B2 (en) * | 2003-12-01 | 2005-12-06 | Chartered Semiconductor Manufacturing Ltd. | Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth |
| US9628105B1 (en) * | 2015-10-02 | 2017-04-18 | Senseeker Engineering Inc. | Electronic circuit having dynamic resistance element |
| KR20220040536A (ko) | 2020-09-23 | 2022-03-31 | 삼성전자주식회사 | 부성 미분 저항 소자 |
| US11949004B2 (en) * | 2021-08-27 | 2024-04-02 | Globalfoundries U.S. Inc. | Lateral bipolar transistors with gate structure aligned to extrinsic base |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU42304A1 (ru) * | 1933-12-03 | 1935-03-31 | О.А. Бих | Прибор дл определени расхода горючего в двигател х внутреннего горени |
| GB1397789A (en) * | 1970-01-02 | 1975-06-18 | Post Office | Electrical networks |
| DE2321426C3 (de) * | 1973-04-27 | 1978-12-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Bipolarer Dünnschicht-Transistor |
| US4032961A (en) * | 1974-10-16 | 1977-06-28 | General Electric Company | Gate modulated bipolar transistor |
| JPS5939906B2 (ja) * | 1978-05-04 | 1984-09-27 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
| JPS57208175A (en) * | 1981-06-17 | 1982-12-21 | Nec Corp | Semiconductor device |
| US4466178A (en) * | 1981-06-25 | 1984-08-21 | Rockwell International Corporation | Method of making extremely small area PNP lateral transistor by angled implant of deep trenches followed by refilling the same with dielectrics |
| US4698899A (en) * | 1983-10-19 | 1987-10-13 | Gould Inc. | Field effect transistor |
| US4864372A (en) * | 1983-10-19 | 1989-09-05 | Litton Systems, Inc. | Field effect transistor |
| US4891533A (en) * | 1984-02-17 | 1990-01-02 | Analog Devices, Incorporated | MOS-cascoded bipolar current sources in non-epitaxial structure |
| US4532698A (en) * | 1984-06-22 | 1985-08-06 | International Business Machines Corporation | Method of making ultrashort FET using oblique angle metal deposition and ion implantation |
| JPS6115369A (ja) * | 1984-07-02 | 1986-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| JPS63312674A (ja) * | 1987-06-16 | 1988-12-21 | Nissan Motor Co Ltd | 薄膜半導体装置 |
| US4914491A (en) * | 1987-11-13 | 1990-04-03 | Kopin Corporation | Junction field-effect transistors formed on insulator substrates |
| US4922315A (en) * | 1987-11-13 | 1990-05-01 | Kopin Corporation | Control gate lateral silicon-on-insulator bipolar transistor |
| US4872010A (en) * | 1988-02-08 | 1989-10-03 | Hughes Aircraft Company | Analog-to-digital converter made with focused ion beam technology |
| US5198691A (en) * | 1989-04-10 | 1993-03-30 | Tarng Min M | BiMOS devices and BiMOS memories |
| EP0472654B1 (en) * | 1989-05-17 | 1997-10-08 | Sarnoff Corporation | Low voltage triggered snap-back device |
| KR920008922A (ko) * | 1990-10-29 | 1992-05-28 | 김광호 | 일체형 바이 시모스 회로 |
-
1992
- 1992-07-09 FR FR9208502A patent/FR2694449B1/fr not_active Expired - Lifetime
-
1993
- 1993-06-29 DE DE69330298T patent/DE69330298T2/de not_active Expired - Lifetime
- 1993-06-29 EP EP93401674A patent/EP0581625B1/fr not_active Expired - Lifetime
- 1993-07-02 US US08/086,979 patent/US5552624A/en not_active Expired - Lifetime
- 1993-07-09 JP JP19405393A patent/JP3641489B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0581625A1 (fr) | 1994-02-02 |
| DE69330298T2 (de) | 2002-06-27 |
| FR2694449A1 (fr) | 1994-02-04 |
| DE69330298D1 (de) | 2001-07-12 |
| US5552624A (en) | 1996-09-03 |
| EP0581625B1 (fr) | 2001-06-06 |
| JPH0677559A (ja) | 1994-03-18 |
| FR2694449B1 (fr) | 1994-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3641489B2 (ja) | 多機能電子部品、とくに負性動抵抗素子、およびその製造方法並びに使用方法 | |
| US7598547B2 (en) | Low noise vertical variable gate control voltage JFET device in a BiCMOS process and methods to build this device | |
| JP5378635B2 (ja) | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス | |
| EP0744769A2 (en) | MOS gate type power transistors | |
| US6724066B2 (en) | High breakdown voltage transistor and method | |
| KR100344734B1 (ko) | 자기 정렬 동적 임계치 전계 효과 디바이스 및 그의 제조 방법 | |
| US20010002063A1 (en) | Lateral Bipolar Transistor | |
| KR100379586B1 (ko) | 외인성베이스접점으로서SiGe스페이서를사용하는자체정렬된더블폴리BJT형성방법 | |
| JPH0420265B2 (ja) | ||
| US4966858A (en) | Method of fabricating a lateral semiconductor structure including field plates for self-alignment | |
| JP2748988B2 (ja) | 半導体装置とその製造方法 | |
| KR0182030B1 (ko) | 바이시모스 트랜지스터 및 그 제조 방법 | |
| US6150200A (en) | Semiconductor device and method of making | |
| US6911715B2 (en) | Bipolar transistors and methods of manufacturing the same | |
| KR20020064291A (ko) | Ｓｏｉ 프로세스를 사용한 고속 래터럴 바이폴라 디바이스 | |
| JPS60157234A (ja) | 電気的に隔離された半導体素子を含む半導体ウエ−ハ | |
| JP2845544B2 (ja) | 半導体装置の製造方法 | |
| CN220627810U (zh) | 横向双极晶体管和包括其的电子电路 | |
| JP2507055B2 (ja) | 半導体集積回路の製造方法 | |
| US8008664B2 (en) | Component comprising a thin-film transistor and CMOS-transistors and methods for production | |
| JP2646547B2 (ja) | 半導体装置の製造方法 | |
| JPH11233616A (ja) | 半導体装置及びその製造方法 | |
| JP2506947B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0758125A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JPH06101474B2 (ja) | 横型ｐｎｐトランジスタ及びその形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040903 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090128 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090128 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100128 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110128 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110128 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120128 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120128 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130128 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |