JPH0758125A - ラテラルバイポーラトランジスタの製造方法 - Google Patents
ラテラルバイポーラトランジスタの製造方法Info
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- JPH0758125A JPH0758125A JP6170157A JP17015794A JPH0758125A JP H0758125 A JPH0758125 A JP H0758125A JP 6170157 A JP6170157 A JP 6170157A JP 17015794 A JP17015794 A JP 17015794A JP H0758125 A JPH0758125 A JP H0758125A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Abstract
(57)【要約】
【目的】 最小電力及び削減された供給電圧の範囲内で
使用するラテラルバイポーラトランジスタをｎｐｎ及び
ｐｎｐトランジスタを１つのデバイスに問題なく集積可
能に製造する簡単な方法を提供する。 【構成】 マスク６の使用下に注入によりＳＯＩ基板の
シリコン層内の基本ドーピングを備えている領域４内に
高濃度にドープされたエミッタ領域７及びコレクタ領域
８並びにベース端子領域を形成し、次いでマスク１０の
使用下にこのエミッタ領域７とコレクタ領域８との間に
ベース領域をドーパントの注入により形成する。
使用するラテラルバイポーラトランジスタをｎｐｎ及び
ｐｎｐトランジスタを１つのデバイスに問題なく集積可
能に製造する簡単な方法を提供する。 【構成】 マスク６の使用下に注入によりＳＯＩ基板の
シリコン層内の基本ドーピングを備えている領域４内に
高濃度にドープされたエミッタ領域７及びコレクタ領域
８並びにベース端子領域を形成し、次いでマスク１０の
使用下にこのエミッタ領域７とコレクタ領域８との間に
ベース領域をドーパントの注入により形成する。
Description
【０００１】
【産業上の利用分野】本発明はシリコン内にラテラルバ
イポーラトランジスタを製造する方法に関する。
イポーラトランジスタを製造する方法に関する。
【０００２】
【従来の技術】集積バイポーラトランジスタにおいては
エミッタ、ベース及びコレクタ用の層が垂直方向に重ね
合わせて配設されるのが一般的である。この垂直な配列
では成層のそれぞれ２つの領域は直接には、即ち表面か
らはアクセスできず、側方に延長されて次いで表面に導
かれなければならない。最下位にあるドープされた層に
対しては一般に、表面へのリード線を十分に低抵抗に保
持するために更にもう１つの高濃度にドープされた埋込
み層を必要とする。本来のトランジスタ、即ちｎｐｎ又
はｐｎｐ成層は、サブミクロン範囲の寸法を問題なく得
るためにフォトリソグラフィによってではなく拡散プロ
セス及び注入により規定される。この配列の欠点は縦形
トランジスタの深さが著しく大きく、即ち典型的には１
〜２μｍの深さになりかつ横方向の寸法が本来のトラン
ジスタ範囲を数倍凌駕することである。従ってスイッチ
ング速度に対して生じ得る損失の他に、とりわけ所要出
力を著しく高める一連の寄生容量及び寄生抵抗を生じ
る。更に製造工程の複雑さ及びこれらのデバイスの所要
面積がＭＯＳデバイスに比べて極めて大きく、製造経費
がかさむため収益が低くなる。例えばアナログ用に相補
形構造（ｎｐｎ及びｐｎｐトランジスタ）を同時に形成
することは経費を著しくかけなければ不可能である。
エミッタ、ベース及びコレクタ用の層が垂直方向に重ね
合わせて配設されるのが一般的である。この垂直な配列
では成層のそれぞれ２つの領域は直接には、即ち表面か
らはアクセスできず、側方に延長されて次いで表面に導
かれなければならない。最下位にあるドープされた層に
対しては一般に、表面へのリード線を十分に低抵抗に保
持するために更にもう１つの高濃度にドープされた埋込
み層を必要とする。本来のトランジスタ、即ちｎｐｎ又
はｐｎｐ成層は、サブミクロン範囲の寸法を問題なく得
るためにフォトリソグラフィによってではなく拡散プロ
セス及び注入により規定される。この配列の欠点は縦形
トランジスタの深さが著しく大きく、即ち典型的には１
〜２μｍの深さになりかつ横方向の寸法が本来のトラン
ジスタ範囲を数倍凌駕することである。従ってスイッチ
ング速度に対して生じ得る損失の他に、とりわけ所要出
力を著しく高める一連の寄生容量及び寄生抵抗を生じ
る。更に製造工程の複雑さ及びこれらのデバイスの所要
面積がＭＯＳデバイスに比べて極めて大きく、製造経費
がかさむため収益が低くなる。例えばアナログ用に相補
形構造（ｎｐｎ及びｐｎｐトランジスタ）を同時に形成
することは経費を著しくかけなければ不可能である。
【０００３】横方向に配設されたバイポーラトランジス
タにおいては通常エミッタ及びコレクタ用の範囲は比較
的大きなベース領域内に埋込まれるため、これらのトラ
ンジスタもその深さは可成りなものである。この種のラ
テラルトランジスタを容易に製造する方法はこれまで知
られてない。
タにおいては通常エミッタ及びコレクタ用の範囲は比較
的大きなベース領域内に埋込まれるため、これらのトラ
ンジスタもその深さは可成りなものである。この種のラ
テラルトランジスタを容易に製造する方法はこれまで知
られてない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、最小
電力及び削減された供給電圧の範囲内で使用するラテラ
ルバイポーラトランジスタを製造する簡単な方法を提供
することにあり、その際この方法はｎｐｎ及びｐｎｐト
ランジスタを１つのデバイスに問題なく集積できるよう
にしなければならない。
電力及び削減された供給電圧の範囲内で使用するラテラ
ルバイポーラトランジスタを製造する簡単な方法を提供
することにあり、その際この方法はｎｐｎ及びｐｎｐト
ランジスタを１つのデバイスに問題なく集積できるよう
にしなければならない。
【０００５】
【課題を解決するための手段】この課題は本発明によれ
ば、第１工程で絶縁層上にあるシリコン層内に用意され
たトランジスタ用領域を横方向に環状に囲んで電気的に
絶縁し、この領域にエミッタ及びコレクタの導電形に基
本ドーピングを施し、第２工程でマスクの使用下に高濃
度にドープされたエミッタ領域、高濃度にドープされた
ベース端子領域及び高濃度にドープされたコレクタ領域
をドーパントの注入により形成し、第３工程でマスクの
使用下にベース領域を形成するため反対の導電形の基本
ドーピング用ドーパントの注入を行い、第４工程でエミ
ッタ、ベース及びコレクタ用の金属接触部を施すことに
より解決される。
ば、第１工程で絶縁層上にあるシリコン層内に用意され
たトランジスタ用領域を横方向に環状に囲んで電気的に
絶縁し、この領域にエミッタ及びコレクタの導電形に基
本ドーピングを施し、第２工程でマスクの使用下に高濃
度にドープされたエミッタ領域、高濃度にドープされた
ベース端子領域及び高濃度にドープされたコレクタ領域
をドーパントの注入により形成し、第３工程でマスクの
使用下にベース領域を形成するため反対の導電形の基本
ドーピング用ドーパントの注入を行い、第４工程でエミ
ッタ、ベース及びコレクタ用の金属接触部を施すことに
より解決される。
【０００６】本発明方法ではラテラルバイポーラトラン
ジスタは例えばＳＯＩ基板の薄いシリコン層内に作られ
る。その際エミッタ、ベース及びコレクタ用に異なって
ドープされた範囲をマスクの使用下にドーパントを基本
ドーピングに注入して作る。
ジスタは例えばＳＯＩ基板の薄いシリコン層内に作られ
る。その際エミッタ、ベース及びコレクタ用に異なって
ドープされた範囲をマスクの使用下にドーパントを基本
ドーピングに注入して作る。
【０００７】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【０００８】本発明方法の場合ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ＝絶縁物上のシリコン）基
板から出発すると有利である。通常のＳＯＩ基板の代わ
りにＳＩＭＯＸで形成された材料又はウェハボンディン
グにより形成された層構造物を使用してもよい。シリコ
ンからなる薄い層を絶縁下部層又は絶縁中間層上に施
し、シリコン技術分野で通常の方法で加工できさえすれ
ばよい。本発明方法はｎｐｎトランジスタ及びｐｎｐト
ランジスタの製造にも等しく適している。実施例に関す
る記載をできるだけ具体化するため、以下にｎｐｎトラ
ンジスタの製造方法について記載する。ｐｎｐトランジ
スタの場合はドーピングの符号を入れ換えるだけでよ
い。
ｏｎ Ｉｎｓｕｌａｔｏｒ＝絶縁物上のシリコン）基
板から出発すると有利である。通常のＳＯＩ基板の代わ
りにＳＩＭＯＸで形成された材料又はウェハボンディン
グにより形成された層構造物を使用してもよい。シリコ
ンからなる薄い層を絶縁下部層又は絶縁中間層上に施
し、シリコン技術分野で通常の方法で加工できさえすれ
ばよい。本発明方法はｎｐｎトランジスタ及びｐｎｐト
ランジスタの製造にも等しく適している。実施例に関す
る記載をできるだけ具体化するため、以下にｎｐｎトラ
ンジスタの製造方法について記載する。ｐｎｐトランジ
スタの場合はドーピングの符号を入れ換えるだけでよ
い。
【０００９】例えば２μｍ〜２０ｎｍまでの厚さであっ
てもよいシリコン層内にトランジスタ用に用意された領
域が横方向に環状に囲んで絶縁され、基本ドーピングを
施される。これはシリコン層を既にこの方法の最初に約
１０15〜１０17ｃｍ-3の密度でｎドーピングの場合ドー
パントとして燐又は砒素を基本ドーピングしておくと最
も容易である。縁部の絶縁は例えばＬＯＣＯＳによって
又はトレンチのエッチング又は類似の方法により実施す
るが、その際これらの措置の併用も考えられる。この実
施例では横方向の絶縁領域をＬＯＣＯＳにより形成する
ことから出発する。図１には基板１、絶縁層２及びシリ
コン層３が示されている。シリコン層３内には基本ドー
ピングが施されている領域４及び横方向の絶縁領域５が
断面で示されている。絶縁層２は例えばＳｉＯ2であっ
てもよい。フォトリソグラフィによりまたそれにより形
成されたマスク６の使用下にエミッタ、コレクタ及びベ
ース領域用のドーパントの注入を行う。その際ドーピン
グの濃度は後の電気接触部となる低オームの金属半導体
接触部に対して選択される。その結果図２に示されてい
る同時にエミッタ端子領域ともなる高濃度にドープされ
たエミッタ領域７及びコレクタ端子領域ともなる高濃度
にドープされたコレクタ領域８が形成される。反対の符
号の導電形の高濃度にドープされたエミッタ端子領域は
図２に示されている断面の外側にある。基本ドーピング
及び絶縁領域の形成順序とｎ+ドープされた領域及びｐ+
ドープされた領域の形成順序は任意である。ｐ+ドープ
された領域を例えばホウ素をドーパントとしてイオン注
入することにより形成する。場合によってはドーピング
部に回復及び／又は拡散処理（例えばＲＴＡ／ＦＡプロ
セス）を施す。
てもよいシリコン層内にトランジスタ用に用意された領
域が横方向に環状に囲んで絶縁され、基本ドーピングを
施される。これはシリコン層を既にこの方法の最初に約
１０15〜１０17ｃｍ-3の密度でｎドーピングの場合ドー
パントとして燐又は砒素を基本ドーピングしておくと最
も容易である。縁部の絶縁は例えばＬＯＣＯＳによって
又はトレンチのエッチング又は類似の方法により実施す
るが、その際これらの措置の併用も考えられる。この実
施例では横方向の絶縁領域をＬＯＣＯＳにより形成する
ことから出発する。図１には基板１、絶縁層２及びシリ
コン層３が示されている。シリコン層３内には基本ドー
ピングが施されている領域４及び横方向の絶縁領域５が
断面で示されている。絶縁層２は例えばＳｉＯ2であっ
てもよい。フォトリソグラフィによりまたそれにより形
成されたマスク６の使用下にエミッタ、コレクタ及びベ
ース領域用のドーパントの注入を行う。その際ドーピン
グの濃度は後の電気接触部となる低オームの金属半導体
接触部に対して選択される。その結果図２に示されてい
る同時にエミッタ端子領域ともなる高濃度にドープされ
たエミッタ領域７及びコレクタ端子領域ともなる高濃度
にドープされたコレクタ領域８が形成される。反対の符
号の導電形の高濃度にドープされたエミッタ端子領域は
図２に示されている断面の外側にある。基本ドーピング
及び絶縁領域の形成順序とｎ+ドープされた領域及びｐ+
ドープされた領域の形成順序は任意である。ｐ+ドープ
された領域を例えばホウ素をドーパントとしてイオン注
入することにより形成する。場合によってはドーピング
部に回復及び／又は拡散処理（例えばＲＴＡ／ＦＡプロ
セス）を施す。
【００１０】図２に示された有利な実施態様では引続き
ポリシリコンからなる層及び誘電体からなる層を重ねて
析出する。このポリシリコン層を接続すべき領域に応じ
てドープし、誘電体層と共に構造化する。この構造化は
フォトリソグラフィとエッチングを併用して行われる。
エミッタ領域７及びコレクタ領域８にベース端子領域を
付加的に接触化する場合にはベース端子領域上に施され
たポリシリコン層の部分を反対の符号の導電形にドープ
しなければならない。図２ではこのポリシリコン層の相
応する部分により形成されたエミッタ領域７用の接触層
７１、このポリシリコン層の相応する部分により形成さ
れたコレクタ領域８用の接触層８１及びそれらの上にあ
る誘電体層７２、８２の相応する部分が示されている。
引続き例えばフォトレジストからなるマスク１０を（例
えばフォトリソグラフィ又は電子線露光により）形成す
る。或は遮蔽マスク用のレジスト濃度がそれだけでは十
分ではない場合には、マスクの使用下に構造化すること
のできる補助層も、例えばエッチング工程に使用しても
よい。即ち本来の遮蔽層は上記の層であるか又はこの層
と除去されなかったレジストとを併せたものである。こ
のマスク１０を基本ドーピングとは反対の導電形のドー
パントの注入に使用する。この実施例のように基本ドー
ピングがエミッタ及びコレクタと同じ符号を有する場合
には後の工程でベース領域９の注入（図３参照）を行
う。接触層７１、８１及び場合によってはそれに属する
誘電体層７２、８２をベース領域９の形成に関して初め
て施し、構造化することもできる。
ポリシリコンからなる層及び誘電体からなる層を重ねて
析出する。このポリシリコン層を接続すべき領域に応じ
てドープし、誘電体層と共に構造化する。この構造化は
フォトリソグラフィとエッチングを併用して行われる。
エミッタ領域７及びコレクタ領域８にベース端子領域を
付加的に接触化する場合にはベース端子領域上に施され
たポリシリコン層の部分を反対の符号の導電形にドープ
しなければならない。図２ではこのポリシリコン層の相
応する部分により形成されたエミッタ領域７用の接触層
７１、このポリシリコン層の相応する部分により形成さ
れたコレクタ領域８用の接触層８１及びそれらの上にあ
る誘電体層７２、８２の相応する部分が示されている。
引続き例えばフォトレジストからなるマスク１０を（例
えばフォトリソグラフィ又は電子線露光により）形成す
る。或は遮蔽マスク用のレジスト濃度がそれだけでは十
分ではない場合には、マスクの使用下に構造化すること
のできる補助層も、例えばエッチング工程に使用しても
よい。即ち本来の遮蔽層は上記の層であるか又はこの層
と除去されなかったレジストとを併せたものである。こ
のマスク１０を基本ドーピングとは反対の導電形のドー
パントの注入に使用する。この実施例のように基本ドー
ピングがエミッタ及びコレクタと同じ符号を有する場合
には後の工程でベース領域９の注入（図３参照）を行
う。接触層７１、８１及び場合によってはそれに属する
誘電体層７２、８２をベース領域９の形成に関して初め
て施し、構造化することもできる。
【００１１】マスク１０を除去し、ドーピング部に回復
処理を行うと図３の構造物が形成される。エミッタ領域
７とベース領域９との間にはエミッタ領域７の導電形の
符号を有するもう１つのエミッタ領域７４がある。また
ベース領域９とコレクタ領域８との間にはコレクタ領域
８の導電形の符号を有するもう１つのコレクタ領域８４
がある。その代わりにこのもう１つのエミッタ領域７４
を省いてエミッタ領域７を形成されたベース領域９に直
接隣接させるようにマスク１０の開口を形成することも
可能である。ｎｐｎ又はｐｎｐ層の記入方法を統一する
ためにこの断面図に示された方向に領域順をエミッタ領
域、ベース領域及びコレクタ領域と記入した。しかしエ
ミッタ領域７及びコレクタ領域８はベース領域９とは反
対に高濃度にドープされているが、一方ベース領域９の
高濃度にドープされた端子領域はこれらに隣接して切断
面の外側の横方向に配設されている。
処理を行うと図３の構造物が形成される。エミッタ領域
７とベース領域９との間にはエミッタ領域７の導電形の
符号を有するもう１つのエミッタ領域７４がある。また
ベース領域９とコレクタ領域８との間にはコレクタ領域
８の導電形の符号を有するもう１つのコレクタ領域８４
がある。その代わりにこのもう１つのエミッタ領域７４
を省いてエミッタ領域７を形成されたベース領域９に直
接隣接させるようにマスク１０の開口を形成することも
可能である。ｎｐｎ又はｐｎｐ層の記入方法を統一する
ためにこの断面図に示された方向に領域順をエミッタ領
域、ベース領域及びコレクタ領域と記入した。しかしエ
ミッタ領域７及びコレクタ領域８はベース領域９とは反
対に高濃度にドープされているが、一方ベース領域９の
高濃度にドープされた端子領域はこれらに隣接して切断
面の外側の横方向に配設されている。
【００１２】これらの種々の領域の相対的配列は図５か
ら見て取れる。図５は図３のＶ−Ｖ線に沿って切断した
平面を示すものである。元のシリコン層３の高さにある
領域に対して付加的に後に施される金属化部の輪郭は破
線で示されている。トランジスタの範囲は絶縁領域５に
より周りを囲まれている。ベース領域９はエミッタ領域
７とコレクタ領域８の間に配設されている。エミッタ領
域７及びコレクタ領域８に比べて低濃度にドープされて
いる場合によっては存在するもう１つのエミッタ領域７
４及びもう１つのコレクタ領域８４も同時に示されてい
る。エミッタ領域７とコレクタ領域８との間の接続方向
に垂直にベース領域９がそれぞれ高濃度にドープされて
いるベース端子領域１９に隣接している。エミッタ、コ
レクタ又はベース用の金属接触部７３、８３、９３は輪
郭を破線で示されている。
ら見て取れる。図５は図３のＶ−Ｖ線に沿って切断した
平面を示すものである。元のシリコン層３の高さにある
領域に対して付加的に後に施される金属化部の輪郭は破
線で示されている。トランジスタの範囲は絶縁領域５に
より周りを囲まれている。ベース領域９はエミッタ領域
７とコレクタ領域８の間に配設されている。エミッタ領
域７及びコレクタ領域８に比べて低濃度にドープされて
いる場合によっては存在するもう１つのエミッタ領域７
４及びもう１つのコレクタ領域８４も同時に示されてい
る。エミッタ領域７とコレクタ領域８との間の接続方向
に垂直にベース領域９がそれぞれ高濃度にドープされて
いるベース端子領域１９に隣接している。エミッタ、コ
レクタ又はベース用の金属接触部７３、８３、９３は輪
郭を破線で示されている。
【００１３】更に場合によってはもう１つの誘電体（例
えばＳｉＯ2又はＳｉ3Ｏ4）を析出又は成長させ、フォ
ト技術の補助によりエミッタ領域、コレクタ領域及びベ
ース領域を接触化できるように構造化する。エミッタ、
ベース及びコレクタ用の接触孔を形成し、相応する金属
化部を施すが、その際例えばＴｉＮ／Ａｌ（Ｓｉ、Ｃ
ｕ）を使用してもよい。こうして図３の構造物が形成さ
れるが、その際この図３にはベース端子領域用の視野方
向に存在する接続層は示されていない。
えばＳｉＯ2又はＳｉ3Ｏ4）を析出又は成長させ、フォ
ト技術の補助によりエミッタ領域、コレクタ領域及びベ
ース領域を接触化できるように構造化する。エミッタ、
ベース及びコレクタ用の接触孔を形成し、相応する金属
化部を施すが、その際例えばＴｉＮ／Ａｌ（Ｓｉ、Ｃ
ｕ）を使用してもよい。こうして図３の構造物が形成さ
れるが、その際この図３にはベース端子領域用の視野方
向に存在する接続層は示されていない。
【００１４】本発明方法の場合エミッタ及びコレクタを
接触化するためのポリシリコン層（接触層７１、８１）
もＷ／ＴｉＮ又は他の高溶融性金属、金属化合物又はポ
リサイド（金属とポリシリコンの化合物）と代えること
ができる。この場合第１の金属化平面を完全にこれらの
材料で形成した場合、２つのフォトリソグラフィ（接触
孔及び第１金属化平面ための）工程は省略される。
接触化するためのポリシリコン層（接触層７１、８１）
もＷ／ＴｉＮ又は他の高溶融性金属、金属化合物又はポ
リサイド（金属とポリシリコンの化合物）と代えること
ができる。この場合第１の金属化平面を完全にこれらの
材料で形成した場合、２つのフォトリソグラフィ（接触
孔及び第１金属化平面ための）工程は省略される。
【００１５】本発明方法ではエミッタ領域、コレクタ領
域及びベース端子領域の形成後これらを直接第１の金属
化平面と接触化することもできる。拡散領域（例えば注
入、次いで回復による）の完成後全面的に誘電体を析出
し、この誘電体に接触孔をエッチングする。これらの接
触孔内に更に金属化部を施す。
域及びベース端子領域の形成後これらを直接第１の金属
化平面と接触化することもできる。拡散領域（例えば注
入、次いで回復による）の完成後全面的に誘電体を析出
し、この誘電体に接触孔をエッチングする。これらの接
触孔内に更に金属化部を施す。
【００１６】本発明の製造方法の重要な利点は図３に示
されているようにベース領域がエミッタとコレクタとの
間に左右対称には配置されておらず、従って破壊電圧を
適切に調整することができることである。またもう１つ
のの利点は簡単な方法で高濃度にドープされたエミッタ
領域７とベース領域９との間に高濃度にドープされたエ
ミッタ領域７の導電形を有するもう１つのエミッタ領域
７４を形成することができることである。このことはマ
スク１０の適切な配置から見て取れる（図２参照）。こ
うして高濃度にドープされたエミッタ領域７とベース領
域９のオーバーラップは回避される。それによりベース
とエミッタとの間の破壊挙動及びエミッタ−ベース容量
及び漏れ電流を著しく劣化することなく、このベース領
域９の寸法及びベースの軌道抵抗は一層正確に調整され
る。このもう１つのエミッタ層７４のドーピング濃度の
（絶対）値はベース領域９及び高濃度にドープされたエ
ミッタ領域７のそれよりも小さい。
されているようにベース領域がエミッタとコレクタとの
間に左右対称には配置されておらず、従って破壊電圧を
適切に調整することができることである。またもう１つ
のの利点は簡単な方法で高濃度にドープされたエミッタ
領域７とベース領域９との間に高濃度にドープされたエ
ミッタ領域７の導電形を有するもう１つのエミッタ領域
７４を形成することができることである。このことはマ
スク１０の適切な配置から見て取れる（図２参照）。こ
うして高濃度にドープされたエミッタ領域７とベース領
域９のオーバーラップは回避される。それによりベース
とエミッタとの間の破壊挙動及びエミッタ−ベース容量
及び漏れ電流を著しく劣化することなく、このベース領
域９の寸法及びベースの軌道抵抗は一層正確に調整され
る。このもう１つのエミッタ層７４のドーピング濃度の
（絶対）値はベース領域９及び高濃度にドープされたエ
ミッタ領域７のそれよりも小さい。
【００１７】本発明方法の場合上述の基本ドーピングの
代わりに反対の導電形の基本ドーピングから出発するこ
ともできる。更にこのドーピングの符号はベース領域の
符号に相応して選択される。この基本ドーピングの領域
内にマスク内の間隙を介して注入によりベース領域を形
成する代わりに図４に示されているように形成すべきベ
ース領域を覆うマスク１１を介して基本ドーピングを再
ドープするための横方向への注入を行う。図４ではブリ
ッジ状のマスク１１が基本ドーピングされている領域４
上に断面で示されている。ドーピング濃度を形成すべき
ベース領域の濃度に相応して調整する（例えば１×１０
18ｃｍ-3〜４×18ｃｍ-3）。マスク１１は例えばフォト
リソグラフィにより形成する。図４の平面内の寸法、即
ちエミッタ領域７からコレクタ領域８への寸法は約３０
〜３００ｎｍである。このマスク１１の使用下に注入に
より基本ドーピングの領域４を反対の導電形にドープさ
れた領域に転換する（ドーピング濃度は例えば１×１０
19ｃｍ-3〜２×１０20ｃｍ-3）。従ってエミッタ領域、
ベース領域及びコレクタ領域は自己整合的に形成され
る。この場合接触化は既に記載した変種製造方法の１つ
で行われる。金属化部を直接高濃度にドープされた領域
上に施しても或は相応してドープされたポリシリコン層
が最下位にある成層を形成してもよい。全ての変種の製
造方法においてベースは図の紙面に垂直方向に延長され
ており、ベース端子用に相応した接触化部が施されてい
るベース端子領域で終わっている。この端子接続も直接
金属によって行っても、ポリシリコン層を介して間接に
行ってもよい。
代わりに反対の導電形の基本ドーピングから出発するこ
ともできる。更にこのドーピングの符号はベース領域の
符号に相応して選択される。この基本ドーピングの領域
内にマスク内の間隙を介して注入によりベース領域を形
成する代わりに図４に示されているように形成すべきベ
ース領域を覆うマスク１１を介して基本ドーピングを再
ドープするための横方向への注入を行う。図４ではブリ
ッジ状のマスク１１が基本ドーピングされている領域４
上に断面で示されている。ドーピング濃度を形成すべき
ベース領域の濃度に相応して調整する（例えば１×１０
18ｃｍ-3〜４×18ｃｍ-3）。マスク１１は例えばフォト
リソグラフィにより形成する。図４の平面内の寸法、即
ちエミッタ領域７からコレクタ領域８への寸法は約３０
〜３００ｎｍである。このマスク１１の使用下に注入に
より基本ドーピングの領域４を反対の導電形にドープさ
れた領域に転換する（ドーピング濃度は例えば１×１０
19ｃｍ-3〜２×１０20ｃｍ-3）。従ってエミッタ領域、
ベース領域及びコレクタ領域は自己整合的に形成され
る。この場合接触化は既に記載した変種製造方法の１つ
で行われる。金属化部を直接高濃度にドープされた領域
上に施しても或は相応してドープされたポリシリコン層
が最下位にある成層を形成してもよい。全ての変種の製
造方法においてベースは図の紙面に垂直方向に延長され
ており、ベース端子用に相応した接触化部が施されてい
るベース端子領域で終わっている。この端子接続も直接
金属によって行っても、ポリシリコン層を介して間接に
行ってもよい。
【図１】本発明によるラテラルバイポーラトランジスタ
用ＳＯＩ基板にマスクを施した工程の断面図。
用ＳＯＩ基板にマスクを施した工程の断面図。
【図２】エミッタ領域、ベース領域及びコレクタ領域を
シリコン層内に構造化し、誘電体層、補助層及びマスク
を施した工程の断面図。
シリコン層内に構造化し、誘電体層、補助層及びマスク
を施した工程の断面図。
【図３】エミッタ、コレクタ及びベース用の金属接触部
を施した工程の断面図。
を施した工程の断面図。
【図４】図２の処理工程とは異なるもう１つの方法を示
す断面図。
す断面図。
【図５】図３のＶ−Ｖ線に沿って切断した平面図。
１ 基板 ２ 絶縁層 ３ シリコン層 ４ トランジスタ用領域 ５ シリコン層の横の絶縁領域 ６、１０、１１ マスク ７ エミッタ領域 ７４ もう１つのエミッタ領域 ８ コレクタ領域 ８４ もう１つのコレクタ領域 ７１、８１ 接触層 ７２、８２ 誘電体層 ７３、８３、９３ 金属接触部 ９ ベース領域 １９ ベース端子領域
Claims (7)
- 【請求項１】 第１工程で絶縁層（２）上にあるシリコ
ン層（３）内に用意されたトランジスタ用領域（４）を
横方向に環状に囲んで電気的に絶縁し、この領域（４）
にエミッタ及びコレクタの導電形に基本ドーピングを施
し、 第２工程でマスク（６）の使用下に高濃度にドープされ
たエミッタ領域（７）、高濃度にドープされたベース端
子領域（１９）及び高濃度にドープされたコレクタ領域
（８）をドーパントの注入により形成し、 第３工程でマスク（１０；１１）の使用下にベース領域
（９）を形成するため反対の導電形の基本ドーピング用
ドーパントの注入を行い、 第４工程でエミッタ、ベース及びコレクタ用の金属接触
部（７３、８３、９３）を施すことを特徴とするラテラ
ルバイポーラトランジスタの製造方法。 - 【請求項２】 第１工程でベースとは反対の導電形の基
本ドーピングを施し、 第３工程でベース領域（９）用に用意された範囲にはマ
スク（１０）を空けておくことを特徴とする請求項１記
載の方法。 - 【請求項３】 第１工程でベースの導電形に基本ドーピ
ングを施し、 第３工程でベース領域（９）用に用意された範囲をマス
ク（１１）で覆うことを特徴とする請求項１記載の方
法。 - 【請求項４】 第４工程を行う前にエミッタ領域
（７）、ベース端子領域（１９）及びコレクタ領域
（８）上に、電気的に互いに絶縁されているが導電性に
ドープされたポリシリコンからなる接触層（７１、８
１）を施すことを特徴とする請求項１ないし３の１つに
記載の方法。 - 【請求項５】 第３工程を行う前にポリシリコンからな
る接触層（７１、８１）を施すことを特徴とする請求項
４記載の方法。 - 【請求項６】 第３工程でエミッタ領域（７）とコレク
タ領域（８）とに関して対称的にベース領域（９）を配
設し、ベース領域（９）とエミッタ領域（７）との間に
は基本ドーピングの導電形の低濃度にドープされたもう
１つのエミッタ領域（７４）を、またベース領域（９）
とコレクタ領域（８）との間には基本ドーピングの導電
形の低濃度にドープされたもう１つのコレクタ領域（８
４）を残しておくことを特徴とする請求項１ないし５の
１つに記載の方法。 - 【請求項７】 第３工程でエミッタ領域（７）に隣接
し、ベース領域（９）とコレクタ領域（８）との間にコ
レクタ領域（８）の導電形の低濃度にドープされたもう
１つのコレクタ領域（８４）が残るようにベース領域
（９）を形成することを特徴とする請求項１ないし５の
１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4322138 | 1993-07-02 | ||
| DE4322138.6 | 1993-07-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758125A true JPH0758125A (ja) | 1995-03-03 |
Family
ID=6491856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170157A Withdrawn JPH0758125A (ja) | 1993-07-02 | 1994-06-29 | ラテラルバイポーラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5460982A (ja) |
| EP (1) | EP0632491A3 (ja) |
| JP (1) | JPH0758125A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292330B1 (ko) * | 1992-05-01 | 2001-09-17 | 이데이 노부유끼 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
| KR19990006170A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 수평 바이폴라형 전계 효과 트랜지스터 및 그 제조 방법 |
| EP4002481A1 (en) | 2020-11-19 | 2022-05-25 | Imec VZW | Low parasitic ccb heterojunction bipolar transistor |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB699545A (en) * | 1966-09-08 | 1953-11-11 | Harold Stuart Hallewell | Improvements in forming means for profile grinding wheels |
| US3815223A (en) * | 1971-02-08 | 1974-06-11 | Signetics Corp | Method for making semiconductor structure with dielectric and air isolation |
| US4545113A (en) * | 1980-10-23 | 1985-10-08 | Fairchild Camera & Instrument Corporation | Process for fabricating a lateral transistor having self-aligned base and base contact |
| US5031014A (en) * | 1981-03-02 | 1991-07-09 | Rockwell International Corporation | Lateral transistor separated from substrate by intersecting slots filled with substrate oxide for minimal interference therefrom |
| US5027184A (en) * | 1981-03-02 | 1991-06-25 | Rockwell International Corporation | NPN type lateral transistor with minimal substrate operation interference |
| JPS6081864A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | ラテラル型トランジスタ |
| US4792837A (en) * | 1986-02-26 | 1988-12-20 | Ge Solid State Patents, Inc. | Orthogonal bipolar transistor |
| JPS63312674A (ja) * | 1987-06-16 | 1988-12-21 | Nissan Motor Co Ltd | 薄膜半導体装置 |
| US4922315A (en) * | 1987-11-13 | 1990-05-01 | Kopin Corporation | Control gate lateral silicon-on-insulator bipolar transistor |
| JP3163092B2 (ja) * | 1990-08-09 | 2001-05-08 | 株式会社東芝 | 半導体装置の製造方法 |
| US5087580A (en) * | 1990-09-17 | 1992-02-11 | Texas Instruments Incorporated | Self-aligned bipolar transistor structure and fabrication process |
| US5073506A (en) * | 1991-02-14 | 1991-12-17 | Allied-Signal Inc. | Method for making a self-aligned lateral bipolar SOI transistor |
-
1994
- 1994-06-14 EP EP94109102A patent/EP0632491A3/de not_active Withdrawn
- 1994-06-14 US US08/261,263 patent/US5460982A/en not_active Expired - Fee Related
- 1994-06-29 JP JP6170157A patent/JPH0758125A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0632491A3 (de) | 1996-09-11 |
| US5460982A (en) | 1995-10-24 |
| EP0632491A2 (de) | 1995-01-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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