JP3485092B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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- Bipolar Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタおよびバイポーラトランジスタを有するスイッチ
ング素子を、複数含む半導体装置およびその製造方法に
関する。
ジスタおよびバイポーラトランジスタを有するスイッチ
ング素子を、複数含む半導体装置およびその製造方法に
関する。
【０００２】
【背景技術】ＳＯＩ構造のＭＯＳ電界効果トランジスタ
は、通常のＭＯＳ電界効果トランジスタに比べ、低消費
電力で、かつ高速で駆動させることができる。
は、通常のＭＯＳ電界効果トランジスタに比べ、低消費
電力で、かつ高速で駆動させることができる。
【０００３】図２６は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。シリコン基板２００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが形
成されている。埋め込み酸化膜１１００上であって、か
つソース領域１２００とドレイン領域１３００との間に
は、ボディ領域１４００が形成されている。ボディ領域
１４００上には、ゲート絶縁膜を介してゲート電極１５
００が形成されている。
ランジスタの一例の模式図である。シリコン基板２００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが形
成されている。埋め込み酸化膜１１００上であって、か
つソース領域１２００とドレイン領域１３００との間に
は、ボディ領域１４００が形成されている。ボディ領域
１４００上には、ゲート絶縁膜を介してゲート電極１５
００が形成されている。
【０００４】ところで、このＭＯＳ電界効果トランジス
タのボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン化現象により発生した
キャリアは、ボディ領域１４００に蓄積されることにな
る。ボディ領域１４００においてキャリアが蓄積される
と、ボディ領域１４００の電位が変化する。いわゆる基
板浮遊効果とよばれる現象が生じる。基板浮遊効果が生
じることにより、ＭＯＳ電界効果型トランジスタにおい
て、キンク現象や、ヒストリ効果が生じる。
タのボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン化現象により発生した
キャリアは、ボディ領域１４００に蓄積されることにな
る。ボディ領域１４００においてキャリアが蓄積される
と、ボディ領域１４００の電位が変化する。いわゆる基
板浮遊効果とよばれる現象が生じる。基板浮遊効果が生
じることにより、ＭＯＳ電界効果型トランジスタにおい
て、キンク現象や、ヒストリ効果が生じる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、基板
浮遊効果が抑えられたスイッチング素子を含む半導体装
置およびその製造方法を提供することにある。
浮遊効果が抑えられたスイッチング素子を含む半導体装
置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】（半導体装置）本発明の
第１の半導体装置は、絶縁層と、前記絶縁層上に形成さ
れた半導体層と、前記半導体層内に形成された素子分離
領域と、前記素子分離領域によって画定された、第１の
素子形成領域と、第２の素子形成領域とを含み、前記第
１の素子形成領域には、第１バイポーラトランジスタと
第１電界効果型トラジスタとをともに含み、前記第１バ
イポーラトランジスタは、第１の第１導電型エミッタ領
域と、第１の第２導電型ベース領域と、第１の第１導電
型コレクタ領域とを含み、前記第１電界効果型トランジ
スタは、第１のゲート電極層と、第１導電型ソース領域
と、第１導電型ドレイン領域とを含み、前記第１電界効
果型トランジスタは、さらに、少なくとも前記第１導電
型ソース領域と前記第１導電型ドレイン領域との間にお
いて形成された、第１の第２導電型ボディ領域を有し、
前記第１の第２導電型ボディ領域と、前記第１導電型ソ
ース領域とは、電気的に接続され、前記第１の第２導電
型ボディ領域と、前記第１の第２導電型ベース領域と
は、電気的に接続され、前記第１導電型ドレイン領域
と、前記第１の第１導電型コレクタ領域とは、電気的に
接続され、前記第１導電型ソース領域と、前記第１の第
１導電型エミッタ領域とは、構造的に分離して形成さ
れ、前記第２の素子形成領域には、第２バイポーラトラ
ンジスタと第２電界効果型トラジスタとをともに含み、
前記第２バイポーラトランジスタは、第２の第１導電型
エミッタ領域と、第２の第２導電型ベース領域と、第２
の第１導電型コレクタ領域とを含み、前記第２電界効果
型トランジスタは、第２のゲート電極層と、第２導電型
ソース領域と、第２導電型ドレイン領域とを含み、前記
第２電界効果型トランジスタは、さらに、少なくとも前
記第２導電型ソース領域と前記第２導電型ドレイン領域
との間において形成された、第１の第１導電型ボディ領
域とを有し、前記第１の第１導電型ボディ領域と、前記
第２の第１導電型コレクタ領域とは、電気的に接続さ
れ、前記第２導電型ソース領域と、前記第２の第１導電
型コレクタ領域とは、電気的に接続され、前記第２導電
型ドレイン領域と、前記第２の第２導電型ベース領域と
は、電気的に接続され、前記第１の第１導電型コレクタ
領域と、前記第２の第１導電型エミッタ領域とは、電気
的に接続され、前記第１のゲート電極層と、前記第２の
ゲート電極層とは、電気的に接続されている。
第１の半導体装置は、絶縁層と、前記絶縁層上に形成さ
れた半導体層と、前記半導体層内に形成された素子分離
領域と、前記素子分離領域によって画定された、第１の
素子形成領域と、第２の素子形成領域とを含み、前記第
１の素子形成領域には、第１バイポーラトランジスタと
第１電界効果型トラジスタとをともに含み、前記第１バ
イポーラトランジスタは、第１の第１導電型エミッタ領
域と、第１の第２導電型ベース領域と、第１の第１導電
型コレクタ領域とを含み、前記第１電界効果型トランジ
スタは、第１のゲート電極層と、第１導電型ソース領域
と、第１導電型ドレイン領域とを含み、前記第１電界効
果型トランジスタは、さらに、少なくとも前記第１導電
型ソース領域と前記第１導電型ドレイン領域との間にお
いて形成された、第１の第２導電型ボディ領域を有し、
前記第１の第２導電型ボディ領域と、前記第１導電型ソ
ース領域とは、電気的に接続され、前記第１の第２導電
型ボディ領域と、前記第１の第２導電型ベース領域と
は、電気的に接続され、前記第１導電型ドレイン領域
と、前記第１の第１導電型コレクタ領域とは、電気的に
接続され、前記第１導電型ソース領域と、前記第１の第
１導電型エミッタ領域とは、構造的に分離して形成さ
れ、前記第２の素子形成領域には、第２バイポーラトラ
ンジスタと第２電界効果型トラジスタとをともに含み、
前記第２バイポーラトランジスタは、第２の第１導電型
エミッタ領域と、第２の第２導電型ベース領域と、第２
の第１導電型コレクタ領域とを含み、前記第２電界効果
型トランジスタは、第２のゲート電極層と、第２導電型
ソース領域と、第２導電型ドレイン領域とを含み、前記
第２電界効果型トランジスタは、さらに、少なくとも前
記第２導電型ソース領域と前記第２導電型ドレイン領域
との間において形成された、第１の第１導電型ボディ領
域とを有し、前記第１の第１導電型ボディ領域と、前記
第２の第１導電型コレクタ領域とは、電気的に接続さ
れ、前記第２導電型ソース領域と、前記第２の第１導電
型コレクタ領域とは、電気的に接続され、前記第２導電
型ドレイン領域と、前記第２の第２導電型ベース領域と
は、電気的に接続され、前記第１の第１導電型コレクタ
領域と、前記第２の第１導電型エミッタ領域とは、電気
的に接続され、前記第１のゲート電極層と、前記第２の
ゲート電極層とは、電気的に接続されている。
【０００７】本発明によれば、たとえば次の作用効果を
奏することができる。
奏することができる。
【０００８】第１の素子形成領域において形成された第
１バイポーラトランジスタおよび第１電界効果型トラジ
スタを含むスイッチング素子（以下「第１のスイッチン
グ素子」という）によれば、基板浮遊効果が発生するの
を抑えることができる。すなわち、しきい値電圧が変化
したり、キンクやヒストリ効果が発生するのを抑えるこ
とができる。
１バイポーラトランジスタおよび第１電界効果型トラジ
スタを含むスイッチング素子（以下「第１のスイッチン
グ素子」という）によれば、基板浮遊効果が発生するの
を抑えることができる。すなわち、しきい値電圧が変化
したり、キンクやヒストリ効果が発生するのを抑えるこ
とができる。
【０００９】また、第２の素子形成領域において形成さ
れた第２バイポーラトランジスタおよび第２電界効果型
トラジスタを含むスイッチング素子（以下「第２のスイ
ッチング素子」という）によれば、基板浮遊効果が発生
するのを抑えることができる。すなわち、しきい値電圧
が変化したり、キンクやヒストリ効果が発生するのを抑
えることができる。
れた第２バイポーラトランジスタおよび第２電界効果型
トラジスタを含むスイッチング素子（以下「第２のスイ
ッチング素子」という）によれば、基板浮遊効果が発生
するのを抑えることができる。すなわち、しきい値電圧
が変化したり、キンクやヒストリ効果が発生するのを抑
えることができる。
【００１０】前記第１の第１導電型コレクタ領域と前記
第２の第１導電型エミッタ領域とは、電気的に接続さ
れ、前記第１のゲート電極層と前記第２のゲート電極層
とは、電気的に接続されていることから、第１のスイッ
チング素子と第２のスイッチング素子とでＢＩＣＭＯＳ
インバータ回路を構成している。このＢＩＣＭＯＳイン
バータ回路は、基板浮遊効果が抑えられた第１および第
２のスイッチング素子により構成されているため、その
特性を向上させることができる。
第２の第１導電型エミッタ領域とは、電気的に接続さ
れ、前記第１のゲート電極層と前記第２のゲート電極層
とは、電気的に接続されていることから、第１のスイッ
チング素子と第２のスイッチング素子とでＢＩＣＭＯＳ
インバータ回路を構成している。このＢＩＣＭＯＳイン
バータ回路は、基板浮遊効果が抑えられた第１および第
２のスイッチング素子により構成されているため、その
特性を向上させることができる。
【００１１】本発明の半導体装置は、少なくとも次のい
ずれかの態様をとることができる。
ずれかの態様をとることができる。
【００１２】（１）さらに、前記第１のゲート電極層の
側部に連続し、前記素子分離領域に達する第１の電極層
を有し、前記第１のゲート電極層は、前記素子形成領域
を跨ぐようにして形成され、前記第１電界効果型トラン
ジスタ形成領域における第１のゲート電極層と、前記第
１の電極層と、前記素子分離領域とで囲まれた第１の領
域において、前記第１導電型ソース領域が形成され、前
記第１のゲート電極層と、前記素子分離領域とで囲まれ
た第２の領域において、前記第１導電型ドレイン領域お
よび前記第１導電型コレクタ領域が形成され、前記第１
バイポーラトランジスタ形成領域における第１のゲート
電極層と、前記第１の電極層と、前記素子分離領域とで
囲まれた第３の領域において、前記第１導電型エミッタ
領域が形成され、前記第１の第２導電型ボディ領域は、
少なくとも、前記第１電界効果型トランジスタ形成領域
における第１のゲート電極層の下方、および前記第１の
電極層の一部の下方において形成されている態様。
側部に連続し、前記素子分離領域に達する第１の電極層
を有し、前記第１のゲート電極層は、前記素子形成領域
を跨ぐようにして形成され、前記第１電界効果型トラン
ジスタ形成領域における第１のゲート電極層と、前記第
１の電極層と、前記素子分離領域とで囲まれた第１の領
域において、前記第１導電型ソース領域が形成され、前
記第１のゲート電極層と、前記素子分離領域とで囲まれ
た第２の領域において、前記第１導電型ドレイン領域お
よび前記第１導電型コレクタ領域が形成され、前記第１
バイポーラトランジスタ形成領域における第１のゲート
電極層と、前記第１の電極層と、前記素子分離領域とで
囲まれた第３の領域において、前記第１導電型エミッタ
領域が形成され、前記第１の第２導電型ボディ領域は、
少なくとも、前記第１電界効果型トランジスタ形成領域
における第１のゲート電極層の下方、および前記第１の
電極層の一部の下方において形成されている態様。
【００１３】（２）さらに、一方の端部が前記第２のゲ
ート電極層の側部に連続し、他方の端部が前記素子分離
領域に達する第２の電極層を有し、前記第２のゲート電
極層は、前記第２の素子形成領域を跨ぐようにして形成
され、前記第２電界効果型トランジスタ形成領域におけ
る第２のゲート電極層と、前記第２の電極層と、前記素
子分離領域とで囲まれた第４の領域において、前記第２
導電型ドレイン領域が形成され、前記第２のゲート電極
層と、前記素子分離領域とで囲まれた第５の領域におい
て、前記第２導電型ソース領域および前記第１導電型コ
レクタ領域が形成され、前記第２バイポーラトランジス
タ形成領域における第２のゲート電極層と、前記第２の
電極層と、前記素子分離領域とで囲まれた第６の領域に
おいて、前記第１導電型エミッタ領域が形成され、前記
第１の第１導電型ボディ領域は、前記第２のゲート電極
層の下方において形成されている態様。
ート電極層の側部に連続し、他方の端部が前記素子分離
領域に達する第２の電極層を有し、前記第２のゲート電
極層は、前記第２の素子形成領域を跨ぐようにして形成
され、前記第２電界効果型トランジスタ形成領域におけ
る第２のゲート電極層と、前記第２の電極層と、前記素
子分離領域とで囲まれた第４の領域において、前記第２
導電型ドレイン領域が形成され、前記第２のゲート電極
層と、前記素子分離領域とで囲まれた第５の領域におい
て、前記第２導電型ソース領域および前記第１導電型コ
レクタ領域が形成され、前記第２バイポーラトランジス
タ形成領域における第２のゲート電極層と、前記第２の
電極層と、前記素子分離領域とで囲まれた第６の領域に
おいて、前記第１導電型エミッタ領域が形成され、前記
第１の第１導電型ボディ領域は、前記第２のゲート電極
層の下方において形成されている態様。
【００１４】または、本発明の半導体装置は、少なくと
も次のいずれかの態様をとることができる。
も次のいずれかの態様をとることができる。
【００１５】（１）さらに、第１の層と第２の層とを有
し、前記第１の層は、一方の端部が前記第１のゲート電
極層または前記第２の層に連続し、他方の端部が前記素
子分離領域に達し、前記第２の層は、一方の端部が前記
第１のゲート電極層または前記第１の層に連続し、他方
の端部が前記素子分離領域に達し、前記第１のゲート電
極層と前記第１の層と前記素子分離領域とで囲まれる第
１の領域において、前記第１導電型ソース領域が形成さ
れ、前記第１のゲート電極層と前記第２の層と前記素子
分離領域とで囲まれる第２の領域において、前記第１導
電型ドレイン領域および前記第１の第１導電型コレクタ
領域が形成され、前記第１の層と前記第２の層と前記素
子分離領域とで囲まれる第３の領域において、前記第１
の第１導電型エミッタ領域が形成され、前記第１の層の
一部の下、および、前記第２の層の一部の下の半導体層
において、前記第１の第２導電型ベース領域が形成さ
れ、前記第１の第２導電型ボディ領域は、少なくとも、
前記第１のゲート電極層の下および前記第１の層の一部
の下の半導体層において形成されている態様。
し、前記第１の層は、一方の端部が前記第１のゲート電
極層または前記第２の層に連続し、他方の端部が前記素
子分離領域に達し、前記第２の層は、一方の端部が前記
第１のゲート電極層または前記第１の層に連続し、他方
の端部が前記素子分離領域に達し、前記第１のゲート電
極層と前記第１の層と前記素子分離領域とで囲まれる第
１の領域において、前記第１導電型ソース領域が形成さ
れ、前記第１のゲート電極層と前記第２の層と前記素子
分離領域とで囲まれる第２の領域において、前記第１導
電型ドレイン領域および前記第１の第１導電型コレクタ
領域が形成され、前記第１の層と前記第２の層と前記素
子分離領域とで囲まれる第３の領域において、前記第１
の第１導電型エミッタ領域が形成され、前記第１の層の
一部の下、および、前記第２の層の一部の下の半導体層
において、前記第１の第２導電型ベース領域が形成さ
れ、前記第１の第２導電型ボディ領域は、少なくとも、
前記第１のゲート電極層の下および前記第１の層の一部
の下の半導体層において形成されている態様。
【００１６】（２）さらに、第３の層と第４の層とを有
し、前記第３の層は、一方の端部が前記第２のゲート電
極層または前記第４の層に連続し、他方の端部が前記素
子分離領域に達し、前記第４の層は、一方の端部が前記
第２のゲート電極層または前記第３の層に連続し、他方
の端部が前記素子分離領域に達し、前記第２のゲート電
極層と前記第３の層と前記素子分離領域とで囲まれる第
４の領域において、前記第２導電型ドレイン領域が形成
され、前記第２のゲート電極層と前記第４の層と前記素
子分離領域とで囲まれる第５の領域において、前記第２
導電型ソース領域および前記第２の第１導電型コレクタ
領域が形成され、前記第３の層と前記第４の層と前記素
子分離領域とで囲まれる第６の領域において、前記第２
の第１導電型エミッタ領域が形成され、前記第３の層の
一部の下、および、前記第４の層の一部の下の半導体層
において、前記第２の第２導電型ベース領域が形成さ
れ、前記第１の第１導電型ボディ領域は、少なくとも、
前記第２のゲート電極層の下および前記第４の層の一部
の下の半導体層において形成され、前記第３の層の一部
の下の半導体層において、前記第２の第２導電型ベース
領域と前記第２導電型ドレイン領域とを電気的に接続す
るための第２の第２導電型ボディ領域が設けられている
態様。
し、前記第３の層は、一方の端部が前記第２のゲート電
極層または前記第４の層に連続し、他方の端部が前記素
子分離領域に達し、前記第４の層は、一方の端部が前記
第２のゲート電極層または前記第３の層に連続し、他方
の端部が前記素子分離領域に達し、前記第２のゲート電
極層と前記第３の層と前記素子分離領域とで囲まれる第
４の領域において、前記第２導電型ドレイン領域が形成
され、前記第２のゲート電極層と前記第４の層と前記素
子分離領域とで囲まれる第５の領域において、前記第２
導電型ソース領域および前記第２の第１導電型コレクタ
領域が形成され、前記第３の層と前記第４の層と前記素
子分離領域とで囲まれる第６の領域において、前記第２
の第１導電型エミッタ領域が形成され、前記第３の層の
一部の下、および、前記第４の層の一部の下の半導体層
において、前記第２の第２導電型ベース領域が形成さ
れ、前記第１の第１導電型ボディ領域は、少なくとも、
前記第２のゲート電極層の下および前記第４の層の一部
の下の半導体層において形成され、前記第３の層の一部
の下の半導体層において、前記第２の第２導電型ベース
領域と前記第２導電型ドレイン領域とを電気的に接続す
るための第２の第２導電型ボディ領域が設けられている
態様。
【００１７】また、本発明の半導体装置は、少なくとも
次のいずれかの態様をとることができる。
次のいずれかの態様をとることができる。
【００１８】（１）さらに、前記第１の素子形成領域に
おいて、第２の第１導電型ボディ領域を有し、前記第１
の第２導電型ベース領域と前記第１の第１導電型コレク
タ領域との間の半導体層において形成されている態様。
おいて、第２の第１導電型ボディ領域を有し、前記第１
の第２導電型ベース領域と前記第１の第１導電型コレク
タ領域との間の半導体層において形成されている態様。
【００１９】（２）さらに、前記第１の素子形成領域に
おいて、第２導電型の不純物拡散層が形成され、前記第
２導電型の不純物拡散層は、前記第１の領域における半
導体層であって、前記第１導電型ソース領域と前記第１
の第２導電型ボディ領域との間の半導体層において形成
され、前記第１導電型ソース領域と、前記第１の第２導
電型ボディ領域とは、前記第２導電型の不純物拡散層を
介して、電気的に接続されている態様。
おいて、第２導電型の不純物拡散層が形成され、前記第
２導電型の不純物拡散層は、前記第１の領域における半
導体層であって、前記第１導電型ソース領域と前記第１
の第２導電型ボディ領域との間の半導体層において形成
され、前記第１導電型ソース領域と、前記第１の第２導
電型ボディ領域とは、前記第２導電型の不純物拡散層を
介して、電気的に接続されている態様。
【００２０】（３）前記第２導電型の不純物拡散層と前
記第１導電型ソース領域とを電気的に接続するためのコ
ンタクト層が形成され、前記コンタクト層は、前記第２
導電型の不純物拡散層と前記第１導電型ソース領域とを
跨ぐようにして形成された態様。
記第１導電型ソース領域とを電気的に接続するためのコ
ンタクト層が形成され、前記コンタクト層は、前記第２
導電型の不純物拡散層と前記第１導電型ソース領域とを
跨ぐようにして形成された態様。
【００２１】（４）前記第１の第１導電型コレクタ領域
と、前記第１の第１導電型エミッタ領域との間の半導体
層であって、前記素子分離領域の近傍の半導体層に、第
３の第２導電型ボディ領域が形成されている態様。
と、前記第１の第１導電型エミッタ領域との間の半導体
層であって、前記素子分離領域の近傍の半導体層に、第
３の第２導電型ボディ領域が形成されている態様。
【００２２】（５）前記第２の素子形成領域において、
前記第２導電型ソース領域と、前記第２の第１導電型コ
レクタ領域とを電気的に接続するためのコンタクト層が
形成され、前記コンタクト層は、前記第２導電型ソース
領域と、前記第２の第１導電型コレクタ領域とを跨ぐよ
うにして形成されている態様。
前記第２導電型ソース領域と、前記第２の第１導電型コ
レクタ領域とを電気的に接続するためのコンタクト層が
形成され、前記コンタクト層は、前記第２導電型ソース
領域と、前記第２の第１導電型コレクタ領域とを跨ぐよ
うにして形成されている態様。
【００２３】（６）前記第２の第１導電型コレクタ領域
と、前記第２の第１導電型エミッタ領域との間の半導体
層であって、前記素子分離領域の近傍の半導体層に、第
４の第２導電型ボディ領域が形成されている態様。
と、前記第２の第１導電型エミッタ領域との間の半導体
層であって、前記素子分離領域の近傍の半導体層に、第
４の第２導電型ボディ領域が形成されている態様。
【００２４】（７）前記第１導電型は、ｎ型であり、前
記第２導電型は、ｐ型である態様。または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
記第２導電型は、ｐ型である態様。または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
【００２５】（８）前記半導体層は、シリコン層である
態様。
態様。
【００２６】（ｂ）本発明の第２の半導体装置は、絶縁
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された、第１の素子形成領域と、第２の素
子形成領域とを含み、前記第１の素子形成領域には、第
１バイポーラトランジスタと第１電界効果型トラジスタ
とをともに含み、前記半導体層の上に、第１のゲート電
極層が形成され、前記第１のゲート電極層は、前記第１
の素子形成領域を跨ぐようにして形成され、前記半導体
層の上に、第１の電極層が形成され、前記第１の電極層
は、一方の端部が前記第１のゲート電極層の側部に連続
し、他方の端部が前記素子分離領域に達し、前記第１電
界効果型トランジスタの形成領域における第１のゲート
電極層と、前記第１の電極層と、前記素子分離領域とで
囲まれる第１の領域の少なくとも一部において、第１の
第１導電型不純物拡散層が形成され、前記第１のゲート
電極層と、前記素子分離領域と、で囲まれる第２の領域
において、第２の第１導電型不純物拡散層が形成され、
前記第１バイポーラトランジスタの形成領域における第
１のゲート電極層と、前記第１の電極層と、前記素子分
離領域とで画定される第３の領域において、第３の第１
導電型不純物拡散層が形成され、前記第１電界効果型ト
ランジスタの形成領域における第１のゲート電極層およ
び前記第１の電極層の下方において、第１の第２導電型
ボディ領域が形成され、前記第１バイポーラトランジス
タの形成領域における第１のゲート電極層および前記第
１の電極層の下方であって、前記第３の第１導電型不純
物拡散層の周囲に沿って、第１の第２導電型不純物拡散
層が設けられ、前記第１の第２導電型ボディ領域と、前
記第１の第１導電型不純物拡散層とは、電気的に接続さ
れ、前記第１の第２導電型ボディ領域と、前記第１の第
２導電型不純物拡散層とは、電気的に接続され、前記第
２の素子形成領域には、第２バイポーラトランジスタと
第２電界効果型トラジスタとをともに含み、前記半導体
層の上に、第２のゲート電極層が形成され、前記第２の
ゲート電極層は、前記第２の素子形成領域を跨ぐように
して形成され、前記半導体層の上に、第２の電極層が形
成され、前記第２の電極層は、一方の端部が前記第２の
ゲート電極層の側部に連続し、他方の端部が前記素子分
離領域に達し、前記第２電界効果型トランジスタの形成
領域における第２のゲート電極層と、前記第１の電極層
と、前記素子分離領域とで囲まれる第４の領域におい
て、第２の第２導電型不純物拡散層が形成され、前記第
２のゲート電極層と、前記素子分離領域とで囲まれる第
５の領域のうち、前記第２電界効果型トランジスタの形
成領域において、第３の第２導電型不純物拡散層が形成
され、前記第２バイポーラトランジスタの形成領域にお
ける第５の領域において、第４の第１導電型不純物拡散
層が形成され、前記第２バイポーラトランジスタの形成
領域における第２のゲート電極層と、前記第２の電極層
と、前記素子分離領域とで囲まれる第６の領域におい
て、第５の第１導電型不純物拡散層が形成され、前記第
２のゲート電極層の下方において、第１導電型ボディ領
域が形成され、前記第２バイポーラトランジスタの形成
領域における第２のゲート電極層および前記第２の電極
層の下方であって、前記第５の第１導電型不純物拡散層
の周囲に沿って、第４の第２導電型不純物拡散層が設け
られ、前記第１導電型ボディ領域と、前記第４の第１導
電型不純物拡散層とは、電気的に接続され、前記第３の
第２導電型不純物拡散層と、前記第４の第１導電型不純
物拡散層とは、電気的に接続され、前記第２の第２導電
型不純物拡散層と、前記第４の第２導電型不純物拡散層
とは、電気的に接続され、前記第２の第１導電型不純物
拡散層と、前記第５の第１導電型不純物拡散層とは、電
気的に接続され、前記第１のゲート電極層と、前記第２
のゲート電極層とは、電気的に接続されている。
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された、第１の素子形成領域と、第２の素
子形成領域とを含み、前記第１の素子形成領域には、第
１バイポーラトランジスタと第１電界効果型トラジスタ
とをともに含み、前記半導体層の上に、第１のゲート電
極層が形成され、前記第１のゲート電極層は、前記第１
の素子形成領域を跨ぐようにして形成され、前記半導体
層の上に、第１の電極層が形成され、前記第１の電極層
は、一方の端部が前記第１のゲート電極層の側部に連続
し、他方の端部が前記素子分離領域に達し、前記第１電
界効果型トランジスタの形成領域における第１のゲート
電極層と、前記第１の電極層と、前記素子分離領域とで
囲まれる第１の領域の少なくとも一部において、第１の
第１導電型不純物拡散層が形成され、前記第１のゲート
電極層と、前記素子分離領域と、で囲まれる第２の領域
において、第２の第１導電型不純物拡散層が形成され、
前記第１バイポーラトランジスタの形成領域における第
１のゲート電極層と、前記第１の電極層と、前記素子分
離領域とで画定される第３の領域において、第３の第１
導電型不純物拡散層が形成され、前記第１電界効果型ト
ランジスタの形成領域における第１のゲート電極層およ
び前記第１の電極層の下方において、第１の第２導電型
ボディ領域が形成され、前記第１バイポーラトランジス
タの形成領域における第１のゲート電極層および前記第
１の電極層の下方であって、前記第３の第１導電型不純
物拡散層の周囲に沿って、第１の第２導電型不純物拡散
層が設けられ、前記第１の第２導電型ボディ領域と、前
記第１の第１導電型不純物拡散層とは、電気的に接続さ
れ、前記第１の第２導電型ボディ領域と、前記第１の第
２導電型不純物拡散層とは、電気的に接続され、前記第
２の素子形成領域には、第２バイポーラトランジスタと
第２電界効果型トラジスタとをともに含み、前記半導体
層の上に、第２のゲート電極層が形成され、前記第２の
ゲート電極層は、前記第２の素子形成領域を跨ぐように
して形成され、前記半導体層の上に、第２の電極層が形
成され、前記第２の電極層は、一方の端部が前記第２の
ゲート電極層の側部に連続し、他方の端部が前記素子分
離領域に達し、前記第２電界効果型トランジスタの形成
領域における第２のゲート電極層と、前記第１の電極層
と、前記素子分離領域とで囲まれる第４の領域におい
て、第２の第２導電型不純物拡散層が形成され、前記第
２のゲート電極層と、前記素子分離領域とで囲まれる第
５の領域のうち、前記第２電界効果型トランジスタの形
成領域において、第３の第２導電型不純物拡散層が形成
され、前記第２バイポーラトランジスタの形成領域にお
ける第５の領域において、第４の第１導電型不純物拡散
層が形成され、前記第２バイポーラトランジスタの形成
領域における第２のゲート電極層と、前記第２の電極層
と、前記素子分離領域とで囲まれる第６の領域におい
て、第５の第１導電型不純物拡散層が形成され、前記第
２のゲート電極層の下方において、第１導電型ボディ領
域が形成され、前記第２バイポーラトランジスタの形成
領域における第２のゲート電極層および前記第２の電極
層の下方であって、前記第５の第１導電型不純物拡散層
の周囲に沿って、第４の第２導電型不純物拡散層が設け
られ、前記第１導電型ボディ領域と、前記第４の第１導
電型不純物拡散層とは、電気的に接続され、前記第３の
第２導電型不純物拡散層と、前記第４の第１導電型不純
物拡散層とは、電気的に接続され、前記第２の第２導電
型不純物拡散層と、前記第４の第２導電型不純物拡散層
とは、電気的に接続され、前記第２の第１導電型不純物
拡散層と、前記第５の第１導電型不純物拡散層とは、電
気的に接続され、前記第１のゲート電極層と、前記第２
のゲート電極層とは、電気的に接続されている。
【００２７】（半導体装置の製造方法）
（ａ）本発明の第１の半導体装置の製造方法は、絶縁層
と、前記絶縁層の上に形成された半導体層とを含む半導
体装置の製造方法であって、前記半導体層において素子
分離領域を形成し、第１の素子形成領域および第２の素
子形成領域を画定する工程（Ａ）、前記第１の素子形成
領域において、第１電界効果型トランジスタと第１バイ
ポーラトランジスタとを形成する工程（Ｂ）であって、
前記工程（Ｂ）は、（Ｂ−１）少なくとも、第１のゲー
ト電極層の形成予定領域における半導体層において、第
１の第２導電型ボディ領域を形成する工程、（Ｂ−２）
前記第１の素子形成領域における半導体層の上に、第１
のゲート電極層および第１の電極層を形成する工程であ
って、前記第１の電極層は、前記第１のゲート電極層に
連続し、かつ、前記素子分離領域に達し、（Ｂ−３）前
記バイポーラトランジスタの形成領域における第１のゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれる第３の領域の半導体層において、第１の第
２導電型不純物拡散層を形成する工程、（Ｂ−４）熱処
理をすることにより、前記第１の第２導電型不純物拡散
層を熱拡散して、前記第１のゲート電極層の一部の下、
および前記第１の電極層の下の半導体層において、前記
第１バイポーラトランジスタの第１の第２導電型ベース
領域を形成し、該第１の第２導電型ベース領域と前記第
１の第２導電型ボディ領域とを電気的に接続する工程、
（Ｂ−５）前記第１電界効果型トランジスタの形成領域
における第１のゲート電極層と、前記第１の電極層と、
前記素子分離領域とで囲まれた第１の領域の少なくとも
一部に、前記第１電界効果型トランジスタの、第１導電
型ソース領域を形成する工程、（Ｂ−６）前記第１のゲ
ート電極層と前記素子分離領域とで囲まれた第２の領域
の一部に、前記第１電界効果型トランジスタの、第１導
電型ドレイン領域を形成する工程、（Ｂ−７）前記第２
の領域の一部に、前記第１バイポーラトランジスタの、
第１の第１導電型コレクタ領域を形成する工程、および
（Ｂ−８）前記第３の領域において、前記第１バイポー
ラトランジスタの、第１の第１導電型エミッタ領域を形
成する工程、および（Ｂ−９）前記第１の第２導電型ボ
ディ領域と前記第１導電型ソース領域を電気的に接続す
る工程を含み、前記第２の素子形成領域において、第２
電界効果型トランジスタと第２バイポーラトランジスタ
とを形成する工程（Ｃ）であって、前記工程（Ｃ）は、
（Ｃ−１）少なくとも、第２のゲート電極層の形成予定
領域における半導体層において、第１の第１導電型ボデ
ィ領域を形成する工程、（Ｃ−２）少なくとも、第２の
電極層の形成予定領域における半導体層の一部におい
て、第２の第２導電型ボディ領域を形成する工程、（Ｃ
−３）前記第２の素子形成領域における半導体層の上
に、第２のゲート電極層および第２の電極層を形成する
工程であって、前記第２の電極層は、一方の端部が前記
ゲート電極層の側部に連続し、かつ、他方の端部が前記
素子分離領域に達し、（Ｃ−４）前記第２バイポーラト
ランジスタの形成領域における第２のゲート電極層と、
前記第２の電極層と、前記素子分離領域とで囲まれる第
６の領域の半導体層において、第２の第２導電型不純物
拡散層を形成する工程、（Ｃ−５）熱処理をすることに
より、前記第２の第２導電型不純物拡散層を熱拡散し
て、前記第２のゲート電極層の一部の下、および前記第
２の電極層の下の半導体層において、前記第２バイポー
ラトランジスタの、第２の第２導電型ベース領域を形成
し、該第２の第２導電型ベース領域と前記第２の第２導
電型ボディ領域とを電気的に接続する工程、（Ｃ−６）
前記第２電界効果型トランジスタの形成領域における第
２のゲート電極層と前記第２の電極層と前記素子分離領
域とで囲まれた第４の領域に、前記第２電界効果型トラ
ンジスタの、第２導電型ドレイン領域を形成する工程で
あって、前記第２導電型ドレイン領域は、前記第２の第
２導電型ボディ領域を介して、前記第２の第２導電型ベ
ース領域と電気的に接続し、（Ｃ−７）前記第２のゲー
ト電極層と前記素子分離領域とで囲まれた第５の領域の
一部に、前記第２電界効果型トランジスタの、第２導電
型ソース領域を形成する工程、（Ｃ−８）前記第５の領
域の一部に、前記第２バイポーラトランジスタの、第２
の第１導電型コレクタ領域を形成する工程であって、前
記第２の第１導電型コレクタ領域は、前記第１の第１導
電型ボディ領域と電気的に接続し、（Ｃ−９）前記第６
の領域において、前記第２バイポーラトランジスタの、
第２の第１導電型エミッタ領域を形成する工程、および
（Ｃ−１０）前記第２導電型ソース領域と前記第２の第
１導電型コレクタ領域とを電気的に接続する工程を含
み、前記第１の第１導電型コレクタ領域と、前記第２の
第１導電型エミッタ領域とを電気的に接続する工程
（Ｄ）、および前記第１のゲート電極層と、前記第２の
ゲート電極層とを、電気的に接続する工程（Ｅ）を含
む。
と、前記絶縁層の上に形成された半導体層とを含む半導
体装置の製造方法であって、前記半導体層において素子
分離領域を形成し、第１の素子形成領域および第２の素
子形成領域を画定する工程（Ａ）、前記第１の素子形成
領域において、第１電界効果型トランジスタと第１バイ
ポーラトランジスタとを形成する工程（Ｂ）であって、
前記工程（Ｂ）は、（Ｂ−１）少なくとも、第１のゲー
ト電極層の形成予定領域における半導体層において、第
１の第２導電型ボディ領域を形成する工程、（Ｂ−２）
前記第１の素子形成領域における半導体層の上に、第１
のゲート電極層および第１の電極層を形成する工程であ
って、前記第１の電極層は、前記第１のゲート電極層に
連続し、かつ、前記素子分離領域に達し、（Ｂ−３）前
記バイポーラトランジスタの形成領域における第１のゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれる第３の領域の半導体層において、第１の第
２導電型不純物拡散層を形成する工程、（Ｂ−４）熱処
理をすることにより、前記第１の第２導電型不純物拡散
層を熱拡散して、前記第１のゲート電極層の一部の下、
および前記第１の電極層の下の半導体層において、前記
第１バイポーラトランジスタの第１の第２導電型ベース
領域を形成し、該第１の第２導電型ベース領域と前記第
１の第２導電型ボディ領域とを電気的に接続する工程、
（Ｂ−５）前記第１電界効果型トランジスタの形成領域
における第１のゲート電極層と、前記第１の電極層と、
前記素子分離領域とで囲まれた第１の領域の少なくとも
一部に、前記第１電界効果型トランジスタの、第１導電
型ソース領域を形成する工程、（Ｂ−６）前記第１のゲ
ート電極層と前記素子分離領域とで囲まれた第２の領域
の一部に、前記第１電界効果型トランジスタの、第１導
電型ドレイン領域を形成する工程、（Ｂ−７）前記第２
の領域の一部に、前記第１バイポーラトランジスタの、
第１の第１導電型コレクタ領域を形成する工程、および
（Ｂ−８）前記第３の領域において、前記第１バイポー
ラトランジスタの、第１の第１導電型エミッタ領域を形
成する工程、および（Ｂ−９）前記第１の第２導電型ボ
ディ領域と前記第１導電型ソース領域を電気的に接続す
る工程を含み、前記第２の素子形成領域において、第２
電界効果型トランジスタと第２バイポーラトランジスタ
とを形成する工程（Ｃ）であって、前記工程（Ｃ）は、
（Ｃ−１）少なくとも、第２のゲート電極層の形成予定
領域における半導体層において、第１の第１導電型ボデ
ィ領域を形成する工程、（Ｃ−２）少なくとも、第２の
電極層の形成予定領域における半導体層の一部におい
て、第２の第２導電型ボディ領域を形成する工程、（Ｃ
−３）前記第２の素子形成領域における半導体層の上
に、第２のゲート電極層および第２の電極層を形成する
工程であって、前記第２の電極層は、一方の端部が前記
ゲート電極層の側部に連続し、かつ、他方の端部が前記
素子分離領域に達し、（Ｃ−４）前記第２バイポーラト
ランジスタの形成領域における第２のゲート電極層と、
前記第２の電極層と、前記素子分離領域とで囲まれる第
６の領域の半導体層において、第２の第２導電型不純物
拡散層を形成する工程、（Ｃ−５）熱処理をすることに
より、前記第２の第２導電型不純物拡散層を熱拡散し
て、前記第２のゲート電極層の一部の下、および前記第
２の電極層の下の半導体層において、前記第２バイポー
ラトランジスタの、第２の第２導電型ベース領域を形成
し、該第２の第２導電型ベース領域と前記第２の第２導
電型ボディ領域とを電気的に接続する工程、（Ｃ−６）
前記第２電界効果型トランジスタの形成領域における第
２のゲート電極層と前記第２の電極層と前記素子分離領
域とで囲まれた第４の領域に、前記第２電界効果型トラ
ンジスタの、第２導電型ドレイン領域を形成する工程で
あって、前記第２導電型ドレイン領域は、前記第２の第
２導電型ボディ領域を介して、前記第２の第２導電型ベ
ース領域と電気的に接続し、（Ｃ−７）前記第２のゲー
ト電極層と前記素子分離領域とで囲まれた第５の領域の
一部に、前記第２電界効果型トランジスタの、第２導電
型ソース領域を形成する工程、（Ｃ−８）前記第５の領
域の一部に、前記第２バイポーラトランジスタの、第２
の第１導電型コレクタ領域を形成する工程であって、前
記第２の第１導電型コレクタ領域は、前記第１の第１導
電型ボディ領域と電気的に接続し、（Ｃ−９）前記第６
の領域において、前記第２バイポーラトランジスタの、
第２の第１導電型エミッタ領域を形成する工程、および
（Ｃ−１０）前記第２導電型ソース領域と前記第２の第
１導電型コレクタ領域とを電気的に接続する工程を含
み、前記第１の第１導電型コレクタ領域と、前記第２の
第１導電型エミッタ領域とを電気的に接続する工程
（Ｄ）、および前記第１のゲート電極層と、前記第２の
ゲート電極層とを、電気的に接続する工程（Ｅ）を含
む。
【００２８】（ｂ）本発明の第２の半導体装置の製造方
法は、絶縁層と、前記絶縁層の上に形成された半導体層
とを含む半導体装置の製造方法であって、前記半導体層
において素子分離領域を形成し、第１の素子形成領域お
よび第２の素子形成領域を画定する工程（Ｆ）、前記第
１の素子形成領域において、第１電界効果型トランジス
タと第１バイポーラトランジスタとを形成する工程
（Ｇ）であって、前記工程（Ｇ）は、（Ｇ−１）少なく
とも、第１のゲート電極層の形成予定領域および第１の
層の形成予定領域における半導体層において、第１の第
２導電型ボディ領域を形成する工程、（Ｇ−２）前記第
１の素子形成領域における半導体層の上に、第１のゲー
ト電極層を形成する工程、（Ｇ−３）前記第１の素子形
成領域における半導体層の上に、第１の層を形成する工
程であって、前記第１の層は、一方の端部が前記第１の
ゲート電極層または第２の層に連続し、他方の端部が素
子分離領域に達し、（Ｇ−４）前記第１の素子形成領域
における半導体層の上に、第２の層を形成する工程であ
って、前記第２の層は、一方の端部が前記第１のゲート
電極層または第１の層に連続し、他方の端部が素子分離
領域に達し、（Ｇ−５）前記第１の層と、前記第２の層
と、前記素子分離領域とで囲まれる第３の領域の半導体
層において、第１の第２導電型不純物拡散層を形成する
工程、（Ｇ−６）熱処理をすることにより、前記第１の
第２導電型不純物拡散層を熱拡散して、前記第１の層の
一部の下、および前記第２の層の一部の下の半導体層に
おいて、前記第１バイポーラトランジスタの第１の第２
導電型ベース領域を形成し、該第１の第２導電型ベース
領域と前記第１の第２導電型ボディ領域とを電気的に接
続する工程、（Ｇ−７）前記ゲート電極層と前記第１の
層と前記素子分離領域とで囲まれた第１の領域の少なく
とも一部に、前記第１電界効果型トランジスタの、第１
導電型ソース領域を形成する工程、（Ｇ−８）前記ゲー
ト電極層と前記第２の層と前記素子分離領域とで囲まれ
た第２の領域の一部に、前記第１電界効果型トランジス
タの、第１導電型ドレイン領域を形成する工程、（Ｇ−
９）前記第１のゲート電極層と前記第２の層と前記素子
分離領域とで囲まれた第２の領域の一部に、前記第１バ
イポーラトランジスタの、第１の第１導電型コレクタ領
域を形成する工程、および（Ｇ−１０）前記第１の層と
前記第２の層と前記素子分離領域とで囲まれた第３の領
域において、前記第１バイポーラトランジスタの、第１
の第１導電型エミッタ領域を形成する工程、および（Ｇ
−１１）前記第１の第２導電型ボディ領域と前記第１導
電型ソース領域を電気的に接続する工程を含み、前記第
２の素子形成領域において、第２電界効果型トランジス
タと第２バイポーラトランジスタとを形成する工程
（Ｈ）であって、前記工程（Ｈ）は、（Ｈ−１）少なく
とも、第２のゲート電極層の形成予定領域および第４の
層の形成予定領域における半導体層において、第１の第
１導電型ボディ領域を形成する工程、（Ｈ−２）少なく
とも、第３の層の形成予定領域における半導体層の一部
において、第２の第２導電型ボディ領域を形成する工
程、（Ｈ−３）前記第２の素子形成領域における半導体
層の上に、第２のゲート電極層を形成する工程、（Ｈ−
４）前記第２の素子形成領域における半導体層の上に、
第３の層を形成する工程であって、前記第３の層は、一
方の端部が前記第２のゲート電極層または第４の層に連
続し、他方の端部が素子分離領域に達し、（Ｈ−５）前
記第２の素子形成領域における半導体層の上に、第４の
層を形成する工程であって、前記第４の層は、一方の端
部が前記第２のゲート電極層または第３の層に連続し、
他方の端部が素子分離領域に達し、（Ｈ−６）前記第３
の層と、前記第４の層と、前記素子分離領域とで囲まれ
る第６の領域の半導体層において、第２の第２導電型不
純物拡散層を形成する工程、（Ｈ−７）熱処理をするこ
とにより、前記第２の第２導電型不純物拡散層を熱拡散
して、前記第３の層の一部の下、および前記第４の層の
一部の下の半導体層において、前記第２バイポーラトラ
ンジスタの、第２の第２導電型ベース領域を形成し、該
第２の第２導電型ベース領域と前記第２の第２導電型ボ
ディ領域とを電気的に接続する工程、（Ｈ−８）前記第
２のゲート電極層と前記第３の層と前記素子分離領域と
で囲まれた第４の領域に、前記第２電界効果型トランジ
スタの、第２導電型ドレイン領域を形成する工程であっ
て、前記第２導電型ドレイン領域は、前記第２の第２導
電型ボディ領域を介して、前記第２の第２導電型ベース
領域と電気的に接続し、（Ｈ−９）前記第２のゲート電
極層と前記第４の層と前記素子分離領域とで囲まれた第
５の領域の一部において、前記第２電界効果型トランジ
スタの、第２導電型ソース領域を形成する工程、（Ｈ−
１０）前記第２のゲート電極層と前記第４の層と前記素
子分離領域とで囲まれた第５の領域の一部において、前
記第２バイポーラトランジスタの、第２の第１導電型コ
レクタ領域を形成する工程であって、前記第２の第１導
電型コレクタ領域は、前記第１の第１導電型ボディ領域
と電気的に接続し、（Ｈ−１１）前記第３の層と前記第
４の層と前記素子分離領域とで囲まれた第６の領域にお
いて、前記第２バイポーラトランジスタの、第２の第１
導電型エミッタ領域を形成する工程、および（Ｈ−１
２）前記第２導電型ソース領域と前記第２の第１導電型
コレクタ領域とを電気的に接続する工程を含み、前記第
１の第１導電型コレクタ領域と、前記第２の第１導電型
エミッタ領域とを電気的に接続する工程（Ｉ）、および
前記第１のゲート電極層と、前記第２のゲート電極層と
を、電気的に接続する工程（Ｊ）を含む。
法は、絶縁層と、前記絶縁層の上に形成された半導体層
とを含む半導体装置の製造方法であって、前記半導体層
において素子分離領域を形成し、第１の素子形成領域お
よび第２の素子形成領域を画定する工程（Ｆ）、前記第
１の素子形成領域において、第１電界効果型トランジス
タと第１バイポーラトランジスタとを形成する工程
（Ｇ）であって、前記工程（Ｇ）は、（Ｇ−１）少なく
とも、第１のゲート電極層の形成予定領域および第１の
層の形成予定領域における半導体層において、第１の第
２導電型ボディ領域を形成する工程、（Ｇ−２）前記第
１の素子形成領域における半導体層の上に、第１のゲー
ト電極層を形成する工程、（Ｇ−３）前記第１の素子形
成領域における半導体層の上に、第１の層を形成する工
程であって、前記第１の層は、一方の端部が前記第１の
ゲート電極層または第２の層に連続し、他方の端部が素
子分離領域に達し、（Ｇ−４）前記第１の素子形成領域
における半導体層の上に、第２の層を形成する工程であ
って、前記第２の層は、一方の端部が前記第１のゲート
電極層または第１の層に連続し、他方の端部が素子分離
領域に達し、（Ｇ−５）前記第１の層と、前記第２の層
と、前記素子分離領域とで囲まれる第３の領域の半導体
層において、第１の第２導電型不純物拡散層を形成する
工程、（Ｇ−６）熱処理をすることにより、前記第１の
第２導電型不純物拡散層を熱拡散して、前記第１の層の
一部の下、および前記第２の層の一部の下の半導体層に
おいて、前記第１バイポーラトランジスタの第１の第２
導電型ベース領域を形成し、該第１の第２導電型ベース
領域と前記第１の第２導電型ボディ領域とを電気的に接
続する工程、（Ｇ−７）前記ゲート電極層と前記第１の
層と前記素子分離領域とで囲まれた第１の領域の少なく
とも一部に、前記第１電界効果型トランジスタの、第１
導電型ソース領域を形成する工程、（Ｇ−８）前記ゲー
ト電極層と前記第２の層と前記素子分離領域とで囲まれ
た第２の領域の一部に、前記第１電界効果型トランジス
タの、第１導電型ドレイン領域を形成する工程、（Ｇ−
９）前記第１のゲート電極層と前記第２の層と前記素子
分離領域とで囲まれた第２の領域の一部に、前記第１バ
イポーラトランジスタの、第１の第１導電型コレクタ領
域を形成する工程、および（Ｇ−１０）前記第１の層と
前記第２の層と前記素子分離領域とで囲まれた第３の領
域において、前記第１バイポーラトランジスタの、第１
の第１導電型エミッタ領域を形成する工程、および（Ｇ
−１１）前記第１の第２導電型ボディ領域と前記第１導
電型ソース領域を電気的に接続する工程を含み、前記第
２の素子形成領域において、第２電界効果型トランジス
タと第２バイポーラトランジスタとを形成する工程
（Ｈ）であって、前記工程（Ｈ）は、（Ｈ−１）少なく
とも、第２のゲート電極層の形成予定領域および第４の
層の形成予定領域における半導体層において、第１の第
１導電型ボディ領域を形成する工程、（Ｈ−２）少なく
とも、第３の層の形成予定領域における半導体層の一部
において、第２の第２導電型ボディ領域を形成する工
程、（Ｈ−３）前記第２の素子形成領域における半導体
層の上に、第２のゲート電極層を形成する工程、（Ｈ−
４）前記第２の素子形成領域における半導体層の上に、
第３の層を形成する工程であって、前記第３の層は、一
方の端部が前記第２のゲート電極層または第４の層に連
続し、他方の端部が素子分離領域に達し、（Ｈ−５）前
記第２の素子形成領域における半導体層の上に、第４の
層を形成する工程であって、前記第４の層は、一方の端
部が前記第２のゲート電極層または第３の層に連続し、
他方の端部が素子分離領域に達し、（Ｈ−６）前記第３
の層と、前記第４の層と、前記素子分離領域とで囲まれ
る第６の領域の半導体層において、第２の第２導電型不
純物拡散層を形成する工程、（Ｈ−７）熱処理をするこ
とにより、前記第２の第２導電型不純物拡散層を熱拡散
して、前記第３の層の一部の下、および前記第４の層の
一部の下の半導体層において、前記第２バイポーラトラ
ンジスタの、第２の第２導電型ベース領域を形成し、該
第２の第２導電型ベース領域と前記第２の第２導電型ボ
ディ領域とを電気的に接続する工程、（Ｈ−８）前記第
２のゲート電極層と前記第３の層と前記素子分離領域と
で囲まれた第４の領域に、前記第２電界効果型トランジ
スタの、第２導電型ドレイン領域を形成する工程であっ
て、前記第２導電型ドレイン領域は、前記第２の第２導
電型ボディ領域を介して、前記第２の第２導電型ベース
領域と電気的に接続し、（Ｈ−９）前記第２のゲート電
極層と前記第４の層と前記素子分離領域とで囲まれた第
５の領域の一部において、前記第２電界効果型トランジ
スタの、第２導電型ソース領域を形成する工程、（Ｈ−
１０）前記第２のゲート電極層と前記第４の層と前記素
子分離領域とで囲まれた第５の領域の一部において、前
記第２バイポーラトランジスタの、第２の第１導電型コ
レクタ領域を形成する工程であって、前記第２の第１導
電型コレクタ領域は、前記第１の第１導電型ボディ領域
と電気的に接続し、（Ｈ−１１）前記第３の層と前記第
４の層と前記素子分離領域とで囲まれた第６の領域にお
いて、前記第２バイポーラトランジスタの、第２の第１
導電型エミッタ領域を形成する工程、および（Ｈ−１
２）前記第２導電型ソース領域と前記第２の第１導電型
コレクタ領域とを電気的に接続する工程を含み、前記第
１の第１導電型コレクタ領域と、前記第２の第１導電型
エミッタ領域とを電気的に接続する工程（Ｉ）、および
前記第１のゲート電極層と、前記第２のゲート電極層と
を、電気的に接続する工程（Ｊ）を含む。
【００２９】本発明の第２の半導体装置の製造方法は、
少なくとも次のいずれかの態様をとることができる。
少なくとも次のいずれかの態様をとることができる。
【００３０】（１）さらに、前記第１の素子形成領域に
おける第２の層の下の半導体層であって、前記素子分離
領域の近傍の半導体層に、第３の第２導電型ボディ領域
を形成する工程を含む態様。
おける第２の層の下の半導体層であって、前記素子分離
領域の近傍の半導体層に、第３の第２導電型ボディ領域
を形成する工程を含む態様。
【００３１】（２）さらに、前記第２の素子形成領域に
おける第４の層の下の半導体層であって、前記素子分離
領域の近傍の半導体層に、第４の第２導電型ボディ領域
を形成する工程を含む態様。
おける第４の層の下の半導体層であって、前記素子分離
領域の近傍の半導体層に、第４の第２導電型ボディ領域
を形成する工程を含む態様。
【００３２】（３）前記第１導電型は、ｎ型であり、前
記第２導電型は、ｐ型である態様。または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
記第２導電型は、ｐ型である態様。または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
【００３３】（４）前記半導体層は、シリコン層である
態様。
態様。
【００３４】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００３５】［半導体装置］
（全体構成）図１は、実施の形態に係る半導体装置を模
式的に示す平面図である。図２は、実施の形態に係る半
導体装置の等価回路を示す。
式的に示す平面図である。図２は、実施の形態に係る半
導体装置の等価回路を示す。
【００３６】半導体装置１０００は、第１のスイッチン
グ素子１０００Ａと、第２のスイッチング素子１０００
Ｂとを有する。第１のスイッチング素子１０００Ａは、
素子分離領域１４で画定された第１の素子形成領域１６
ａにおいて形成されている。第２のスイッチング素子１
０００Ｂは、素子分離領域１４で画定された第２の素子
形成領域１６ｂにおいて形成されている。第１のスイッ
チング素子１０００Ａと、第２のスイッチング素子１０
００Ｂとで、ＢＩＣＭＯＳインバータ回路を構成してい
る。以下、第１のスイッチング素子１０００Ａおよび第
２のスイッチング素子１０００Ｂとを具体的に説明す
る。
グ素子１０００Ａと、第２のスイッチング素子１０００
Ｂとを有する。第１のスイッチング素子１０００Ａは、
素子分離領域１４で画定された第１の素子形成領域１６
ａにおいて形成されている。第２のスイッチング素子１
０００Ｂは、素子分離領域１４で画定された第２の素子
形成領域１６ｂにおいて形成されている。第１のスイッ
チング素子１０００Ａと、第２のスイッチング素子１０
００Ｂとで、ＢＩＣＭＯＳインバータ回路を構成してい
る。以下、第１のスイッチング素子１０００Ａおよび第
２のスイッチング素子１０００Ｂとを具体的に説明す
る。
【００３７】（第１のスイッチング素子）以下、第１の
スイッチング素子を説明する。図３は、第１のスイッチ
ング素子を模式的に示す平面図である。図４は、第１の
ゲート電極層が形成されている層およびその層より下に
おける第１のスイッチング素子の平面を模式的に示す平
面図である。図５は、半導体層が形成されている層にお
ける第１のスイッチング素子の平面を模式的に示す平面
図である。具体的には、不純物拡散層およびボディ領域
の構成を示す。図５において、右下がりの細い斜線領域
はｎ型の領域を示し、左下がりの細い斜線領域はｐ型の
領域を示す。図６は、図３におけるＡ−Ａ線に沿った断
面を模式的に示す断面図である。図６は、具体的には第
１電界効果型トランジスタの断面を模式的に示す断面図
である。図７は、図３におけるＢ−Ｂ線に沿った断面を
模式的に示す断面図である。図８は、図３におけるＣ−
Ｃ線に沿った断面を模式的に示す断面図である。図８
は、具体的には第１バイポーラトランジスタの断面を模
式的に示す断面図である。図３〜図５において、太い斜
線領域は、素子分離領域を示す。
スイッチング素子を説明する。図３は、第１のスイッチ
ング素子を模式的に示す平面図である。図４は、第１の
ゲート電極層が形成されている層およびその層より下に
おける第１のスイッチング素子の平面を模式的に示す平
面図である。図５は、半導体層が形成されている層にお
ける第１のスイッチング素子の平面を模式的に示す平面
図である。具体的には、不純物拡散層およびボディ領域
の構成を示す。図５において、右下がりの細い斜線領域
はｎ型の領域を示し、左下がりの細い斜線領域はｐ型の
領域を示す。図６は、図３におけるＡ−Ａ線に沿った断
面を模式的に示す断面図である。図６は、具体的には第
１電界効果型トランジスタの断面を模式的に示す断面図
である。図７は、図３におけるＢ−Ｂ線に沿った断面を
模式的に示す断面図である。図８は、図３におけるＣ−
Ｃ線に沿った断面を模式的に示す断面図である。図８
は、具体的には第１バイポーラトランジスタの断面を模
式的に示す断面図である。図３〜図５において、太い斜
線領域は、素子分離領域を示す。
【００３８】第１のスイッチング素子１０００Ａは、第
１電界効果型トランジスタ（ＭＯＳトランジスタ）１０
０と第１バイポーラトランジスタ２００とで構成されて
いる。第１電界効果型トランジスタ１００および第１バ
イポーラトランジスタ２００は、第１の素子形成領域１
６ａ内において形成されている。第１電界効果型トラン
ジスタ１００はｎ型であり、第１バイポーラトランジス
タ２００はｎｐｎ型である。
１電界効果型トランジスタ（ＭＯＳトランジスタ）１０
０と第１バイポーラトランジスタ２００とで構成されて
いる。第１電界効果型トランジスタ１００および第１バ
イポーラトランジスタ２００は、第１の素子形成領域１
６ａ内において形成されている。第１電界効果型トラン
ジスタ１００はｎ型であり、第１バイポーラトランジス
タ２００はｎｐｎ型である。
【００３９】第１電界効果型トランジスタ１００は、図
６に示すように、第１のゲート電極層１１０と、ｎ型ソ
ース領域１２０と、ｎ型ドレイン領域１３０とを有す
る。第１バイポーラトランジスタ２００は、図８に示す
ように、第１のｎ型エミッタ領域２１０と、第１のｐ型
ベース領域２２０と、第１のｎ型ボディ領域（第２の第
１導電型ボディ領域）５２ａと、第１のｎ型コレクタ領
域２３０とを有する。以下、具体的に、第１電界効果型
トランジスタ１００および第１バイポーラトランジスタ
２００の構成を説明する。
６に示すように、第１のゲート電極層１１０と、ｎ型ソ
ース領域１２０と、ｎ型ドレイン領域１３０とを有す
る。第１バイポーラトランジスタ２００は、図８に示す
ように、第１のｎ型エミッタ領域２１０と、第１のｐ型
ベース領域２２０と、第１のｎ型ボディ領域（第２の第
１導電型ボディ領域）５２ａと、第１のｎ型コレクタ領
域２３０とを有する。以下、具体的に、第１電界効果型
トランジスタ１００および第１バイポーラトランジスタ
２００の構成を説明する。
【００４０】まず、図４を参照して、第１のゲート電極
層１１０が形成された層を説明する。第１のゲート電極
層１１０は、第１のゲート絶縁層（図４において図示せ
ず）１４０を介して、第１の素子形成領域１６ａの所定
領域の上に形成されている。具体的には、第１のゲート
電極層１１０は、第１の素子形成領域１６ａを跨ぐよう
に形成されている。すなわち、第１のゲート電極層１１
０は、素子分離領域１４から第１の素子形成領域１６ａ
を経由し、再び素子分離領域１４にまで延在している。
第１のゲート電極層１１０の側部には、第１の電極層６
０が形成されている。第１の電極層６０は、第１の素子
形成領域１６ａの所定領域の上に形成され、素子分離領
域１４まで延在している。第１の電極層６０と第１のゲ
ート電極層１１０とは、一体的に形成されている。
層１１０が形成された層を説明する。第１のゲート電極
層１１０は、第１のゲート絶縁層（図４において図示せ
ず）１４０を介して、第１の素子形成領域１６ａの所定
領域の上に形成されている。具体的には、第１のゲート
電極層１１０は、第１の素子形成領域１６ａを跨ぐよう
に形成されている。すなわち、第１のゲート電極層１１
０は、素子分離領域１４から第１の素子形成領域１６ａ
を経由し、再び素子分離領域１４にまで延在している。
第１のゲート電極層１１０の側部には、第１の電極層６
０が形成されている。第１の電極層６０は、第１の素子
形成領域１６ａの所定領域の上に形成され、素子分離領
域１４まで延在している。第１の電極層６０と第１のゲ
ート電極層１１０とは、一体的に形成されている。
【００４１】次に、図４および図５を参照して、半導体
層１０ａが形成されている層を説明する。第１のゲート
電極層１１０と第１の電極層６０と素子分離領域１４と
で囲まれる領域のうち、第１電界効果型トランジスタ１
００が形成された側の領域を第１の領域Ａ１０とし、第
１バイポーラトランジスタ２００が形成された側の領域
を第３の領域Ａ３０とする。第１の領域Ａ１０の一部の
半導体層１０ａにおいて、ｎ型ソース領域１２０が形成
されている。ｎ型ソース領域１２０は、ｎ型不純物拡散
層からなる。
層１０ａが形成されている層を説明する。第１のゲート
電極層１１０と第１の電極層６０と素子分離領域１４と
で囲まれる領域のうち、第１電界効果型トランジスタ１
００が形成された側の領域を第１の領域Ａ１０とし、第
１バイポーラトランジスタ２００が形成された側の領域
を第３の領域Ａ３０とする。第１の領域Ａ１０の一部の
半導体層１０ａにおいて、ｎ型ソース領域１２０が形成
されている。ｎ型ソース領域１２０は、ｎ型不純物拡散
層からなる。
【００４２】第１のゲート電極層１１０と素子分離領域
１４とで囲まれる領域を、第２の領域Ａ２０とする。第
２の領域Ａ２０の一部の半導体層１０ａにおいて、ｎ型
ドレイン領域１３０が形成されている。また、第２の領
域Ａ２０の一部の半導体層において、第１のｎ型コレク
タ領域２３０が形成されている。ｎ型ドレイン領域１３
０と第１のｎ型コレクタ領域２３０とは、相互に電気的
に接続されて構成されている。具体的には、ｎ型ドレイ
ン領域１３０および第１のｎ型コレクタ領域２３０は、
それぞれｎ型不純物拡散層から構成され、こられのｎ型
不純物拡散層は、相互に連続して一体的に形成されてい
る。
１４とで囲まれる領域を、第２の領域Ａ２０とする。第
２の領域Ａ２０の一部の半導体層１０ａにおいて、ｎ型
ドレイン領域１３０が形成されている。また、第２の領
域Ａ２０の一部の半導体層において、第１のｎ型コレク
タ領域２３０が形成されている。ｎ型ドレイン領域１３
０と第１のｎ型コレクタ領域２３０とは、相互に電気的
に接続されて構成されている。具体的には、ｎ型ドレイ
ン領域１３０および第１のｎ型コレクタ領域２３０は、
それぞれｎ型不純物拡散層から構成され、こられのｎ型
不純物拡散層は、相互に連続して一体的に形成されてい
る。
【００４３】第３の領域Ａ３０において、第１のｎ型エ
ミッタ領域２１０が形成されている。第１のｎ型エミッ
タ領域２１０は、ｎ型不純物拡散層から構成されてい
る。第１のｎ型エミッタ領域２１０は、ｎ型ソース領域
１２０と離間して形成されている。すなわち、第１のｎ
型エミッタ領域２１０は、ｎ型ソース領域１２０と構造
的に分離されている。
ミッタ領域２１０が形成されている。第１のｎ型エミッ
タ領域２１０は、ｎ型不純物拡散層から構成されてい
る。第１のｎ型エミッタ領域２１０は、ｎ型ソース領域
１２０と離間して形成されている。すなわち、第１のｎ
型エミッタ領域２１０は、ｎ型ソース領域１２０と構造
的に分離されている。
【００４４】第１の素子形成領域１６ａにおいて、第３
の領域Ａ３０に隣接している、第１のゲート電極層１１
０および第１の電極層６０の下方には、第１のｐ型ベー
ス領域２２０が形成されている。第１のｐ型ベース領域
２２０は、ｐ型不純物拡散層から構成されている。第１
のｐ型ベース領域２２０は、第１のｎ型エミッタ領域２
１０の周囲に沿って形成されている。
の領域Ａ３０に隣接している、第１のゲート電極層１１
０および第１の電極層６０の下方には、第１のｐ型ベー
ス領域２２０が形成されている。第１のｐ型ベース領域
２２０は、ｐ型不純物拡散層から構成されている。第１
のｐ型ベース領域２２０は、第１のｎ型エミッタ領域２
１０の周囲に沿って形成されている。
【００４５】第１の素子形成領域１６ａにおいて、第１
のゲート電極層１１０の下における半導体層１０ａと、
第１の電極層６０の一部の下の半導体層１０ａとにおい
て、第１のｐ型ボディ領域５０ａが形成されている。第
１のｐ型ボディ領域５０ａは、第１の電極層６０の下に
おいて、第１のｐ型ベース領域２２０と電気的に接続さ
れている。
のゲート電極層１１０の下における半導体層１０ａと、
第１の電極層６０の一部の下の半導体層１０ａとにおい
て、第１のｐ型ボディ領域５０ａが形成されている。第
１のｐ型ボディ領域５０ａは、第１の電極層６０の下に
おいて、第１のｐ型ベース領域２２０と電気的に接続さ
れている。
【００４６】第１の素子形成領域１６ａにおいて、第２
の電極層７０の下の半導体層１０ａであって、素子分離
領域１４の近傍における半導体層１０ａにおいて、第２
のｐ型ボディ領域（第３の第２導電型ボディ領域）５０
ｂが形成されている。
の電極層７０の下の半導体層１０ａであって、素子分離
領域１４の近傍における半導体層１０ａにおいて、第２
のｐ型ボディ領域（第３の第２導電型ボディ領域）５０
ｂが形成されている。
【００４７】第１の領域Ａ１０であって、ｎ型ソース領
域１２０以外の領域において、ｐ型不純物拡散層４０が
形成されている。具体的には、ｐ型不純物拡散層４０
は、第１のｐ型ボディ領域５０ａとｎ型ソース領域１２
０との間において、形成されている。
域１２０以外の領域において、ｐ型不純物拡散層４０が
形成されている。具体的には、ｐ型不純物拡散層４０
は、第１のｐ型ボディ領域５０ａとｎ型ソース領域１２
０との間において、形成されている。
【００４８】第１の素子形成領域１６ａにおける、第１
バイポーラトランジスタ２００の形成領域におけるゲー
ト電極層１１０の一部の下の半導体層１０ａにおいて、
第１のｎ型ボディ領域５２ａが形成されている。第１の
ｎ型ボディ領域５２ａは、第１のｐ型ベース領域２２０
と第１のｎ型コレクタ領域２３０との間において形成さ
れている。
バイポーラトランジスタ２００の形成領域におけるゲー
ト電極層１１０の一部の下の半導体層１０ａにおいて、
第１のｎ型ボディ領域５２ａが形成されている。第１の
ｎ型ボディ領域５２ａは、第１のｐ型ベース領域２２０
と第１のｎ型コレクタ領域２３０との間において形成さ
れている。
【００４９】次に、半導体層１０ａ上について、図３お
よび図６〜図８を参照して説明する。半導体層１０ａの
上には、層間絶縁層８０が形成されている。層間絶縁層
８０の所定の領域には、第１〜第４のスルーホール８２
ａ，８２ｂ，８２ｃ，８２ｄが形成されている。第１の
スルーホール８２ａは、第１の領域Ａ１０において形成
され、かつ、ｎ型ソース領域１２０とｐ型不純物拡散層
４０とを跨ぐようにして形成されている。第２のスルー
ホール８２ｂは、第２の領域Ａ２０において形成されて
いる。第３のスルーホール８２ｃは、第３の領域Ａ３０
において形成されている。第４のスルーホール８２ｄ
は、第１のゲート電極層１１０を取り出すために形成さ
れている。
よび図６〜図８を参照して説明する。半導体層１０ａの
上には、層間絶縁層８０が形成されている。層間絶縁層
８０の所定の領域には、第１〜第４のスルーホール８２
ａ，８２ｂ，８２ｃ，８２ｄが形成されている。第１の
スルーホール８２ａは、第１の領域Ａ１０において形成
され、かつ、ｎ型ソース領域１２０とｐ型不純物拡散層
４０とを跨ぐようにして形成されている。第２のスルー
ホール８２ｂは、第２の領域Ａ２０において形成されて
いる。第３のスルーホール８２ｃは、第３の領域Ａ３０
において形成されている。第４のスルーホール８２ｄ
は、第１のゲート電極層１１０を取り出すために形成さ
れている。
【００５０】第１のスルーホール８２ａ内には、第１の
コンタクト層８４ａが形成されている。第１のコンタク
ト層８４ａは、ｎ型ソース領域１２０とｐ型不純物拡散
層４０とを電気的に接続させる機能を有する。これによ
り、第１のｐ型ボディ領域５０ａとｎ型ソース領域１２
０とは、ｐ型不純物拡散層４０を介して電気的に接続さ
れる。第２〜第４のスルーホール８２ｂ，８２ｃ，８２
ｄ内には、それぞれ第２〜４のコンタクト層８４ｂ，８
４ｃ，８４ｄが形成されている。
コンタクト層８４ａが形成されている。第１のコンタク
ト層８４ａは、ｎ型ソース領域１２０とｐ型不純物拡散
層４０とを電気的に接続させる機能を有する。これによ
り、第１のｐ型ボディ領域５０ａとｎ型ソース領域１２
０とは、ｐ型不純物拡散層４０を介して電気的に接続さ
れる。第２〜第４のスルーホール８２ｂ，８２ｃ，８２
ｄ内には、それぞれ第２〜４のコンタクト層８４ｂ，８
４ｃ，８４ｄが形成されている。
【００５１】層間絶縁層８０の上において、第２のコン
タクト層８４ｂと電気的に接続された第１の配線層９０
ａが形成されている。また、層間絶縁層８０の上におい
て、第３のコンタクト層８４ｃと電気的に接続された第
２の配線層９０ｂが形成されている。第２の配線層９０
ｂは、接地される。また、層間絶縁層８０の上におい
て、第４のコンタクト層８４ｄと電気的に接続された第
３の配線層９０ｃが形成されている。
タクト層８４ｂと電気的に接続された第１の配線層９０
ａが形成されている。また、層間絶縁層８０の上におい
て、第３のコンタクト層８４ｃと電気的に接続された第
２の配線層９０ｂが形成されている。第２の配線層９０
ｂは、接地される。また、層間絶縁層８０の上におい
て、第４のコンタクト層８４ｄと電気的に接続された第
３の配線層９０ｃが形成されている。
【００５２】（第２のスイッチング素子）以下、第２の
スイッチング素子を説明する。図９は、第２のスイッチ
ング素子を模式的に示す平面図である。図１０は、第２
のゲート電極層が形成されている層およびその層より下
における第２のスイッチング素子の平面を模式的に示す
平面図である。図１１は、半導体層が形成されている層
における第２のスイッチング素子の平面を模式的に示す
平面図である。具体的には、不純物拡散層およびボディ
領域の構成を示す。図１１において、右下がりの細い斜
線領域はｎ型の領域を示し、左下がりの細い斜線領域は
ｐ型の領域を示す。図１２は、図９におけるＤ−Ｄ線に
沿った断面を模式的に示す断面図である。図１２は、具
体的には電界効果型トランジスタの断面を模式的に示す
断面図である。図１３は、図９におけるＥ−Ｅ線に沿っ
た断面を模式的に示す断面図である。図１４は、図９に
おけるＦ−Ｆ線に沿った断面を模式的に示す断面図であ
る。図１４は、具体的にはバイポーラトランジスタの断
面を模式的に示す断面図である。図９〜図１１におい
て、太い斜線領域は、素子分離領域を示す。
スイッチング素子を説明する。図９は、第２のスイッチ
ング素子を模式的に示す平面図である。図１０は、第２
のゲート電極層が形成されている層およびその層より下
における第２のスイッチング素子の平面を模式的に示す
平面図である。図１１は、半導体層が形成されている層
における第２のスイッチング素子の平面を模式的に示す
平面図である。具体的には、不純物拡散層およびボディ
領域の構成を示す。図１１において、右下がりの細い斜
線領域はｎ型の領域を示し、左下がりの細い斜線領域は
ｐ型の領域を示す。図１２は、図９におけるＤ−Ｄ線に
沿った断面を模式的に示す断面図である。図１２は、具
体的には電界効果型トランジスタの断面を模式的に示す
断面図である。図１３は、図９におけるＥ−Ｅ線に沿っ
た断面を模式的に示す断面図である。図１４は、図９に
おけるＦ−Ｆ線に沿った断面を模式的に示す断面図であ
る。図１４は、具体的にはバイポーラトランジスタの断
面を模式的に示す断面図である。図９〜図１１におい
て、太い斜線領域は、素子分離領域を示す。
【００５３】第２のスイッチング素子１０００Ｂは、第
２電界効果型トランジスタ（ＭＯＳトランジスタ）３０
０と第２バイポーラトランジスタ４００とで構成されて
いる。第１電界効果型トランジスタ３００および第２バ
イポーラトランジスタ４００は、第２の素子形成領域１
６ｂにおいて形成されている。第２電界効果型トランジ
スタ３００はｐ型であり、第２バイポーラトランジスタ
４００はｎｐｎ型である。
２電界効果型トランジスタ（ＭＯＳトランジスタ）３０
０と第２バイポーラトランジスタ４００とで構成されて
いる。第１電界効果型トランジスタ３００および第２バ
イポーラトランジスタ４００は、第２の素子形成領域１
６ｂにおいて形成されている。第２電界効果型トランジ
スタ３００はｐ型であり、第２バイポーラトランジスタ
４００はｎｐｎ型である。
【００５４】第２電界効果型トランジスタ３００は、図
１２に示すように、第２のゲート電極層３１０と、ｐ型
ソース領域３２０と、ｐ型ドレイン領域３３０とを有す
る。第２バイポーラトランジスタ４００は、図１４に示
すように、第２のｎ型エミッタ領域４１０と、第２のｐ
型ベース領域２２０と、第２のｎ型ボディ領域（第１の
第１導電型ボディ領域）５４ａと、第２のｎ型コレクタ
領域４３０とを有する。以下、具体的に、第２電界効果
型トランジスタ３００および第２バイポーラトランジス
タ４００の構成を説明する。
１２に示すように、第２のゲート電極層３１０と、ｐ型
ソース領域３２０と、ｐ型ドレイン領域３３０とを有す
る。第２バイポーラトランジスタ４００は、図１４に示
すように、第２のｎ型エミッタ領域４１０と、第２のｐ
型ベース領域２２０と、第２のｎ型ボディ領域（第１の
第１導電型ボディ領域）５４ａと、第２のｎ型コレクタ
領域４３０とを有する。以下、具体的に、第２電界効果
型トランジスタ３００および第２バイポーラトランジス
タ４００の構成を説明する。
【００５５】まず、図１０を参照して、第２のゲート電
極層３１０が形成された層を説明する。第２のゲート電
極層３１０は、ゲート絶縁層（図１０において図示せ
ず）３４０を介して、第２の素子形成領域１６ｂの所定
領域の上に形成されている。具体的には、第２のゲート
電極層３１０は、第２の素子形成領域１６ｂを跨ぐよう
に形成されている。すなわち、第２のゲート電極層３１
０は、素子分離領域１４から第２の素子形成領域１６ｂ
を経由し、再び素子分離領域１４にまで延在している。
第２のゲート電極層３１０の側部には、第２の電極層６
２が形成されている。第２の電極層６２は、第２のゲー
ト電極層３１０と接続されている。第２の電極層６２
は、第２の素子形成領域１６ｂの所定領域の上に形成さ
れ、素子分離領域１４まで延在している。第２の電極層
６２と第２のゲート電極層３１０とは、一体的に形成さ
れている。
極層３１０が形成された層を説明する。第２のゲート電
極層３１０は、ゲート絶縁層（図１０において図示せ
ず）３４０を介して、第２の素子形成領域１６ｂの所定
領域の上に形成されている。具体的には、第２のゲート
電極層３１０は、第２の素子形成領域１６ｂを跨ぐよう
に形成されている。すなわち、第２のゲート電極層３１
０は、素子分離領域１４から第２の素子形成領域１６ｂ
を経由し、再び素子分離領域１４にまで延在している。
第２のゲート電極層３１０の側部には、第２の電極層６
２が形成されている。第２の電極層６２は、第２のゲー
ト電極層３１０と接続されている。第２の電極層６２
は、第２の素子形成領域１６ｂの所定領域の上に形成さ
れ、素子分離領域１４まで延在している。第２の電極層
６２と第２のゲート電極層３１０とは、一体的に形成さ
れている。
【００５６】次に、図１０および図１１を参照して、半
導体層１０ａが形成されている層を説明する。第２のゲ
ート電極層３１０と第２の電極層６２と素子分離領域１
４とで囲まれる領域のうち、第２電界効果型トランジス
タ３００が形成された側の領域を第４の領域Ａ４０と
し、第２バイポーラトランジスタ４００が形成された側
の領域を第６の領域Ａ６０とする。第４の領域Ａ４０の
半導体層１０ａにおいて、ｐ型ソース領域３３０が形成
されている。ｐ型ソース領域３３０は、ｐ型不純物拡散
層からなる。
導体層１０ａが形成されている層を説明する。第２のゲ
ート電極層３１０と第２の電極層６２と素子分離領域１
４とで囲まれる領域のうち、第２電界効果型トランジス
タ３００が形成された側の領域を第４の領域Ａ４０と
し、第２バイポーラトランジスタ４００が形成された側
の領域を第６の領域Ａ６０とする。第４の領域Ａ４０の
半導体層１０ａにおいて、ｐ型ソース領域３３０が形成
されている。ｐ型ソース領域３３０は、ｐ型不純物拡散
層からなる。
【００５７】第２のゲート電極層３１０と素子分離領域
１４とで囲まれる領域を、第５の領域Ａ５０とする。第
５の領域Ａ５０の一部の半導体層１０ａにおいて、ｐ型
ソース領域３２０が形成されている。ｐ型ソース領域３
２０は、ｐ型不純物拡散層から構成されている。また、
第５の領域Ａ５０の一部の半導体層１０ａにおいて、第
２のｎ型コレクタ領域４３０が形成されている。第２の
ｎ型コレクタ領域４３０は、ｎ型不純物拡散層から構成
されている。
１４とで囲まれる領域を、第５の領域Ａ５０とする。第
５の領域Ａ５０の一部の半導体層１０ａにおいて、ｐ型
ソース領域３２０が形成されている。ｐ型ソース領域３
２０は、ｐ型不純物拡散層から構成されている。また、
第５の領域Ａ５０の一部の半導体層１０ａにおいて、第
２のｎ型コレクタ領域４３０が形成されている。第２の
ｎ型コレクタ領域４３０は、ｎ型不純物拡散層から構成
されている。
【００５８】第６の領域Ａ６０において、第２のｎ型エ
ミッタ領域４１０が形成されている。第２のｎ型エミッ
タ領域４１０は、ｎ型不純物拡散層から構成されてい
る。
ミッタ領域４１０が形成されている。第２のｎ型エミッ
タ領域４１０は、ｎ型不純物拡散層から構成されてい
る。
【００５９】第２の素子形成領域１６ｂにおいて、第６
の領域Ａ６０に隣接する、第２のゲート電極層３１０お
よび第２の電極層６２の下方には、第２のｐ型ベース領
域４２０が形成されている。第２のｐ型ベース領域４２
０は、ｐ型不純物拡散層から構成されている。第２のｐ
型ベース領域４２０は、第２のｎ型エミッタ領域４１０
の周囲に沿って形成されている。
の領域Ａ６０に隣接する、第２のゲート電極層３１０お
よび第２の電極層６２の下方には、第２のｐ型ベース領
域４２０が形成されている。第２のｐ型ベース領域４２
０は、ｐ型不純物拡散層から構成されている。第２のｐ
型ベース領域４２０は、第２のｎ型エミッタ領域４１０
の周囲に沿って形成されている。
【００６０】第２の素子形成領域１６ｂにおいて、第２
のゲート電極層３１０の下の半導体層１０ａとにおい
て、第２のｎ型ボディ領域５４ａが形成されている。第
２のｎ型ボディ領域５４ａは、第２のｎ型コレクタ領域
４３０と電気的に接続されている。
のゲート電極層３１０の下の半導体層１０ａとにおい
て、第２のｎ型ボディ領域５４ａが形成されている。第
２のｎ型ボディ領域５４ａは、第２のｎ型コレクタ領域
４３０と電気的に接続されている。
【００６１】第２の電極層６２の下の半導体層１０ａに
おいて、第３のｐ型ボディ領域（第２の第２導電型ボデ
ィ領域）５０ｃが形成されている。第３のｐ型ボディ領
域５０ｃは、ｐ型ドレイン領域３３０と第２のｐ型ベー
ス領域４２０との間において形成されている。第３のｐ
型ボディ領域５０ｃにより、ｐ型ドレイン領域３３０と
第２のｐ型ベース領域４２０とが電気的に接続される。
おいて、第３のｐ型ボディ領域（第２の第２導電型ボデ
ィ領域）５０ｃが形成されている。第３のｐ型ボディ領
域５０ｃは、ｐ型ドレイン領域３３０と第２のｐ型ベー
ス領域４２０との間において形成されている。第３のｐ
型ボディ領域５０ｃにより、ｐ型ドレイン領域３３０と
第２のｐ型ベース領域４２０とが電気的に接続される。
【００６２】第２の素子形成領域１６ｂにおいて、第２
バイポーラトランジスタの形成領域における第２のゲー
ト電極層３１０の下の半導体層１０ａであって、素子分
離領域１４の近傍における半導体層１０ａにおいて、第
４のｐ型ボディ領域５０ｄが形成されている。
バイポーラトランジスタの形成領域における第２のゲー
ト電極層３１０の下の半導体層１０ａであって、素子分
離領域１４の近傍における半導体層１０ａにおいて、第
４のｐ型ボディ領域５０ｄが形成されている。
【００６３】次に、半導体層１０ａ上について、図９お
よび図１２〜図１４を参照して説明する。半導体層１０
ａの上には、層間絶縁層８０が形成されている。層間絶
縁層８０の所定の領域には、第５〜第８のスルーホール
８２ｅ，８２ｆ，８２ｇ，８２ｈが形成されている。第
５のスルーホール８２ｅは、第４の領域Ａ４０において
形成されている。第６のスルーホール８２ｆは、第５の
領域Ａ５０において形成されている。第６のスルーホー
ル８２ｆは、ｐ型ソース領域３２０と第２のｎ型コレク
タ領域４３０とを跨ぐようにして形成されている。第７
のスルーホール８２ｇは、第６の領域Ａ６０において形
成されている。第８のスルーホール８２ｈは、第２のゲ
ート電極層３１０を取り出すために形成されている。
よび図１２〜図１４を参照して説明する。半導体層１０
ａの上には、層間絶縁層８０が形成されている。層間絶
縁層８０の所定の領域には、第５〜第８のスルーホール
８２ｅ，８２ｆ，８２ｇ，８２ｈが形成されている。第
５のスルーホール８２ｅは、第４の領域Ａ４０において
形成されている。第６のスルーホール８２ｆは、第５の
領域Ａ５０において形成されている。第６のスルーホー
ル８２ｆは、ｐ型ソース領域３２０と第２のｎ型コレク
タ領域４３０とを跨ぐようにして形成されている。第７
のスルーホール８２ｇは、第６の領域Ａ６０において形
成されている。第８のスルーホール８２ｈは、第２のゲ
ート電極層３１０を取り出すために形成されている。
【００６４】第５〜第８のスルーホール８２ｅ，８２
ｆ，８２ｇ，８２ｈ内には、それぞれ第５〜８のコンタ
クト層８４ｅ，８４ｆ，８４ｇ，８４ｈが形成されてい
る。第６のコンタクト層８４ｆは、ｐ型ソース領域３２
０と第２のｎ型コレクタ領域４３０とを電気的に接続さ
せる機能する。
ｆ，８２ｇ，８２ｈ内には、それぞれ第５〜８のコンタ
クト層８４ｅ，８４ｆ，８４ｇ，８４ｈが形成されてい
る。第６のコンタクト層８４ｆは、ｐ型ソース領域３２
０と第２のｎ型コレクタ領域４３０とを電気的に接続さ
せる機能する。
【００６５】層間絶縁層８０の上において、第６のコン
タクト層８４ｆと電気的に接続された第４の配線層９０
ｄが形成されている。また、層間絶縁層８０の上におい
て、第７のコンタクト層８４ｇと電気的に接続された第
５の配線層９０ｅが形成されている。また、層間絶縁層
８０の上において、第８のコンタクト層８４ｈと電気的
に接続された第３の配線層９０ｆが形成されている。
タクト層８４ｆと電気的に接続された第４の配線層９０
ｄが形成されている。また、層間絶縁層８０の上におい
て、第７のコンタクト層８４ｇと電気的に接続された第
５の配線層９０ｅが形成されている。また、層間絶縁層
８０の上において、第８のコンタクト層８４ｈと電気的
に接続された第３の配線層９０ｆが形成されている。
【００６６】（接続関係）以下、第１のスイッチング素
子１０００Ａと第２のスイッチング素子１０００Ｂとの
接続関係を説明する。
子１０００Ａと第２のスイッチング素子１０００Ｂとの
接続関係を説明する。
【００６７】第１のスイッチング素子１０００Ａに係る
第１のｎ型コレクタ領域２３０と、第２のスイッチング
素子１０００Ｂに係る第２のｎ型エミッタ領域４１０と
は、電気的に接続されている。また、第３の配線層９０
ａと第６の配線層９０ｆとは、電気的に接続されてい
る。その結果、第１のゲート電極層６０と第３のゲート
電極層６２とが電気的に接続される。
第１のｎ型コレクタ領域２３０と、第２のスイッチング
素子１０００Ｂに係る第２のｎ型エミッタ領域４１０と
は、電気的に接続されている。また、第３の配線層９０
ａと第６の配線層９０ｆとは、電気的に接続されてい
る。その結果、第１のゲート電極層６０と第３のゲート
電極層６２とが電気的に接続される。
【００６８】以下、実施の形態に係る半導体装置の作用
効果を説明する。
効果を説明する。
【００６９】（１）本実施の形態に係る第１のスイッチ
ング素子１０００Ａによれば、基板浮遊効果が発生する
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
ング素子１０００Ａによれば、基板浮遊効果が発生する
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
【００７０】（２）本実施の形態に係る第２のスイッチ
ング素子１０００Ｂによれば、基板浮遊効果が発生する
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
ング素子１０００Ｂによれば、基板浮遊効果が発生する
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
【００７１】（３）ＢＩＣＭＯＳインバータ回路は、基
板浮遊効果が抑えられた第１および第２のスイッチング
素子１０００Ａ，１０００Ｂにより構成されているた
め、その特性を向上させることができる。
板浮遊効果が抑えられた第１および第２のスイッチング
素子１０００Ａ，１０００Ｂにより構成されているた
め、その特性を向上させることができる。
【００７２】［半導体装置の製造方法］以下、実施の形
態に係る半導体装置の製造方法を説明する。図１５〜図
２０は、実施の形態に係る半導体装置の製造工程を模式
的に示す平面図である。図１６〜図２０において、左下
がりの細い斜線領域はｐ型領域を示し、右下がりの細い
斜線領域はｎ型領域を示す。
態に係る半導体装置の製造方法を説明する。図１５〜図
２０は、実施の形態に係る半導体装置の製造工程を模式
的に示す平面図である。図１６〜図２０において、左下
がりの細い斜線領域はｐ型領域を示し、右下がりの細い
斜線領域はｎ型領域を示す。
【００７３】まず、図１５に示すように、ＳＯＩ基板１
０における半導体層１０ａにおいて、素子分離領域１４
を形成する。素子分離領域１４が形成されることによ
り、第１の素子形成領域１６ａおよび第２の素子形成領
域１６ｂが規定される。素子分離領域１４の形成方法と
しては、ＬＯＣＯＳ法、トレンチ分離方法を挙げること
ができる。
０における半導体層１０ａにおいて、素子分離領域１４
を形成する。素子分離領域１４が形成されることによ
り、第１の素子形成領域１６ａおよび第２の素子形成領
域１６ｂが規定される。素子分離領域１４の形成方法と
しては、ＬＯＣＯＳ法、トレンチ分離方法を挙げること
ができる。
【００７４】次に、リソグラフィ技術を利用して、第１
および第２の素子形成領域１６ａ，１６ｂの全体に、ｎ
型の不純物をイオン注入することにより、ｎ型ボディ領
域５２ａ，５４ａを形成する。
および第２の素子形成領域１６ａ，１６ｂの全体に、ｎ
型の不純物をイオン注入することにより、ｎ型ボディ領
域５２ａ，５４ａを形成する。
【００７５】次に、リソグラフィ技術を利用して第１の
素子形成領域１６ａの所定領域にｐ型の不純物をイオン
注入することにより第１のｐ型ボディ領域５０ａを形成
し、第２の素子形成領域１６ｂの所定領域に、ｐ型の不
純物をイオン注入することにより、第３のｐ型ボディ領
域５０ｃを形成する。ｐ型の不純物がイオン注入された
結果、第１の素子形成領域１６ａにおいて所定の領域の
みに第１のｎ型ボディ領域５２ａが形成され、第２の素
子形成領域１６ｂにおいて所定の領域のみに第２のｎ型
ボディ領域５４ａが形成される。
素子形成領域１６ａの所定領域にｐ型の不純物をイオン
注入することにより第１のｐ型ボディ領域５０ａを形成
し、第２の素子形成領域１６ｂの所定領域に、ｐ型の不
純物をイオン注入することにより、第３のｐ型ボディ領
域５０ｃを形成する。ｐ型の不純物がイオン注入された
結果、第１の素子形成領域１６ａにおいて所定の領域の
みに第１のｎ型ボディ領域５２ａが形成され、第２の素
子形成領域１６ｂにおいて所定の領域のみに第２のｎ型
ボディ領域５４ａが形成される。
【００７６】素子分離領域１４がＬＯＣＯＳ法により形
成される場合には、第１バイポーラトランジスタ側の、
第１のゲート電極層の形成予定領域１１０Ａにおける半
導体層１０ａであって、素子分離領域１４の近傍の半導
体層１０ａにおいて、第２のｐ型ボディ領域５０ｂが形
成されることが好ましい。また、素子分離領域１４がＬ
ＯＣＯＳ法により形成される場合には、第２バイポーラ
トランジスタ側の、第２のゲート電極層の形成予定領域
３１０Ａにおける半導体層１０ａであって、素子分離領
域１４の近傍の半導体層１０ａにおいて、第４のｐ型ボ
ディ領域５０ｄが形成されることが好ましい。
成される場合には、第１バイポーラトランジスタ側の、
第１のゲート電極層の形成予定領域１１０Ａにおける半
導体層１０ａであって、素子分離領域１４の近傍の半導
体層１０ａにおいて、第２のｐ型ボディ領域５０ｂが形
成されることが好ましい。また、素子分離領域１４がＬ
ＯＣＯＳ法により形成される場合には、第２バイポーラ
トランジスタ側の、第２のゲート電極層の形成予定領域
３１０Ａにおける半導体層１０ａであって、素子分離領
域１４の近傍の半導体層１０ａにおいて、第４のｐ型ボ
ディ領域５０ｄが形成されることが好ましい。
【００７７】次に、ＣＶＤ法などにより、全面にポリシ
リコン層（図示せず）を堆積する。この後、リソグラフ
ィおよびエッチング技術により、ポリシリコン層をパタ
ーニングし、図１７に示すように、第１のゲート電極層
１１０と、第１の電極層６０と、第２のゲート電極層３
１０と、第２の電極層６２とを形成する。
リコン層（図示せず）を堆積する。この後、リソグラフ
ィおよびエッチング技術により、ポリシリコン層をパタ
ーニングし、図１７に示すように、第１のゲート電極層
１１０と、第１の電極層６０と、第２のゲート電極層３
１０と、第２の電極層６２とを形成する。
【００７８】次に、図１８に示すように、リソグラフィ
技術を利用して、第３の領域Ａ３０内に、選択的にｐ型
の不純物をイオン注入し、第１のｐ型不純物拡散層２２
２を形成する。また、これと同時に、リソグラフィ技術
を利用して、第６の領域Ａ３０内に、選択的にｐ型の不
純物をイオン注入し、第２のｐ型不純物拡散層４２２を
形成する。
技術を利用して、第３の領域Ａ３０内に、選択的にｐ型
の不純物をイオン注入し、第１のｐ型不純物拡散層２２
２を形成する。また、これと同時に、リソグラフィ技術
を利用して、第６の領域Ａ３０内に、選択的にｐ型の不
純物をイオン注入し、第２のｐ型不純物拡散層４２２を
形成する。
【００７９】次に、図１９に示すように、ＳＯＩ基板１
０を熱処理することにより、第１および第２のｐ型不純
物拡散層２２２，４２２を熱拡散する。こうして、第１
のゲート電極層６０および第１の電極層６０の一部の下
方において、第１のｐ型ベース領域２２０が形成され
る。また、第２のゲート電極層３１０および第２の電極
層６２の一部の下方において、第２のｐ型ベース領域４
２０が形成される。より具体的には、熱処理温度が１１
００℃の場合には熱処理時間はたとえば１０分であり、
熱処理温度が１０５０℃の場合には熱処理時間はたとえ
ば３０分である。
０を熱処理することにより、第１および第２のｐ型不純
物拡散層２２２，４２２を熱拡散する。こうして、第１
のゲート電極層６０および第１の電極層６０の一部の下
方において、第１のｐ型ベース領域２２０が形成され
る。また、第２のゲート電極層３１０および第２の電極
層６２の一部の下方において、第２のｐ型ベース領域４
２０が形成される。より具体的には、熱処理温度が１１
００℃の場合には熱処理時間はたとえば１０分であり、
熱処理温度が１０５０℃の場合には熱処理時間はたとえ
ば３０分である。
【００８０】次に、図２０に示すように、リソグラフィ
技術を利用して、素子形成領域１６の所定領域内に、選
択的にｎ型の不純物をイオン注入する。こうして、第１
の領域Ａ１０において、ｎ型ソース領域１２０が形成さ
れ、第２の領域Ａ２０においてｎ型ドレイン領域１３０
および第１のｎ型コレクタ領域２３０が形成され、第３
の領域Ａ３０において第１のｎ型エミッタ領域２１０が
形成される。また、第５の領域Ａ５０において第２のコ
レクタ領域４３０が形成され、第６の領域Ａ６０におい
て第２のコレクタ領域４１０が形成される。
技術を利用して、素子形成領域１６の所定領域内に、選
択的にｎ型の不純物をイオン注入する。こうして、第１
の領域Ａ１０において、ｎ型ソース領域１２０が形成さ
れ、第２の領域Ａ２０においてｎ型ドレイン領域１３０
および第１のｎ型コレクタ領域２３０が形成され、第３
の領域Ａ３０において第１のｎ型エミッタ領域２１０が
形成される。また、第５の領域Ａ５０において第２のコ
レクタ領域４３０が形成され、第６の領域Ａ６０におい
て第２のコレクタ領域４１０が形成される。
【００８１】次に、リソグラフィ技術を利用して、ｐ型
の不純物をイオン注入して、第１の領域Ａ１０内の所定
領域にｐ型不純物拡散層４０を形成し、第４の領域にｐ
型ドレイン領域３３０を形成し、第５の領域の所定領域
にｐ型ソース領域３２０を形成する。
の不純物をイオン注入して、第１の領域Ａ１０内の所定
領域にｐ型不純物拡散層４０を形成し、第４の領域にｐ
型ドレイン領域３３０を形成し、第５の領域の所定領域
にｐ型ソース領域３２０を形成する。
【００８２】次に、図１、図６〜図８および図１２〜１
４に示すように、ＳＯＩ基板１０の上に、公知の方法に
より、酸化シリコンからなる層間絶縁層８０を形成す
る。次に、層間絶縁層８０内の所定領域において、第１
〜第８のスルーホール８２ａ，８２ｂ，８２ｃ，８２
ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈを形成する。次
に、第１〜第８のスルーホール８２ａ，８２ｂ，８２
ｃ，８２ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈ内に、導
電層が充填され、第１〜第８のコンタクト層８４ａ，８
４ｂ，８４ｃ，８４ｄ，８４ｅ，８４ｆ，８４ｇ，８４
ｈが形成される。次に、層間絶縁層８０の上に、所定の
パターンを有する第１〜第６の配線層９０ａ，９０ｂ，
９０ｃ，９０ｄ，９０ｅ，９０ｆを形成する。なお、第
１の配線層９０ａと第５の配線層９０ｅとは電気的に接
続され、第３の配線層９０ｃと第６の配線層９０ｆとは
電気的に接続される。こうして、本実施の形態に係る半
導体装置１０００が形成される。
４に示すように、ＳＯＩ基板１０の上に、公知の方法に
より、酸化シリコンからなる層間絶縁層８０を形成す
る。次に、層間絶縁層８０内の所定領域において、第１
〜第８のスルーホール８２ａ，８２ｂ，８２ｃ，８２
ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈを形成する。次
に、第１〜第８のスルーホール８２ａ，８２ｂ，８２
ｃ，８２ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈ内に、導
電層が充填され、第１〜第８のコンタクト層８４ａ，８
４ｂ，８４ｃ，８４ｄ，８４ｅ，８４ｆ，８４ｇ，８４
ｈが形成される。次に、層間絶縁層８０の上に、所定の
パターンを有する第１〜第６の配線層９０ａ，９０ｂ，
９０ｃ，９０ｄ，９０ｅ，９０ｆを形成する。なお、第
１の配線層９０ａと第５の配線層９０ｅとは電気的に接
続され、第３の配線層９０ｃと第６の配線層９０ｆとは
電気的に接続される。こうして、本実施の形態に係る半
導体装置１０００が形成される。
【００８３】（作用効果）以下、実施の形態に係る半導
体装置の製造方法における作用効果を説明する。
体装置の製造方法における作用効果を説明する。
【００８４】（１）本実施の形態においては、第３の領
域Ａ３０において第１のｐ型不純物拡散層２２２を形成
し、その第１のｐ型不純物拡散層２２２を熱処理するこ
とにより、ｐ型不純物を熱拡散して第１のｐ型ベース領
域２２０を形成している。これにより、第１の電極層６
０の下において、第１のｐ型ベース領域２２０と、第１
のｐ型ボディ領域５０ａとが電気的に接続される。した
がって、本実施の形態の製造方法によれば、ｐ型ベース
領域２２０を引き出すためのコンタクト層を形成するこ
となく、第１のｐ型ベース領域２２０と、第１のｐ型ボ
ディ領域５０ａとを電気的に接続することができる。
域Ａ３０において第１のｐ型不純物拡散層２２２を形成
し、その第１のｐ型不純物拡散層２２２を熱処理するこ
とにより、ｐ型不純物を熱拡散して第１のｐ型ベース領
域２２０を形成している。これにより、第１の電極層６
０の下において、第１のｐ型ベース領域２２０と、第１
のｐ型ボディ領域５０ａとが電気的に接続される。した
がって、本実施の形態の製造方法によれば、ｐ型ベース
領域２２０を引き出すためのコンタクト層を形成するこ
となく、第１のｐ型ベース領域２２０と、第１のｐ型ボ
ディ領域５０ａとを電気的に接続することができる。
【００８５】また、本実施の形態においては、第１のゲ
ート電極層１１０および第１の電極層６０をマスクとし
て、第３の領域Ａ３０内にｎ型の不純物をイオン注入し
て、第１のｎ型エミッタ領域２１０を形成することがで
きる。したがって、本実施の形態によれば、ｐ型ベース
領域２２０に対して、ｎ型エミッタ領域２１０を自己整
合的に形成することができる。
ート電極層１１０および第１の電極層６０をマスクとし
て、第３の領域Ａ３０内にｎ型の不純物をイオン注入し
て、第１のｎ型エミッタ領域２１０を形成することがで
きる。したがって、本実施の形態によれば、ｐ型ベース
領域２２０に対して、ｎ型エミッタ領域２１０を自己整
合的に形成することができる。
【００８６】（２）本実施の形態においては、第６の領
域Ａ６０において第２のｐ型不純物拡散層４２２を形成
し、その第２のｐ型不純物拡散層４２２を熱処理するこ
とにより、ｐ型不純物を熱拡散して第２のｐ型ベース領
域４２０を形成している。第２のｐ型ベース領域４２０
は、第３のｐ型ボディ領域５０ｃを介して、ｐ型ドレイ
ン領域３３０と電気的に接続される。したがって、本実
施の形態の製造方法によれば、第２のｐ型ベース領域４
２０を引き出すためのコンタクト層を形成することな
く、第２のｐ型ベース領域４２０と、ｐ型ドレイン領域
３３０とを電気的に接続することができる。
域Ａ６０において第２のｐ型不純物拡散層４２２を形成
し、その第２のｐ型不純物拡散層４２２を熱処理するこ
とにより、ｐ型不純物を熱拡散して第２のｐ型ベース領
域４２０を形成している。第２のｐ型ベース領域４２０
は、第３のｐ型ボディ領域５０ｃを介して、ｐ型ドレイ
ン領域３３０と電気的に接続される。したがって、本実
施の形態の製造方法によれば、第２のｐ型ベース領域４
２０を引き出すためのコンタクト層を形成することな
く、第２のｐ型ベース領域４２０と、ｐ型ドレイン領域
３３０とを電気的に接続することができる。
【００８７】また、本実施の形態においては、第２のゲ
ート電極層３１０および第２の電極層６２をマスクとし
て、第６の領域Ａ６０内にｎ型の不純物をイオン注入し
て、第２のｎ型エミッタ領域４１０を形成することがで
きる。したがって、本実施の形態によれば、第２のｐ型
ベース領域４２０に対して、第２のｎ型エミッタ領域４
１０を自己整合的に形成することができる。
ート電極層３１０および第２の電極層６２をマスクとし
て、第６の領域Ａ６０内にｎ型の不純物をイオン注入し
て、第２のｎ型エミッタ領域４１０を形成することがで
きる。したがって、本実施の形態によれば、第２のｐ型
ベース領域４２０に対して、第２のｎ型エミッタ領域４
１０を自己整合的に形成することができる。
【００８８】（３）素子分離領域１４がＬＯＣＯＳ法に
より形成された場合には、第１バイポーラトランジスタ
２００側の、第１のゲート電極層１１０の下の半導体層
１０ａであって、素子分離領域１４の近傍の半導体層１
０ａにおいて、第２のｐ型ボディ領域５０ｂを形成する
ことが好ましい。この理由を次に述べる。
より形成された場合には、第１バイポーラトランジスタ
２００側の、第１のゲート電極層１１０の下の半導体層
１０ａであって、素子分離領域１４の近傍の半導体層１
０ａにおいて、第２のｐ型ボディ領域５０ｂを形成する
ことが好ましい。この理由を次に述べる。
【００８９】第１バイポーラトランジスタ２００側の、
第１のゲート電極層１１０の下の半導体層１０ａであっ
て、素子分離領域１４の近傍の半導体層１０ａにおい
て、ｎ型のボディ領域を形成した場合には、次のような
不具合が生じる。第１のｐ型ベース領域２２０は、第３
の領域Ａ３０における第１のｐ型不純物拡散層２２２を
熱拡散させることにより形成される。しかし、図２１に
示すように、素子分離領域１４と絶縁層１０ｂとで構成
する隅部まで、ｐ型の不純物が熱拡散し難いため、その
隅部においてｎ型のボディ領域５００が残存してしまう
場合がある。ｎ型のボディ領域５００が残存すると、そ
のｎ型のボディ領域５００を介して、第１のｎ型エミッ
タ領域２１０と第１のｎ型コレクタ領域２３０とが短絡
することとなる。
第１のゲート電極層１１０の下の半導体層１０ａであっ
て、素子分離領域１４の近傍の半導体層１０ａにおい
て、ｎ型のボディ領域を形成した場合には、次のような
不具合が生じる。第１のｐ型ベース領域２２０は、第３
の領域Ａ３０における第１のｐ型不純物拡散層２２２を
熱拡散させることにより形成される。しかし、図２１に
示すように、素子分離領域１４と絶縁層１０ｂとで構成
する隅部まで、ｐ型の不純物が熱拡散し難いため、その
隅部においてｎ型のボディ領域５００が残存してしまう
場合がある。ｎ型のボディ領域５００が残存すると、そ
のｎ型のボディ領域５００を介して、第１のｎ型エミッ
タ領域２１０と第１のｎ型コレクタ領域２３０とが短絡
することとなる。
【００９０】そこで、第１バイポーラトランジスタ２０
０側の、第１のゲート電極層１１０の下の半導体層１０
ａであって、素子分離領域１４の近傍の半導体層１０ａ
において、第２のｐ型ボディ領域５０ｂを形成すること
により、確実に、第１のｎ型エミッタ領域２１０と第１
のｎ型コレクタ領域２３０とが短絡するのを防止するこ
とができる。
０側の、第１のゲート電極層１１０の下の半導体層１０
ａであって、素子分離領域１４の近傍の半導体層１０ａ
において、第２のｐ型ボディ領域５０ｂを形成すること
により、確実に、第１のｎ型エミッタ領域２１０と第１
のｎ型コレクタ領域２３０とが短絡するのを防止するこ
とができる。
【００９１】また、同様の理由で、第２バイポーラトラ
ンジスタ４００側の、第２のゲート電極層３１０の下の
半導体層１０ａであって、素子分離領域１４の近傍の半
導体層１０ａにおいて、第４のｐ型ボディ領域５０ｄを
形成することが好ましい。
ンジスタ４００側の、第２のゲート電極層３１０の下の
半導体層１０ａであって、素子分離領域１４の近傍の半
導体層１０ａにおいて、第４のｐ型ボディ領域５０ｄを
形成することが好ましい。
【００９２】［実験例］以下、第１のスイッチング素子
についての実験例を説明する。
についての実験例を説明する。
【００９３】（キンクについて）上記の実施の形態に係
る第１のスイッチング素子と、比較例に係るスイッチン
グ素子とで、キンクに関してどのような差が生じるか調
べた。図２２は、実施の形態に係る第１のスイッチング
素子に係るソース領域に対してドレイン領域に印加した
電圧（ＶＤＳ）と、ドレイン電流（ＩＤ）との関係を示
すグラフである。図２３は、比較例に係る、ソース領域
に対してドレイン領域に印加した電圧（ＶＤＳ）と、ド
レイン電流（ＩＤ）との関係を示すグラフである。な
お、ＶＧは、ゲート電圧を意味する。
る第１のスイッチング素子と、比較例に係るスイッチン
グ素子とで、キンクに関してどのような差が生じるか調
べた。図２２は、実施の形態に係る第１のスイッチング
素子に係るソース領域に対してドレイン領域に印加した
電圧（ＶＤＳ）と、ドレイン電流（ＩＤ）との関係を示
すグラフである。図２３は、比較例に係る、ソース領域
に対してドレイン領域に印加した電圧（ＶＤＳ）と、ド
レイン電流（ＩＤ）との関係を示すグラフである。な
お、ＶＧは、ゲート電圧を意味する。
【００９４】なお、実施の形態に係る第１のスイッチン
グ素子の具体的な構成は、ｎ型のＭＯＳトランジスタお
よびｎｐｎ型のバイポーラトランジスタからなり、素子
形成領域におけるゲート電極層の幅を０．８μｍとし、
電界効果型トランジスタの形成領域におけるゲート電極
層の長さを４μｍとし、バイポーラトランジスタの形成
領域におけるゲート電極層の幅を０．８μｍとし、バイ
ポーラトランジスタの形成領域におけるゲート電極層の
長さを４μｍとした。比較例の構成は、単なるｎ型のＭ
ＯＳトランジスタとした。比較例において、ゲート幅を
０．８μｍとし、ゲート長を８μｍとした。実施の形態
に係る第１のスイッチング素子と、比較例に係る電界効
果型トランジスタとは、同一のウエハ上に形成され、同
一のプロセス条件で形成された。
グ素子の具体的な構成は、ｎ型のＭＯＳトランジスタお
よびｎｐｎ型のバイポーラトランジスタからなり、素子
形成領域におけるゲート電極層の幅を０．８μｍとし、
電界効果型トランジスタの形成領域におけるゲート電極
層の長さを４μｍとし、バイポーラトランジスタの形成
領域におけるゲート電極層の幅を０．８μｍとし、バイ
ポーラトランジスタの形成領域におけるゲート電極層の
長さを４μｍとした。比較例の構成は、単なるｎ型のＭ
ＯＳトランジスタとした。比較例において、ゲート幅を
０．８μｍとし、ゲート長を８μｍとした。実施の形態
に係る第１のスイッチング素子と、比較例に係る電界効
果型トランジスタとは、同一のウエハ上に形成され、同
一のプロセス条件で形成された。
【００９５】比較例においては、図２３に示すように、
キンク（kink）が発生していることがわかる。しかし、
実施の形態に係る第１のスイッチング素子においては、
図２２に示すように、キンクが発生していないことがわ
かる。以上から、実施の形態に係る第１のスイッチング
素子によれば、キンクの発生を防止することができるこ
とがわかる。
キンク（kink）が発生していることがわかる。しかし、
実施の形態に係る第１のスイッチング素子においては、
図２２に示すように、キンクが発生していないことがわ
かる。以上から、実施の形態に係る第１のスイッチング
素子によれば、キンクの発生を防止することができるこ
とがわかる。
【００９６】（ヒストリ効果について）実施の形態に係
る第１のスイッチング素子と、比較例に係る半導体装置
とで、ヒストリ効果に関してどのような差が生じるか調
べた。図２４および図２５は、ゲート電圧（ＶＧ）と、
ドレイン電流（ＩＤ）との関係を示すグラフである。図
２４は、ソース領域に対してドレイン領域に印加した電
圧が１Ｖの場合におけるデータである。図２５は、ソー
ス領域に対してドレイン領域に印加した電圧が０．１Ｖ
の場合におけるデータである。図２４および図２５にお
いて、細線は実施の形態に係る第１のスイッチング素子
を示し、太線は比較例を示す。
る第１のスイッチング素子と、比較例に係る半導体装置
とで、ヒストリ効果に関してどのような差が生じるか調
べた。図２４および図２５は、ゲート電圧（ＶＧ）と、
ドレイン電流（ＩＤ）との関係を示すグラフである。図
２４は、ソース領域に対してドレイン領域に印加した電
圧が１Ｖの場合におけるデータである。図２５は、ソー
ス領域に対してドレイン領域に印加した電圧が０．１Ｖ
の場合におけるデータである。図２４および図２５にお
いて、細線は実施の形態に係る第１のスイッチング素子
を示し、太線は比較例を示す。
【００９７】なお、図２４および図２５において、グラ
フＡ１は実施の形態に係る第１のスイッチング素子のデ
ータであり、グラフＢ１は比較例のデータである。ま
た、実施の形態に係る第１のスイッチング素子および比
較例に係るスイッチング素子の条件は、キンクの項で説
明したものと同様である。
フＡ１は実施の形態に係る第１のスイッチング素子のデ
ータであり、グラフＢ１は比較例のデータである。ま
た、実施の形態に係る第１のスイッチング素子および比
較例に係るスイッチング素子の条件は、キンクの項で説
明したものと同様である。
【００９８】まず、図２４の実験データについて検討す
る。比較例においては、ヒストリ効果が顕著に現れてい
る。一方、実施の形態に係る第１のスイッチング素子に
おいては、ゲート電圧が約０．２５Ｖ以下においてヒス
トリ効果がわずかにみられるものの、比較例に比べて格
段にヒストリ効果が抑えられていることがわかる。
る。比較例においては、ヒストリ効果が顕著に現れてい
る。一方、実施の形態に係る第１のスイッチング素子に
おいては、ゲート電圧が約０．２５Ｖ以下においてヒス
トリ効果がわずかにみられるものの、比較例に比べて格
段にヒストリ効果が抑えられていることがわかる。
【００９９】次に、図２５の実験データについて検討す
る。比較例においては、ゲート電圧が約０．８Ｖ以下で
ヒストリ効果がみられる。一方、実施の形態に係る第１
のスイッチング素子においては、ゲート電圧が０．１５
Ｖ以下でヒストリ効果がみられる。つまり、実施の形態
に係る第１のスイッチング素子によれば、ヒストリ効果
が発生しないゲート電圧の範囲が、比較例に比べて広
い。
る。比較例においては、ゲート電圧が約０．８Ｖ以下で
ヒストリ効果がみられる。一方、実施の形態に係る第１
のスイッチング素子においては、ゲート電圧が０．１５
Ｖ以下でヒストリ効果がみられる。つまり、実施の形態
に係る第１のスイッチング素子によれば、ヒストリ効果
が発生しないゲート電圧の範囲が、比較例に比べて広
い。
【０１００】［変形例］上記の実施の形態は、本発明の
範囲内で種々の変更が可能である。
範囲内で種々の変更が可能である。
【０１０１】（１）上記の実施の形態においては、第１
電界効果型トランジスタはｎ型であり、第１バイポーラ
トランジスタはｎｐｎ型であり、第２電界効果型トラン
ジスタはｐ型であり、第２バイポーラトランジスタはｎ
ｐｎ型であった。しかし、第１電界効果型トランジスタ
はｐ型であり、第１バイポーラトランジスタはｐｎｐ型
であり、第２電界効果型トランジスタはｎ型であり、第
２バイポーラトランジスタはｐｎｐ型であってもよい。
電界効果型トランジスタはｎ型であり、第１バイポーラ
トランジスタはｎｐｎ型であり、第２電界効果型トラン
ジスタはｐ型であり、第２バイポーラトランジスタはｎ
ｐｎ型であった。しかし、第１電界効果型トランジスタ
はｐ型であり、第１バイポーラトランジスタはｐｎｐ型
であり、第２電界効果型トランジスタはｎ型であり、第
２バイポーラトランジスタはｐｎｐ型であってもよい。
【０１０２】（２）上記の実施の形態においては、第１
のゲート電極層１１０は、素子形成領域１６を跨ぐよう
にして設けられている。そして、第１のゲート電極層１
１０の側部から素子分離領域１６に達する第１の電極層
６０が形成されている。しかし、これに限定されず、図
２７に示すように、第１のゲート電極層１１０と第１の
層７０と第２の層７２とで、第１の領域Ａ１０、第２の
領域Ａ２０および第３の領域Ａ３０を構成してもよい。
第１の層７０および第２の層７２の材質は、特に限定さ
れず、たとえば絶縁性の材質（酸化シリコン、窒化シリ
コン）を挙げることができる。
のゲート電極層１１０は、素子形成領域１６を跨ぐよう
にして設けられている。そして、第１のゲート電極層１
１０の側部から素子分離領域１６に達する第１の電極層
６０が形成されている。しかし、これに限定されず、図
２７に示すように、第１のゲート電極層１１０と第１の
層７０と第２の層７２とで、第１の領域Ａ１０、第２の
領域Ａ２０および第３の領域Ａ３０を構成してもよい。
第１の層７０および第２の層７２の材質は、特に限定さ
れず、たとえば絶縁性の材質（酸化シリコン、窒化シリ
コン）を挙げることができる。
【０１０３】この変形例において、ゲート電極層１１
０、第１の層７０および第２の層７２の接続関係は、た
とえば次の関係がある。ａ）第１の層７０の端部がゲー
ト電極層１１０に連続し、第２の層７２の端部もゲート
電極層１１０に連続している態様。ｂ）第１の層７０の
端部がゲート電極層１１０に連続し、第２の層７２の端
部が第１の層７０の端部に連続している態様。ｃ）第２
の層７２の端部がゲート電極層１１０に連続し、第１の
層７０の端部が第２の層７２に連続している態様。
０、第１の層７０および第２の層７２の接続関係は、た
とえば次の関係がある。ａ）第１の層７０の端部がゲー
ト電極層１１０に連続し、第２の層７２の端部もゲート
電極層１１０に連続している態様。ｂ）第１の層７０の
端部がゲート電極層１１０に連続し、第２の層７２の端
部が第１の層７０の端部に連続している態様。ｃ）第２
の層７２の端部がゲート電極層１１０に連続し、第１の
層７０の端部が第２の層７２に連続している態様。
【０１０４】また、この変形例（２）は、第２のスイッ
チング素子１０００Ｂにおいても適用することができ
る。
チング素子１０００Ｂにおいても適用することができ
る。
【０１０５】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】実施の形態に係る半導体装置を模式的に示す平
面図である。
面図である。
【図２】実施の形態に係る半導体装置の等価回路を示
す。
す。
【図３】第１のスイッチング素子を模式的に示す平面図
である。
である。
【図４】第１のゲート電極層が形成されているレベルに
おける第１のスイッチング素子の平面を模式的に示す平
面図である。
おける第１のスイッチング素子の平面を模式的に示す平
面図である。
【図５】ＳＯＩ層の表面レベルにおける第１のスイッチ
ング素子の平面を模式的に示す平面図である。
ング素子の平面を模式的に示す平面図である。
【図６】図３におけるＡ−Ａ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図７】図３におけるＢ−Ｂ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図８】図３におけるＣ−Ｃ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図９】第２のスイッチング素子を模式的に示す平面図
である。
である。
【図１０】第２のゲート電極層が形成されているレベル
における第２のスイッチング素子の平面を模式的に示す
平面図である。
における第２のスイッチング素子の平面を模式的に示す
平面図である。
【図１１】ＳＯＩ層の表面レベルにおける第２のスイッ
チング素子の平面を模式的に示す平面図である。
チング素子の平面を模式的に示す平面図である。
【図１２】図９におけるＤ−Ｄ線に沿った断面を模式的
に示す断面図である。
に示す断面図である。
【図１３】図９におけるＥ−Ｅ線に沿った断面を模式的
に示す断面図である。
に示す断面図である。
【図１４】図９におけるＦ−Ｆ線に沿った断面を模式的
に示す断面図である。
に示す断面図である。
【図１５】実施の形態に係る半導体装置の製造工程を模
式的に示す平面図である。
式的に示す平面図である。
【図１６】実施の形態に係る半導体装置の製造工程を模
式的に示す平面図である。
式的に示す平面図である。
【図１７】実施の形態に係る半導体装置の製造工程を模
式的に示す平面図である。
式的に示す平面図である。
【図１８】実施の形態に係る半導体装置の製造工程を模
式的に示す平面図である。
式的に示す平面図である。
【図１９】実施の形態に係る半導体装置の製造工程を模
式的に示す平面図である。
式的に示す平面図である。
【図２０】実施の形態に係る半導体装置の製造工程を模
式的に示す平面図である。
式的に示す平面図である。
【図２１】作用効果を説明するための断面模式図であ
る。
る。
【図２２】実施例に係るソース領域に対してドレイン領
域に印加した電圧（ＶＤＳ）と、ドレイン電流（ＩＤ）
との関係を示すグラフである。
域に印加した電圧（ＶＤＳ）と、ドレイン電流（ＩＤ）
との関係を示すグラフである。
【図２３】比較例に係る、ソース領域に対してドレイン
領域に印加した電圧（ＶＤＳ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。
領域に印加した電圧（ＶＤＳ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。
【図２４】ゲート電圧（ＶＧ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が１Ｖの場合におけるデー
タである。
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が１Ｖの場合におけるデー
タである。
【図２５】ゲート電圧（ＶＧ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が０．１Ｖの場合における
データである。
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が０．１Ｖの場合における
データである。
【図２６】従来例に係るＳＯＩ基板の上に形成されたＭ
ＯＳトランジスタを模式的に示す断面図である。
ＯＳトランジスタを模式的に示す断面図である。
【図２７】ゲート電極層が形成されている層における半
導体装置の変形例を模式的に示す平面図である。
導体装置の変形例を模式的に示す平面図である。
１０ ＳＯＩ基板
１０ａ ＳＯＩ層
１４ 素子分離領域
１６ａ 第１の素子形成領域
１６ｂ 第２の素子形成領域
４０ ｐ型不純物拡散層
５０ａ 第１のｐ型ボディ領域
５０ｂ 第２のｐ型ボディ領域
５０ｃ 第３のｐ型ボディ領域
５０ｄ 第４のｐ型ボディ領域
５２ａ 第１のｎ型ボディ領域
５４ａ 第２のｎ型ボディ領域
６０ 第１の電極層
６０ａ 第１の電極層の形成予定領域
６２ 第３の電極層
６２ａ 第３の電極層の形成予定領域
８０ 層間絶縁層
８２ａ 第１のスルーホール
８２ｂ 第２のスルーホール
８２ｃ 第３のスルーホール
８２ｄ 第４のスルーホール
８２ｅ 第５のスルーホール
８２ｆ 第６のスルーホール
８２ｇ 第７のスルーホール
８２ｈ 第８のスルーホール
８４ａ 第１のコンタクト層
８４ｂ 第２のコンタクト層
８４ｃ 第３のコンタクト層
８４ｄ 第４のコンタクト層
８４ｅ 第５のコンタクト層
８４ｆ 第６のコンタクト層
８４ｇ 第７のコンタクト層
８４ｈ 第８のコンタクト層
９０ａ 第１の配線層
９０ｂ 第２の配線層
９０ｃ 第３の配線層
９０ｄ 第４の配線層
９０ｅ 第５の配線層
９０ｆ 第６の配線層
１００ ｎ型の電界効果型トランジスタ
１１０ ゲート電極層
１１０ａ ゲート電極層の形成予定領域
１２０ ｎ型ソース領域
１３０ ｎ型ドレイン領域
１４０ 第１のゲート絶縁層
２００ 第１のｎｐｎ型のバイポーラトランジスタ
２１０ 第１のｎ型エミッタ領域
２２０ 第１のｐ型ベース領域
２２２ 第１のｐ型不純物拡散層
２３０ 第１のｎ型コレクタ領域
３００ ｐ型の電界効果型トランジスタ
３１０ 第２のゲート電極層
３１０ａ 第２のゲート電極層の形成予定領域
３２０ ｐ型ソース領域
３３０ ｐ型ドレイン領域
３４０ ゲート絶縁層
４００ 第２のｎｐｎ型バイポーラトランジスタ
４１０ 第２のｎ型エミッタ領域
４２０ 第２のｐ型ベース領域
４２２ 第２のｐ型不純物拡散層
４３０ 第２のｎ型コレクタ領域
Ａ１０ 第１の領域
Ａ２０ 第２の領域
Ａ３０ 第３の領域
Ｂ１０ 第４の領域
Ｂ２０ 第５の領域
Ｂ３０ 第６の領域
１０００ 半導体装置
１０００Ａ 第１のスイッチング素子
１０００Ｂ 第２のスイッチング素子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/78 ６１３Ｚ
29/786
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 21/8249
Claims (21)
- 【請求項１】 絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成された素子分離領域と、 前記素子分離領域によって画定された、第１の素子形成
領域と、第２の素子形成領域とを含み、 前記第１の素子形成領域には、第１バイポーラトランジ
スタと第１電界効果型トラジスタとをともに含み、 前記第１バイポーラトランジスタは、第１の第１導電型
エミッタ領域と、第１の第２導電型ベース領域と、第１
の第１導電型コレクタ領域とを含み、 前記第１電界効果型トランジスタは、第１のゲート電極
層と、第１導電型ソース領域と、第１導電型ドレイン領
域とを含み、 前記第１電界効果型トランジスタは、さらに、少なくと
も前記第１導電型ソース領域と前記第１導電型ドレイン
領域との間において形成された、第１の第２導電型ボデ
ィ領域を有し、 前記第１の第２導電型ボディ領域と、前記第１導電型ソ
ース領域とは、電気的に接続され、 前記第１の第２導電型ボディ領域と、前記第１の第２導
電型ベース領域とは、電気的に接続され、 前記第１導電型ドレイン領域と、前記第１の第１導電型
コレクタ領域とは、電気的に接続され、 前記第１導電型ソース領域と、前記第１の第１導電型エ
ミッタ領域とは、構造的に分離して形成され、 前記第２の素子形成領域には、第２バイポーラトランジ
スタと第２電界効果型トラジスタとをともに含み、 前記第２バイポーラトランジスタは、第２の第１導電型
エミッタ領域と、第２の第２導電型ベース領域と、第２
の第１導電型コレクタ領域とを含み、 前記第２電界効果型トランジスタは、第２のゲート電極
層と、第２導電型ソース領域と、第２導電型ドレイン領
域とを含み、 前記第２電界効果型トランジスタは、さらに、少なくと
も前記第２導電型ソース領域と前記第２導電型ドレイン
領域との間において形成された、第１の第１導電型ボデ
ィ領域とを有し、 前記第１の第１導電型ボディ領域と、前記第２の第１導
電型コレクタ領域とは、電気的に接続され、 前記第２導電型ソース領域と、前記第２の第１導電型コ
レクタ領域とは、電気的に接続され、 前記第２導電型ドレイン領域と、前記第２の第２導電型
ベース領域とは、電気的に接続され、 前記第１の第１導電型コレクタ領域と、前記第２の第１
導電型エミッタ領域とは、電気的に接続され、 前記第１のゲート電極層と、前記第２のゲート電極層と
は、電気的に接続され、 前記第１のゲート電極層の側部に連続し、前記素子分離
領域に達する第１の電極層を有し、 前記第１のゲート電極層は、前記素子形成領域を跨ぐよ
うにして形成され、 前記第１電界効果型トランジスタ形成領域における第１
のゲート電極層と、前記第１の電極層と、前記素子分離
領域とで囲まれた第１の領域において、前記第１導電型
ソース領域が形成され、 前記第１のゲート電極層と、前記素子分離領域とで囲ま
れた第２の領域において、前記第１導電型ドレイン領域
および前記第１導電型コレクタ領域が形成され、 前記第１バイポーラトランジスタ形成領域における第１
のゲート電極層と、前記第１の電極層と、前記素子分離
領域とで囲まれた第３の領域において、前記第１導電型
エミッタ領域が形成され、 前記第１の第２導電型ボディ領域は、少なくとも、前記
第１電界効果型トランジスタ形成領域における第１のゲ
ート電極層の下方、および前記第１の電極層の一部の下
方において形成されている、半導体装置。 - 【請求項２】 請求項１において、 さらに、一方の端部が前記第２のゲート電極層の側部に
連続し、他方の端部が前記素子分離領域に達する第２の
電極層を有し、 前記第２のゲート電極層は、前記第２の素子形成領域を
跨ぐようにして形成され、 前記第２電界効果型トランジスタ形成領域における第２
のゲート電極層と、前記第２の電極層と、前記素子分離
領域とで囲まれた第４の領域において、前記第２導電型
ドレイン領域が形成され、 前記第２のゲート電極層と、前記素子分離領域とで囲ま
れた第５の領域において、前記第２導電型ソース領域お
よび前記第１導電型コレクタ領域が形成され、 前記第２バイポーラトランジスタ形成領域における第２
のゲート電極層と、前記第２の電極層と、前記素子分離
領域とで囲まれた第６の領域において、前記第１導電型
エミッタ領域が形成され、 前記第１の第１導電型ボディ領域は、前記第２のゲート
電極層の下方において形成されている、半導体装置。 - 【請求項３】 請求項１および２のいずれかにおいて、 さらに、前記第１の素子形成領域において、第２の第１
導電型ボディ領域を有し、 前記第１の第２導電型ベース領域と前記第１の第１導電
型コレクタ領域との間の半導体層において形成されてい
る、半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 さらに、前記第１の素子形成領域において、第２導電型
の不純物拡散層が形成され、 前記第２導電型の不純物拡散層は、前記第１の領域にお
ける半導体層であって、前記第１導電型ソース領域と前
記第１の第２導電型ボディ領域との間の半導体層におい
て形成され、 前記第１導電型ソース領域と、前記第１の第２導電型ボ
ディ領域とは、前記第２導電型の不純物拡散層を介し
て、電気的に接続されている、半導体装置。 - 【請求項５】 請求項４において、 前記第２導電型の不純物拡散層と前記第１導電型ソース
領域とを電気的に接続するためのコンタクト層が形成さ
れ、 前記コンタクト層は、前記第２導電型の不純物拡散層と
前記第１導電型ソース領域とを跨ぐようにして形成され
た、半導体装置。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記第１の第１導電型コレクタ領域と、前記第１の第１
導電型エミッタ領域との間の半導体層であって、前記素
子分離領域の近傍の半導体層に、第３の第２導電型ボデ
ィ領域が形成されている、半導体装置。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記第２の素子形成領域において、前記第２導電型ソー
ス領域と、前記第２の第１導電型コレクタ領域とを電気
的に接続するためのコンタクト層が形成され、 前記コンタクト層は、前記第２導電型ソース領域と、前
記第２の第１導電型コレクタ領域とを跨ぐようにして形
成されている、半導体装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記第２の第１導電型コレクタ領域と、前記第２の第１
導電型エミッタ領域との間の半導体層であって、前記素
子分離領域の近傍の半導体層に、第４の第２導電型ボデ
ィ領域が形成されている、半導体装置。 - 【請求項９】 請求項１〜８のいずれかにおいて、 前記第１導電型は、ｎ型であり、 前記第２導電型は、ｐ型である、半導体装置。
- 【請求項１０】 請求項１〜８のいずれかにおいて、 前記第１導電型は、ｐ型であり、 前記第２導電型は、ｎ型である、半導体装置。
- 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記半導体層は、シリコン層である、半導体装置。
- 【請求項１２】 絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成された素子分離領域と、 前記素子分離領域によって画定された、第１の素子形成
領域と、第２の素子形成領域とを含み、 前記第１の素子形成領域には、第１バイポーラトランジ
スタと第１電界効果型トラジスタとをともに含み、 前記半導体層の上に、第１のゲート電極層が形成され、 前記第１のゲート電極層は、前記第１の素子形成領域を
跨ぐようにして形成され、 前記半導体層の上に、第１の電極層が形成され、 前記第１の電極層は、一方の端部が前記第１のゲート電
極層の側部に連続し、他方の端部が前記素子分離領域に
達し、 前記第１電界効果型トランジスタの形成領域における第
１のゲート電極層と、前記第１の電極層と、前記素子分
離領域とで囲まれる第１の領域の少なくとも一部におい
て、第１の第１導電型不純物拡散層が形成され、 前記第１のゲート電極層と、前記素子分離領域と、で囲
まれる第２の領域において、第２の第１導電型不純物拡
散層が形成され、 前記第１バイポーラトランジスタの形成領域における第
１のゲート電極層と、前記第１の電極層と、前記素子分
離領域とで画定される第３の領域において、第３の第１
導電型不純物拡散層が形成され、 前記第１電界効果型トランジスタの形成領域における第
１のゲート電極層および前記第１の電極層の下方におい
て、第１の第２導電型ボディ領域が形成され、 前記第１バイポーラトランジスタの形成領域における第
１のゲート電極層および前記第１の電極層の下方であっ
て、前記第３の第１導電型不純物拡散層の周囲に沿っ
て、第１の第２導電型不純物拡散層が設けられ、 前記第１の第２導電型ボディ領域と、前記第１の第１導
電型不純物拡散層とは、電気的に接続され、 前記第１の第２導電型ボディ領域と、前記第１の第２導
電型不純物拡散層とは、電気的に接続され、 前記第２の素子形成領域には、第２バイポーラトランジ
スタと第２電界効果型トラジスタとをともに含み、 前記半導体層の上に、第２のゲート電極層が形成され、 前記第２のゲート電極層は、前記第２の素子形成領域を
跨ぐようにして形成され、 前記半導体層の上に、第２の電極層が形成され、 前記第２の電極層は、一方の端部が前記第２のゲート電
極層の側部に連続し、他方の端部が前記素子分離領域に
達し、 前記第２電界効果型トランジスタの形成領域における第
２のゲート電極層と、前記第１の電極層と、前記素子分
離領域とで囲まれる第４の領域において、第２の第２導
電型不純物拡散層が形成され、 前記第２のゲート電極層と、前記素子分離領域とで囲ま
れる第５の領域のうち、前記第２電界効果型トランジス
タの形成領域において、第３の第２導電型不純物拡散層
が形成され、 前記第２バイポーラトランジスタの形成領域における第
５の領域において、第４の第１導電型不純物拡散層が形
成され、 前記第２バイポーラトランジスタの形成領域における第
２のゲート電極層と、前記第２の電極層と、前記素子分
離領域とで囲まれる第６の領域において、第５の第１導
電型不純物拡散層が形成され、 前記第２のゲート電極層の下方において、第１導電型ボ
ディ領域が形成され、 前記第２バイポーラトランジスタの形成領域における第
２のゲート電極層および前記第２の電極層の下方であっ
て、前記第５の第１導電型不純物拡散層の周囲に沿っ
て、第４の第２導電型不純物拡散層が設けられ、 前記第１導電型ボディ領域と、前記第４の第１導電型不
純物拡散層とは、電気的に接続され、 前記第３の第２導電型不純物拡散層と、前記第４の第１
導電型不純物拡散層とは、電気的に接続され、 前記第２の第２導電型不純物拡散層と、前記第４の第２
導電型不純物拡散層とは、電気的に接続され、 前記第２の第１導電型不純物拡散層と、前記第５の第１
導電型不純物拡散層とは、電気的に接続され、 前記第１のゲート電極層と、前記第２のゲート電極層と
は、電気的に接続されている、半導体装置。 - 【請求項１３】 請求項１２において、 さらに、前記第１の素子形成領域において、第２の第１
導電型ボディ領域を有し、 前記第１の第２導電型不純物拡散層と前記第２の第１導
電型不純物拡散層との間の半導体層において形成されて
いる、半導体装置。 - 【請求項１４】 請求項１２および１３のいずれかにお
いて、 さらに、前記第１の素子形成領域において、第２導電型
の不純物拡散層が形成され、 前記第２導電型の不純物拡散層は、前記第１の領域にお
ける半導体層であって、前記第１の第１導電型不純物拡
散層と前記第１の第２導電型不純物拡散層との間の半導
体層において形成され、 前記第１の第１導電型不純物拡散層と、前記第１の第２
導電型不純物拡散層とは、前記第２導電型の不純物拡散
層を介して、電気的に接続されている、半導体装置。 - 【請求項１５】 請求項１４において、 前記第２導電型の不純物拡散層と前記第１の第１導電型
不純物拡散層とを電気的に接続するためのコンタクト層
が形成され、 前記コンタクト層は、前記第２導電型の不純物拡散層と
前記第１の第１導電型不純物拡散層とを跨ぐようにして
形成された、半導体装置。 - 【請求項１６】 請求項１２〜１５のいずれかにおい
て、 前記第２の第１導電型不純物拡散層と、前記第３の第１
導電型不純物拡散層との間の半導体層であって、前記素
子分離領域の近傍の半導体層に、第３の第２導電型不純
物拡散層が形成されている、半導体装置。 - 【請求項１７】 請求項１２〜１６のいずれかにおい
て、 前記第２の素子形成領域において、前記第３の第２導電
型不純物拡散層と、前記第４の第１導電型不純物拡散層
とを電気的に接続するためのコンタクト層が形成され、 前記コンタクト層は、前記第３の第２導電型不純物拡散
層と、前記第４の第１導電型不純物拡散層とを跨ぐよう
にして形成されている、半導体装置。 - 【請求項１８】 請求項１２〜１７のいずれかにおい
て、 前記第４の第１導電型不純物拡散層と、前記第３の第１
導電型不純物拡散層との間の半導体層であって、前記素
子分離領域の近傍の半導体層に、第４の第２導電型不純
物拡散層が形成されている、半導体装置。 - 【請求項１９】 絶縁層と、該絶縁層の上に形成された
半導体層とを含む半導体装置の製造方法であって、 前記半導体層において素子分離領域を形成し、第１の素
子形成領域および第２の素子形成領域を画定する工程
（Ａ）、 前記第１の素子形成領域において、第１電界効果型トラ
ンジスタと第１バイポーラトランジスタとを形成する工
程（Ｂ）であって、 前記工程（Ｂ）は、 （Ｂ−１）少なくとも、第１のゲート電極層の形成予定
領域における半導体層において、第１の第２導電型不純
物拡散層を形成する工程、 （Ｂ−２）前記第１の素子形成領域における半導体層の
上に、第１のゲート電極層および第１の電極層を形成す
る工程であって、 前記第１の電極層は、前記第１のゲート電極層に連続
し、かつ、前記素子分離領域に達し、 （Ｂ−３）前記バイポーラトランジスタの形成領域にお
ける第１のゲート電極層と、前記第１の電極層と、前記
素子分離領域とで囲まれる第３の領域の半導体層におい
て、第１の第２導電型不純物拡散層を形成する工程、 （Ｂ−４）熱処理をすることにより、前記第１の第２導
電型不純物拡散層を熱拡散して、前記第１のゲート電極
層の一部の下、および前記第１の電極層の下の半導体層
において、前記第１バイポーラトランジスタの第１の第
２導電型不純物拡散層を形成し、該第１の第２導電型不
純物拡散層と前記第１の第２導電型不純物拡散層とを電
気的に接続する工程、 （Ｂ−５）前記第１電界効果型トランジスタの形成領域
における第１のゲート電極層と、前記第１の電極層と、
前記素子分離領域とで囲まれた第１の領域の少なくとも
一部に、前記第１電界効果型トランジスタの、第１の第
１導電型不純物拡散層を形成する工程、 （Ｂ−６）前記第１のゲート電極層と前記素子分離領域
とで囲まれた第２の領域の一部に、前記第１電界効果型
トランジスタの、第１導電型ドレイン領域を形成する工
程、 （Ｂ−７）前記第２の領域の一部に、前記第１バイポー
ラトランジスタの、第２の第１導電型不純物拡散層を形
成する工程、および （Ｂ−８）前記第３の領域において、前記第１バイポー
ラトランジスタの、第３の第１導電型不純物拡散層を形
成する工程、および （Ｂ−９）前記第１の第２導電型不純物拡散層と前記第
１の第１導電型不純物拡散層を電気的に接続する工程を
含み、 前記第２の素子形成領域において、第２電界効果型トラ
ンジスタと第２バイポーラトランジスタとを形成する工
程（Ｃ）であって、 前記工程（Ｃ）は、 （Ｃ−１）少なくとも、第２のゲート電極層の形成予定
領域における半導体層において、第１の第１導電型不純
物拡散層を形成する工程、 （Ｃ−２）少なくとも、第２の電極層の形成予定領域に
おける半導体層の一部において、第２の第２導電型不純
物拡散層を形成する工程、 （Ｃ−３）前記第２の素子形成領域における半導体層の
上に、第２のゲート電極層および第２の電極層を形成す
る工程であって、 前記第２の電極層は、一方の端部が前記ゲート電極層の
側部に連続し、かつ、他方の端部が前記素子分離領域に
達し、 （Ｃ−４）前記第２バイポーラトランジスタの形成領域
における第２のゲート電極層と、前記第２の電極層と、
前記素子分離領域とで囲まれる第６の領域の半導体層に
おいて、第２の第２導電型不純物拡散層を形成する工
程、 （Ｃ−５）熱処理をすることにより、前記第２の第２導
電型不純物拡散層を熱拡散して、前記第２のゲート電極
層の一部の下、および前記第２の電極層の下の半導体層
において、前記第２バイポーラトランジスタの、第２の
第２導電型不純物拡散層を形成し、該第２の第２導電型
不純物拡散層と前記第２の第２導電型不純物拡散層とを
電気的に接続する工程、 （Ｃ−６）前記第２電界効果型トランジスタの形成領域
における第２のゲート電極層と前記第２の電極層と前記
素子分離領域とで囲まれた第４の領域に、前記第２電界
効果型トランジスタの、第２導電型ドレイン領域を形成
する工程であって、 前記第２導電型ドレイン領域は、前記第２の第２導電型
不純物拡散層を介して、前記第２の第２導電型不純物拡
散層と電気的に接続し、 （Ｃ−７）前記第２のゲート電極層と前記素子分離領域
とで囲まれた第５の領域の一部に、前記第２電界効果型
トランジスタの、第２導電型不純物拡散層を形成する工
程、 （Ｃ−８）前記第５の領域の一部に、前記第２バイポー
ラトランジスタの、第２の第１導電型不純物拡散層を形
成する工程であって、 前記第４の第１導電型不純物拡散層は、前記第１の第１
導電型不純物拡散層と電気的に接続し、 （Ｃ−９）前記第６の領域において、前記第２バイポー
ラトランジスタの、第２の第１導電型不純物拡散層を形
成する工程、および （Ｃ−１０）前記第３の第２導電型不純物拡散層と前記
第４の第１導電型不純物拡散層とを電気的に接続する工
程を含み、 前記第１の第１導電型不純物拡散層と、前記第２の第１
導電型不純物拡散層とを電気的に接続する工程（Ｄ）、
および 前記第１のゲート電極層と、前記第２のゲート電極層と
を、電気的に接続する工程（Ｅ）を含む、半導体装置の
製造方法。 - 【請求項２０】 請求項１９において、 前記第２の第１導電型不純物拡散層と、前記第３の第１
導電型不純物拡散層との間の半導体層であって、前記素
子分離領域の近傍の半導体層に、第３の第２導電型不純
物拡散層を形成する工程を含む、半導体装置の製造方
法。 - 【請求項２１】 請求項１９および２０のいずれかにお
いて、 前記第２の第１導電型不純物拡散層と、前記第２の第１
導電型不純物拡散層との間の半導体層であって、前記素
子分離領域の近傍の半導体層に、第４の第２導電型不純
物拡散層を形成する工程を含む、半導体装置の製造方
法。
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