JP3485089B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタおよびバイポーラトランジスタを有する半導体装
置およびその製造方法に関する。
ジスタおよびバイポーラトランジスタを有する半導体装
置およびその製造方法に関する。
【０００２】
【背景技術】ＳＯＩ構造のＭＯＳ電界効果トランジスタ
は、通常のＭＯＳ電界効果トランジスタに比べ、低消費
電力で、かつ高速で駆動させることができる。
は、通常のＭＯＳ電界効果トランジスタに比べ、低消費
電力で、かつ高速で駆動させることができる。
【０００３】図２０は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。シリコン基板２００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが形
成されている。埋め込み酸化膜１１００上であって、か
つソース領域１２００とドレイン領域１３００との間に
は、ボディ領域１４００が形成されている。ボディ領域
１４００上には、ゲート絶縁膜を介してゲート電極１５
００が形成されている。
ランジスタの一例の模式図である。シリコン基板２００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが形
成されている。埋め込み酸化膜１１００上であって、か
つソース領域１２００とドレイン領域１３００との間に
は、ボディ領域１４００が形成されている。ボディ領域
１４００上には、ゲート絶縁膜を介してゲート電極１５
００が形成されている。
【０００４】ところで、このＭＯＳ電界効果トランジス
タのボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン化現象により発生した
キャリアは、ボディ領域１４００に蓄積されることにな
る。ボディ領域１４００においてキャリアが蓄積される
と、ボディ領域１４００の電位が変化する。いわゆる基
板浮遊効果とよばれる現象が生じる。基板浮遊効果が生
じることにより、ＭＯＳ電界効果型トランジスタにおい
て、キンク現象や、ヒストリ効果が生じる。
タのボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン化現象により発生した
キャリアは、ボディ領域１４００に蓄積されることにな
る。ボディ領域１４００においてキャリアが蓄積される
と、ボディ領域１４００の電位が変化する。いわゆる基
板浮遊効果とよばれる現象が生じる。基板浮遊効果が生
じることにより、ＭＯＳ電界効果型トランジスタにおい
て、キンク現象や、ヒストリ効果が生じる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、基板
浮遊効果が抑えられた半導体装置およびその製造方法を
提供することにある。
浮遊効果が抑えられた半導体装置およびその製造方法を
提供することにある。
【０００６】
【課題を解決するための手段】（半導体装置）
（ａ）本発明の第１の半導体装置は、絶縁層と、前記絶
縁層上に形成された半導体層と、前記半導体層内に形成
された素子分離領域と、前記素子分離領域によって画定
された素子形成領域と、を含み前記素子形成領域の少な
くとも一つには、バイポーラトランジスタと電界効果型
トランジスタとをともに含み、さらに、少なくともソー
ス領域とドレイン領域との間において形成されたボディ
領域とを有し、前記ボディ領域と、前記ソース領域と
は、電気的に接続され、前記ボディ領域と、ベース領域
とは、電気的に接続され、前記ドレイン領域と、コレク
タ領域とは、電気的に接続され、前記ソース領域と、エ
ミッタ領域とは、構造的に分離して形成されている。
縁層上に形成された半導体層と、前記半導体層内に形成
された素子分離領域と、前記素子分離領域によって画定
された素子形成領域と、を含み前記素子形成領域の少な
くとも一つには、バイポーラトランジスタと電界効果型
トランジスタとをともに含み、さらに、少なくともソー
ス領域とドレイン領域との間において形成されたボディ
領域とを有し、前記ボディ領域と、前記ソース領域と
は、電気的に接続され、前記ボディ領域と、ベース領域
とは、電気的に接続され、前記ドレイン領域と、コレク
タ領域とは、電気的に接続され、前記ソース領域と、エ
ミッタ領域とは、構造的に分離して形成されている。
【０００７】（ｂ）本発明の第２の半導体装置は、絶縁
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された素子形成領域と、を含み前記素子形
成領域の少なくとも一つには、バイポーラトランジスタ
と電界効果型トランジスタとをともに含み、前記バイポ
ーラトランジスタは、第１導電型のエミッタ領域と、第
２導電型のベース領域と、第１導電型のコレクタ領域と
を含み、前記電界効果型トランジスタは、ゲート電極層
と、第１導電型のソース領域と、第１導電型のドレイン
領域とを含み、さらに、少なくとも前記ソース領域と前
記ドレイン領域との間において形成された、第１の第２
導電型ボディ領域とを有し、前記第１の第２導電型ボデ
ィ領域と、前記ソース領域とは、電気的に接続され、前
記第１の第２導電型ボディ領域と、前記ベース領域と
は、電気的に接続され、前記ドレイン領域と、前記コレ
クタ領域とは、電気的に接続され、前記ソース領域と、
前記エミッタ領域とは、構造的に分離して形成されてい
る。
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された素子形成領域と、を含み前記素子形
成領域の少なくとも一つには、バイポーラトランジスタ
と電界効果型トランジスタとをともに含み、前記バイポ
ーラトランジスタは、第１導電型のエミッタ領域と、第
２導電型のベース領域と、第１導電型のコレクタ領域と
を含み、前記電界効果型トランジスタは、ゲート電極層
と、第１導電型のソース領域と、第１導電型のドレイン
領域とを含み、さらに、少なくとも前記ソース領域と前
記ドレイン領域との間において形成された、第１の第２
導電型ボディ領域とを有し、前記第１の第２導電型ボデ
ィ領域と、前記ソース領域とは、電気的に接続され、前
記第１の第２導電型ボディ領域と、前記ベース領域と
は、電気的に接続され、前記ドレイン領域と、前記コレ
クタ領域とは、電気的に接続され、前記ソース領域と、
前記エミッタ領域とは、構造的に分離して形成されてい
る。
【０００８】本発明の半導体装置の半導体装置によれ
ば、基板浮遊効果が発生するのを抑えることができる。
すなわち、しきい値電圧が変化したり、キンクやヒスト
リ効果が発生するのを抑えることができる。
ば、基板浮遊効果が発生するのを抑えることができる。
すなわち、しきい値電圧が変化したり、キンクやヒスト
リ効果が発生するのを抑えることができる。
【０００９】本発明の第１の半導体装置は、次の態様
（１）および（２）のうち、いずれかの態様をとること
ができる。
（１）および（２）のうち、いずれかの態様をとること
ができる。
【００１０】（１）さらに、前記ゲート電極層の側部に
連続し、前記素子分離領域に達する第１の電極層を有
し、前記ゲート電極層は、前記素子形成領域を跨ぐよう
にして形成され、前記電界効果型トランジスタ形成領域
における前記ゲート電極層と、前記第１の電極層と、前
記素子分離領域とで囲まれた第１の領域において、前記
ソース領域が形成され、前記ゲート電極層と、前記素子
分離領域とで囲まれた第２の領域において、前記ドレイ
ン領域および前記コレクタ領域が形成され、前記バイポ
ーラトランジスタ形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで囲まれ
た第３の領域において、前記エミッタ領域が形成され、
前記第１の第２導電型ボディ領域は、少なくとも、前記
電界効果型トランジスタ形成領域における前記ゲート電
極層の下方、および前記第１の電極層の一部の下方にお
いて形成されている態様。
連続し、前記素子分離領域に達する第１の電極層を有
し、前記ゲート電極層は、前記素子形成領域を跨ぐよう
にして形成され、前記電界効果型トランジスタ形成領域
における前記ゲート電極層と、前記第１の電極層と、前
記素子分離領域とで囲まれた第１の領域において、前記
ソース領域が形成され、前記ゲート電極層と、前記素子
分離領域とで囲まれた第２の領域において、前記ドレイ
ン領域および前記コレクタ領域が形成され、前記バイポ
ーラトランジスタ形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで囲まれ
た第３の領域において、前記エミッタ領域が形成され、
前記第１の第２導電型ボディ領域は、少なくとも、前記
電界効果型トランジスタ形成領域における前記ゲート電
極層の下方、および前記第１の電極層の一部の下方にお
いて形成されている態様。
【００１１】（２）さらに、第１の層と第２の層とを有
し、前記第１の層は、一方の端部が前記ゲート電極層ま
たは前記第２の層に連続し、他方の端部が前記素子分離
領域に達し、前記第２の層は、一方の端部が前記ゲート
電極層または前記第１の層に連続し、他方の端部が前記
素子分離領域に達し、前記ゲート電極層と前記第１の層
と前記素子分離領域とで囲まれる第１の領域において、
前記ソース領域が形成され、前記ゲート電極層と前記第
２の層と前記素子分離領域とで囲まれる第２の領域にお
いて、前記ドレイン領域および前記コレクタ領域が形成
され、前記第１の層と前記第２の層と前記素子分離領域
とで囲まれる第３の領域において、前記エミッタ領域が
形成され、前記第１の層の一部の下、および、前記第２
の層の一部の下の半導体層において、前記ベース領域が
形成され、前記第１の第２導電型ボディ領域は、少なく
とも、前記ゲート電極層の下方および前記第１の層の一
部の下方において形成されている態様。
し、前記第１の層は、一方の端部が前記ゲート電極層ま
たは前記第２の層に連続し、他方の端部が前記素子分離
領域に達し、前記第２の層は、一方の端部が前記ゲート
電極層または前記第１の層に連続し、他方の端部が前記
素子分離領域に達し、前記ゲート電極層と前記第１の層
と前記素子分離領域とで囲まれる第１の領域において、
前記ソース領域が形成され、前記ゲート電極層と前記第
２の層と前記素子分離領域とで囲まれる第２の領域にお
いて、前記ドレイン領域および前記コレクタ領域が形成
され、前記第１の層と前記第２の層と前記素子分離領域
とで囲まれる第３の領域において、前記エミッタ領域が
形成され、前記第１の層の一部の下、および、前記第２
の層の一部の下の半導体層において、前記ベース領域が
形成され、前記第１の第２導電型ボディ領域は、少なく
とも、前記ゲート電極層の下方および前記第１の層の一
部の下方において形成されている態様。
【００１２】また、本発明の半導体装置は、次の態様
（３）〜（８）のうち、少なくともいずれかの態様をと
ることができる。
（３）〜（８）のうち、少なくともいずれかの態様をと
ることができる。
【００１３】（３）さらに、第１導電型ボディ領域を有
し、前記第１導電型ボディ領域は、前記ベース領域と前
記コレクタ領域との間の半導体層において形成されてい
る態様。
し、前記第１導電型ボディ領域は、前記ベース領域と前
記コレクタ領域との間の半導体層において形成されてい
る態様。
【００１４】（４）さらに、第２導電型の不純物拡散層
が形成され、前記第２導電型の不純物拡散層は、前記第
１の領域における半導体層であって、前記ソース領域と
前記第１の第２導電型ボディ領域との間の半導体層にお
いて形成され、前記ソース領域と、前記第１の第２導電
型ボディ領域とは、前記第２導電型の不純物拡散層を介
して、電気的に接続されている態様。
が形成され、前記第２導電型の不純物拡散層は、前記第
１の領域における半導体層であって、前記ソース領域と
前記第１の第２導電型ボディ領域との間の半導体層にお
いて形成され、前記ソース領域と、前記第１の第２導電
型ボディ領域とは、前記第２導電型の不純物拡散層を介
して、電気的に接続されている態様。
【００１５】（５）前記第２導電型の不純物拡散層と前
記ソース領域とを電気的に接続させるためのコンタクト
層が形成され、前記コンタクト層は、前記第２導電型の
不純物拡散層と前記ソース領域とを跨ぐようにして形成
された態様。
記ソース領域とを電気的に接続させるためのコンタクト
層が形成され、前記コンタクト層は、前記第２導電型の
不純物拡散層と前記ソース領域とを跨ぐようにして形成
された態様。
【００１６】（６）前記コレクタ領域と前記エミッタ領
域との間の半導体層であって、前記素子分離領域の近傍
の半導体層に、第２の第２導電型ボディ領域が形成され
ている態様。
域との間の半導体層であって、前記素子分離領域の近傍
の半導体層に、第２の第２導電型ボディ領域が形成され
ている態様。
【００１７】（７）前記第１導電型は、ｎ型であり、前
記第２導電型は、ｐ型である態様、または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
記第２導電型は、ｐ型である態様、または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
【００１８】（８）前記半導体層は、シリコン層である
態様。
態様。
【００１９】（ｃ）本発明の第３の半導体装置は、絶縁
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された素子形成領域と、を含み前記素子形
成領域の少なくとも一つには、バイポーラトランジスタ
と電界効果型トランジスタとをともに含み、前記半導体
層の上に、ゲート電極層が形成され、前記ゲート電極層
は、前記素子形成領域を跨ぐようにして形成され、前記
半導体層の上に、第１の電極層が形成され、前記第１の
電極層は、一方の端部が前記ゲート電極層の側部に連続
し、他方の端部が前記素子分離領域に達し、前記電界効
果型トランジスタの形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで囲まれ
る第１の領域の少なくとも一部において、第１の第１導
電型不純物拡散層が形成され、前記ゲート電極層と、前
記素子分離領域と、で囲まれる第２の領域において、第
２の第１導電型不純物拡散層が形成され、前記バイポー
ラトランジスタの形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで画定さ
れる第３の領域において、第３の第１導電型不純物拡散
層が形成され、前記電界効果型トランジスタの形成領域
における前記ゲート電極層および前記第１の電極層の下
方において、第１の第２導電型ボディ領域が形成され、
前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層および前記第１の電極層の下方であって、前
記第３の第１導電型不純物拡散層の周囲に沿って、第１
の第２導電型不純物拡散層が設けられ、前記第１の第２
導電型ボディ領域と、前記第１の第１導電型不純物拡散
層とは、電気的に接続され、前記第１の第２導電型ボデ
ィ領域と、前記第１の第２導電型不純物拡散層とは、電
気的に接続されている。
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された素子形成領域と、を含み前記素子形
成領域の少なくとも一つには、バイポーラトランジスタ
と電界効果型トランジスタとをともに含み、前記半導体
層の上に、ゲート電極層が形成され、前記ゲート電極層
は、前記素子形成領域を跨ぐようにして形成され、前記
半導体層の上に、第１の電極層が形成され、前記第１の
電極層は、一方の端部が前記ゲート電極層の側部に連続
し、他方の端部が前記素子分離領域に達し、前記電界効
果型トランジスタの形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで囲まれ
る第１の領域の少なくとも一部において、第１の第１導
電型不純物拡散層が形成され、前記ゲート電極層と、前
記素子分離領域と、で囲まれる第２の領域において、第
２の第１導電型不純物拡散層が形成され、前記バイポー
ラトランジスタの形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで画定さ
れる第３の領域において、第３の第１導電型不純物拡散
層が形成され、前記電界効果型トランジスタの形成領域
における前記ゲート電極層および前記第１の電極層の下
方において、第１の第２導電型ボディ領域が形成され、
前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層および前記第１の電極層の下方であって、前
記第３の第１導電型不純物拡散層の周囲に沿って、第１
の第２導電型不純物拡散層が設けられ、前記第１の第２
導電型ボディ領域と、前記第１の第１導電型不純物拡散
層とは、電気的に接続され、前記第１の第２導電型ボデ
ィ領域と、前記第１の第２導電型不純物拡散層とは、電
気的に接続されている。
【００２０】（半導体装置の製造方法）
（ａ）本発明の第１の半導体装置の製造方法は、絶縁層
と、前記絶縁層上に形成された半導体層と、を含む半導
体装置の製造方法であって、前記半導体層において素子
分離領域を形成し、素子形成領域を画定する工程
（Ａ）、同一の素子形成領域内に、電界効果型トランジ
スタとバイポーラトランジスタとを形成する工程（Ｂ）
を含み、前記工程（Ｂ）は、（Ｂ−１）少なくとも、ゲ
ート電極層の一部の形成予定領域および第１の電極層の
形成予定領域における半導体層において、第１の第２導
電型ボディ領域を形成する工程、（Ｂ−２）前記半導体
層の上に、前記ゲート電極層および前記第１の電極層を
形成する工程であって、前記第１の電極層は、前記ゲー
ト電極層の側部に連続し、前記素子分離領域に達し、
（Ｂ−３）前記バイポーラトランジスタの形成領域にお
けるゲート電極層と、前記第１の電極層と、素子分離領
域とで囲まれる第３の領域の半導体層において、第２導
電型の不純物拡散層を形成する工程、（Ｂ−４）熱処理
をすることにより、前記第２導電型の不純物拡散層を熱
拡散して、前記第ゲート電極層の下、および前記第１の
電極層の下の半導体層において、前記バイポーラトラン
ジスタのベース領域を形成し、該ベース領域と前記第１
の第２導電型ボディ領域とを電気的に接続する工程、
（Ｂ−５）前記電界効果型トランジスタにおける前記ゲ
ート電極層と、前記第１の電極層と前記素子分離領域と
で囲まれた第１の領域の少なくとも一部に、前記電界効
果型トランジスタの、第１導電型のソース領域を形成す
る工程、（Ｂ−６）前記ゲート電極層と前記素子分離領
域とで囲まれた第２の領域の一部に、前記電界効果型ト
ランジスタの、第１導電型のドレイン領域を形成する工
程、（Ｂ−７）前記第２の領域の一部に、前記バイポー
ラトランジスタの、第１導電型のコレクタ領域を形成す
る工程、および（Ｂ−８）前記第３の領域において、前
記バイポーラトランジスタの、第１導電型のエミッタ領
域を形成する工程、および（Ｂ−９）前記第１の第２導
電型ボディ領域と前記ソース領域とを電気的に接続する
工程を含む。
と、前記絶縁層上に形成された半導体層と、を含む半導
体装置の製造方法であって、前記半導体層において素子
分離領域を形成し、素子形成領域を画定する工程
（Ａ）、同一の素子形成領域内に、電界効果型トランジ
スタとバイポーラトランジスタとを形成する工程（Ｂ）
を含み、前記工程（Ｂ）は、（Ｂ−１）少なくとも、ゲ
ート電極層の一部の形成予定領域および第１の電極層の
形成予定領域における半導体層において、第１の第２導
電型ボディ領域を形成する工程、（Ｂ−２）前記半導体
層の上に、前記ゲート電極層および前記第１の電極層を
形成する工程であって、前記第１の電極層は、前記ゲー
ト電極層の側部に連続し、前記素子分離領域に達し、
（Ｂ−３）前記バイポーラトランジスタの形成領域にお
けるゲート電極層と、前記第１の電極層と、素子分離領
域とで囲まれる第３の領域の半導体層において、第２導
電型の不純物拡散層を形成する工程、（Ｂ−４）熱処理
をすることにより、前記第２導電型の不純物拡散層を熱
拡散して、前記第ゲート電極層の下、および前記第１の
電極層の下の半導体層において、前記バイポーラトラン
ジスタのベース領域を形成し、該ベース領域と前記第１
の第２導電型ボディ領域とを電気的に接続する工程、
（Ｂ−５）前記電界効果型トランジスタにおける前記ゲ
ート電極層と、前記第１の電極層と前記素子分離領域と
で囲まれた第１の領域の少なくとも一部に、前記電界効
果型トランジスタの、第１導電型のソース領域を形成す
る工程、（Ｂ−６）前記ゲート電極層と前記素子分離領
域とで囲まれた第２の領域の一部に、前記電界効果型ト
ランジスタの、第１導電型のドレイン領域を形成する工
程、（Ｂ−７）前記第２の領域の一部に、前記バイポー
ラトランジスタの、第１導電型のコレクタ領域を形成す
る工程、および（Ｂ−８）前記第３の領域において、前
記バイポーラトランジスタの、第１導電型のエミッタ領
域を形成する工程、および（Ｂ−９）前記第１の第２導
電型ボディ領域と前記ソース領域とを電気的に接続する
工程を含む。
【００２１】（ｂ）本発明の第２の半導体装置の製造方
法は、絶縁層と、前記絶縁層上に形成された半導体層
と、を含む半導体装置の製造方法であって、前記半導体
層において素子分離領域を形成し、素子形成領域を画定
する工程（Ｃ）、同一の素子形成領域内に、電界効果型
トランジスタとバイポーラトランジスタとを形成する工
程（Ｄ）を含み、前記工程（Ｄ）は、（Ｄ−１）少なく
とも、ゲート電極層の形成予定領域および第１の層の形
成予定領域における半導体層において、第１の第２導電
型ボディ領域を形成する工程、（Ｄ−２）前記半導体層
の上に、ゲート電極層を形成する工程、（Ｄ−３）前記
半導体層の上に、第１の層を形成する工程であって、前
記第１の層は、一方の端部が前記ゲート電極層または第
２の層に連続し、他方の端部が素子分離領域に達し、
（Ｄ−４）前記半導体層の上に、第２の層を形成する工
程であって、前記第２の層は、一方の端部が前記ゲート
電極層または第１の層に連続し、他方の端部が素子分離
領域に達し、（Ｄ−５）前記第１の層と、前記第２の層
と、前記素子分離領域とで囲まれた第３の領域の半導体
層において、第２導電型の不純物拡散層を形成する工
程、（Ｄ−６）熱処理をすることにより、前記第２導電
型の不純物拡散層を熱拡散して、前記第１の層の下、お
よび前記第２の層の下の半導体層において、前記バイポ
ーラトランジスタのベース領域を形成し、該ベース領域
と前記第１の第２導電型ボディ領域とを短絡させる工
程、（Ｄ−７）前記ゲート電極層と前記第１の層と前記
素子分離領域とで囲まれた第１の領域の少なくとも一部
に、前記電界効果型トランジスタの、第１導電型のソー
ス領域を形成する工程、（Ｄ−８）前記ゲート電極層と
前記第２の層と前記素子分離領域とで囲まれた第２の領
域の一部に、前記電界効果型トランジスタの、第１導電
型のドレイン領域を形成する工程、（Ｄ−９）前記ゲー
ト電極層と前記第２の層と前記素子分離領域とで囲まれ
た第２の領域の一部に、前記バイポーラトランジスタ
の、第１導電型のコレクタ領域を形成する工程、および
（Ｄ−１０）前記第１の層と前記第２の層と前記素子分
離領域とで囲まれた第３の領域において、前記バイポー
ラトランジスタの、第１導電型のエミッタ領域を形成す
る工程、および（Ｄ−１１）前記第１の第２導電型ボデ
ィ領域と前記ソース領域を電気的に接続する工程を含
む。
法は、絶縁層と、前記絶縁層上に形成された半導体層
と、を含む半導体装置の製造方法であって、前記半導体
層において素子分離領域を形成し、素子形成領域を画定
する工程（Ｃ）、同一の素子形成領域内に、電界効果型
トランジスタとバイポーラトランジスタとを形成する工
程（Ｄ）を含み、前記工程（Ｄ）は、（Ｄ−１）少なく
とも、ゲート電極層の形成予定領域および第１の層の形
成予定領域における半導体層において、第１の第２導電
型ボディ領域を形成する工程、（Ｄ−２）前記半導体層
の上に、ゲート電極層を形成する工程、（Ｄ−３）前記
半導体層の上に、第１の層を形成する工程であって、前
記第１の層は、一方の端部が前記ゲート電極層または第
２の層に連続し、他方の端部が素子分離領域に達し、
（Ｄ−４）前記半導体層の上に、第２の層を形成する工
程であって、前記第２の層は、一方の端部が前記ゲート
電極層または第１の層に連続し、他方の端部が素子分離
領域に達し、（Ｄ−５）前記第１の層と、前記第２の層
と、前記素子分離領域とで囲まれた第３の領域の半導体
層において、第２導電型の不純物拡散層を形成する工
程、（Ｄ−６）熱処理をすることにより、前記第２導電
型の不純物拡散層を熱拡散して、前記第１の層の下、お
よび前記第２の層の下の半導体層において、前記バイポ
ーラトランジスタのベース領域を形成し、該ベース領域
と前記第１の第２導電型ボディ領域とを短絡させる工
程、（Ｄ−７）前記ゲート電極層と前記第１の層と前記
素子分離領域とで囲まれた第１の領域の少なくとも一部
に、前記電界効果型トランジスタの、第１導電型のソー
ス領域を形成する工程、（Ｄ−８）前記ゲート電極層と
前記第２の層と前記素子分離領域とで囲まれた第２の領
域の一部に、前記電界効果型トランジスタの、第１導電
型のドレイン領域を形成する工程、（Ｄ−９）前記ゲー
ト電極層と前記第２の層と前記素子分離領域とで囲まれ
た第２の領域の一部に、前記バイポーラトランジスタ
の、第１導電型のコレクタ領域を形成する工程、および
（Ｄ−１０）前記第１の層と前記第２の層と前記素子分
離領域とで囲まれた第３の領域において、前記バイポー
ラトランジスタの、第１導電型のエミッタ領域を形成す
る工程、および（Ｄ−１１）前記第１の第２導電型ボデ
ィ領域と前記ソース領域を電気的に接続する工程を含
む。
【００２２】本発明の第２の半導体装置の製造方法は、
さらに、前記素子形成領域における前記第２の層の下の
半導体層であって、前記素子分離領域の近傍の半導体層
に、第２の第２導電型ボディ領域を形成する工程を含む
ことができる。
さらに、前記素子形成領域における前記第２の層の下の
半導体層であって、前記素子分離領域の近傍の半導体層
に、第２の第２導電型ボディ領域を形成する工程を含む
ことができる。
【００２３】本発明の第１および第２の半導体装置の製
造方法は、次の態様をとることができる。
造方法は、次の態様をとることができる。
【００２４】（１）前記第１導電型は、ｎ型であり、前
記第２導電型は、ｐ型である態様、または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
記第２導電型は、ｐ型である態様、または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
【００２５】（２）前記半導体層は、シリコン層である
態様。
態様。
【００２６】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２７】［半導体装置］
（デバイスの構造）以下、実施の形態に係る半導体装置
を説明する。図１は、本実施の形態の半導体装置を模式
的に示す平面図である。図２は、ゲート電極層が形成さ
れている層およびその層より下における半導体装置の平
面を模式的に示す平面図である。図３は、半導体層が形
成されている層における半導体装置の平面を模式的に示
す平面図である。具体的には、不純物拡散層およびボデ
ィ領域の構成を示す。図３において、右下がりの細い斜
線領域はｎ型の領域を示し、左下がりの細い斜線領域は
ｐ型の領域を示す。図４は、図１におけるＡ−Ａ線に沿
った断面を模式的に示す断面図である。図４は、具体的
には電界効果型トランジスタの断面を模式的に示す断面
図である。図５は、図１におけるＢ−Ｂ線に沿った断面
を模式的に示す断面図である。図６は、図１におけるＣ
−Ｃ線に沿った断面を模式的に示す断面図である。図６
は、具体的にはバイポーラトランジスタの断面を模式的
に示す断面図である。図７は、本実施の形態の等価回路
を示す。図１〜図３において、太い斜線領域は、素子分
離領域を示す。
を説明する。図１は、本実施の形態の半導体装置を模式
的に示す平面図である。図２は、ゲート電極層が形成さ
れている層およびその層より下における半導体装置の平
面を模式的に示す平面図である。図３は、半導体層が形
成されている層における半導体装置の平面を模式的に示
す平面図である。具体的には、不純物拡散層およびボデ
ィ領域の構成を示す。図３において、右下がりの細い斜
線領域はｎ型の領域を示し、左下がりの細い斜線領域は
ｐ型の領域を示す。図４は、図１におけるＡ−Ａ線に沿
った断面を模式的に示す断面図である。図４は、具体的
には電界効果型トランジスタの断面を模式的に示す断面
図である。図５は、図１におけるＢ−Ｂ線に沿った断面
を模式的に示す断面図である。図６は、図１におけるＣ
−Ｃ線に沿った断面を模式的に示す断面図である。図６
は、具体的にはバイポーラトランジスタの断面を模式的
に示す断面図である。図７は、本実施の形態の等価回路
を示す。図１〜図３において、太い斜線領域は、素子分
離領域を示す。
【００２８】半導体装置１０００は、図１および図４〜
図６に示すように、ＳＯＩ基板１０を有する。ＳＯＩ基
板１０は、絶縁層１０ｂの上に、半導体層１０ａが形成
されてなる。半導体層１０ａにおいては、電界効果型ト
ランジスタ（ＭＯＳトランジスタ）１００とバイポーラ
トランジスタ２００とが形成されている。
図６に示すように、ＳＯＩ基板１０を有する。ＳＯＩ基
板１０は、絶縁層１０ｂの上に、半導体層１０ａが形成
されてなる。半導体層１０ａにおいては、電界効果型ト
ランジスタ（ＭＯＳトランジスタ）１００とバイポーラ
トランジスタ２００とが形成されている。
【００２９】半導体層１０ａの所定の領域において、素
子分離領域１４が形成されている。素子分離領域１４に
よって、素子形成領域１６が画定されている。電界効果
型トランジスタ１００およびバイポーラトランジスタ２
００は、同一の素子形成領域１６内において形成されて
いる。電界効果型トランジスタ１００はｎ型であり、バ
イポーラトランジスタ２００はｎｐｎ型である。
子分離領域１４が形成されている。素子分離領域１４に
よって、素子形成領域１６が画定されている。電界効果
型トランジスタ１００およびバイポーラトランジスタ２
００は、同一の素子形成領域１６内において形成されて
いる。電界効果型トランジスタ１００はｎ型であり、バ
イポーラトランジスタ２００はｎｐｎ型である。
【００３０】電界効果型トランジスタ１００は、図４に
示すように、ゲート電極層１１０と、ｎ型ソース領域１
２０と、ｎ型ドレイン領域１３０とを有する。バイポー
ラトランジスタ２００は、図６に示すように、ｎ型エミ
ッタ領域２１０と、ｐ型ベース領域２２０と、ｎ型ボデ
ィ領域５２ａと、ｎ型コレクタ領域２３０とを有する。
以下、具体的に、電界効果型トランジスタ１００および
バイポーラトランジスタ２００の構成を説明する。
示すように、ゲート電極層１１０と、ｎ型ソース領域１
２０と、ｎ型ドレイン領域１３０とを有する。バイポー
ラトランジスタ２００は、図６に示すように、ｎ型エミ
ッタ領域２１０と、ｐ型ベース領域２２０と、ｎ型ボデ
ィ領域５２ａと、ｎ型コレクタ領域２３０とを有する。
以下、具体的に、電界効果型トランジスタ１００および
バイポーラトランジスタ２００の構成を説明する。
【００３１】まず、図２を参照して、ゲート電極層１１
０が形成された層を説明する。ゲート電極層１１０は、
ゲート絶縁層（図２において図示せず）１４０を介し
て、素子形成領域１６を跨ぐように形成されている。具
体的には、ゲート電極層１１０は、素子分離領域１４か
ら素子形成領域１６を経由し、再び素子分離領域１４に
まで延在している。ゲート電極層１１０の側部には、第
１の電極層６０が形成されている。第１の電極層６０
は、ゲート電極層１１０と接続されている。第１の電極
層６０は、素子形成領域１６の所定領域の上に形成さ
れ、素子分離領域１４まで延在している。第１の電極層
６０とゲート電極層１１０とは、一体的に形成されてい
る。
０が形成された層を説明する。ゲート電極層１１０は、
ゲート絶縁層（図２において図示せず）１４０を介し
て、素子形成領域１６を跨ぐように形成されている。具
体的には、ゲート電極層１１０は、素子分離領域１４か
ら素子形成領域１６を経由し、再び素子分離領域１４に
まで延在している。ゲート電極層１１０の側部には、第
１の電極層６０が形成されている。第１の電極層６０
は、ゲート電極層１１０と接続されている。第１の電極
層６０は、素子形成領域１６の所定領域の上に形成さ
れ、素子分離領域１４まで延在している。第１の電極層
６０とゲート電極層１１０とは、一体的に形成されてい
る。
【００３２】次に、図２および図３を参照して、半導体
層１０ａが形成されている層を説明する。ゲート電極層
１１０と、第１の電極層６０と、素子分離領域１４とで
囲まれた領域のうち、電界効果型トランジスタ１００が
形成された側の領域を第１の領域Ａ１０とし、バイポー
ラトランジスタ２００が形成された側の領域を第３の領
域Ａ３０とする。第１の領域Ａ１０の一部の半導体層１
０ａには、ｎ型ソース領域１２０が形成されている。ｎ
型ソース領域１２０は、ｎ型不純物拡散層からなる。
層１０ａが形成されている層を説明する。ゲート電極層
１１０と、第１の電極層６０と、素子分離領域１４とで
囲まれた領域のうち、電界効果型トランジスタ１００が
形成された側の領域を第１の領域Ａ１０とし、バイポー
ラトランジスタ２００が形成された側の領域を第３の領
域Ａ３０とする。第１の領域Ａ１０の一部の半導体層１
０ａには、ｎ型ソース領域１２０が形成されている。ｎ
型ソース領域１２０は、ｎ型不純物拡散層からなる。
【００３３】ゲート電極層１１０と素子分離領域１４と
で囲まれる領域を、第２の領域Ａ２０とする。第２の領
域Ａ２０の一部の半導体層１０ａにおいて、ｎ型ドレイ
ン領域１３０が形成されている。また、第２の領域Ａ２
０の一部において、ｎ型コレクタ領域２３０が形成され
ている。ｎ型ドレイン領域１３０とｎ型コレクタ領域２
３０とは、相互に電気的に接続されて構成されている。
具体的には、ｎ型ドレイン領域１３０およびｎ型コレク
タ領域２３０は、それぞれｎ型不純物拡散層から構成さ
れ、これらのｎ型不純物拡散層は、相互に連続して一体
的に形成されている。
で囲まれる領域を、第２の領域Ａ２０とする。第２の領
域Ａ２０の一部の半導体層１０ａにおいて、ｎ型ドレイ
ン領域１３０が形成されている。また、第２の領域Ａ２
０の一部において、ｎ型コレクタ領域２３０が形成され
ている。ｎ型ドレイン領域１３０とｎ型コレクタ領域２
３０とは、相互に電気的に接続されて構成されている。
具体的には、ｎ型ドレイン領域１３０およびｎ型コレク
タ領域２３０は、それぞれｎ型不純物拡散層から構成さ
れ、これらのｎ型不純物拡散層は、相互に連続して一体
的に形成されている。
【００３４】第３の領域Ａ３０において、ｎ型エミッタ
領域２１０が形成されている。ｎ型エミッタ領域２１０
は、ｎ型不純物拡散層から構成されている。ｎ型エミッ
タ領域２１０は、ｎ型ソース領域１２０と離間して形成
されている。すなわち、ｎ型エミッタ領域２１０は、ｎ
型ソース領域１２０と構造的に分離されている。
領域２１０が形成されている。ｎ型エミッタ領域２１０
は、ｎ型不純物拡散層から構成されている。ｎ型エミッ
タ領域２１０は、ｎ型ソース領域１２０と離間して形成
されている。すなわち、ｎ型エミッタ領域２１０は、ｎ
型ソース領域１２０と構造的に分離されている。
【００３５】素子形成領域１６において、第３の領域Ａ
３０に隣接している、ゲート電極層１１０および第１の
電極層６０の下方には、ベース領域２２０が形成されて
いる。ベース領域２２０は、ｐ型不純物拡散層から構成
されている。ベース領域２２０は、ｎ型エミッタ領域２
１０の周囲に沿って形成されている。
３０に隣接している、ゲート電極層１１０および第１の
電極層６０の下方には、ベース領域２２０が形成されて
いる。ベース領域２２０は、ｐ型不純物拡散層から構成
されている。ベース領域２２０は、ｎ型エミッタ領域２
１０の周囲に沿って形成されている。
【００３６】素子形成領域１６において、ゲート電極層
１１０の下における半導体層１０ａと、第１の電極層６
０の一部の下の半導体層１０ａとにおいて、第１のｐ型
ボディ領域５０ａが形成されている。第１のｐ型ボディ
領域５０ａは、第１の電極層６０の下において、ｐ型ベ
ース領域２２０と接合されている。
１１０の下における半導体層１０ａと、第１の電極層６
０の一部の下の半導体層１０ａとにおいて、第１のｐ型
ボディ領域５０ａが形成されている。第１のｐ型ボディ
領域５０ａは、第１の電極層６０の下において、ｐ型ベ
ース領域２２０と接合されている。
【００３７】素子形成領域１６において、バイポーラト
ランジスタ２００の形成領域におけるゲート電極層１１
０の下の半導体層１０ａであって、素子分離領域１４の
近傍における半導体層１０ａにおいて、第２のｐ型ボデ
ィ領域５０ｂが形成されている。
ランジスタ２００の形成領域におけるゲート電極層１１
０の下の半導体層１０ａであって、素子分離領域１４の
近傍における半導体層１０ａにおいて、第２のｐ型ボデ
ィ領域５０ｂが形成されている。
【００３８】第１の領域Ａ１０であって、ｎ型ソース領
域１２０以外の領域において、ｐ型不純物拡散層４０が
形成されている。具体的には、ｐ型不純物拡散層４０
は、第１の電極層６０の下方における第１のｐ型ボディ
領域５０ａと、ｎ型ソース領域１２０との間において、
形成されている。
域１２０以外の領域において、ｐ型不純物拡散層４０が
形成されている。具体的には、ｐ型不純物拡散層４０
は、第１の電極層６０の下方における第１のｐ型ボディ
領域５０ａと、ｎ型ソース領域１２０との間において、
形成されている。
【００３９】素子形成領域１６における、バイポーラト
ランジスタ２００の形成領域におけるゲート電極層１１
０の一部の下の半導体層１０ａにおいて、ｎ型ボディ領
域５２ａが形成されている。ｎ型ボディ領域５２ａは、
ｐ型ベース領域２２０とｎ型コレクタ領域２３０との間
において形成されている。
ランジスタ２００の形成領域におけるゲート電極層１１
０の一部の下の半導体層１０ａにおいて、ｎ型ボディ領
域５２ａが形成されている。ｎ型ボディ領域５２ａは、
ｐ型ベース領域２２０とｎ型コレクタ領域２３０との間
において形成されている。
【００４０】次に、半導体層１０ａ上について、図１お
よび図４〜図６を参照して説明する。半導体層１０ａの
上には、層間絶縁層８０が形成されている。層間絶縁層
８０の所定の領域には、第１〜第４のスルーホール８
２，８４，８６，８８が形成されている。第１のスルー
ホール８２は、第１の領域Ａ１０において形成され、か
つ、ｎ型ソース領域１２０とｐ型不純物拡散層４０とを
跨ぐようにして形成されている。第２のスルーホール８
４は、第２の領域Ａ２０において形成されている。第３
のスルーホール８６は、第３の領域Ａ３０において形成
されている。第４のスルーホール８８は、ゲート電極層
１１０を取り出すために形成されている。
よび図４〜図６を参照して説明する。半導体層１０ａの
上には、層間絶縁層８０が形成されている。層間絶縁層
８０の所定の領域には、第１〜第４のスルーホール８
２，８４，８６，８８が形成されている。第１のスルー
ホール８２は、第１の領域Ａ１０において形成され、か
つ、ｎ型ソース領域１２０とｐ型不純物拡散層４０とを
跨ぐようにして形成されている。第２のスルーホール８
４は、第２の領域Ａ２０において形成されている。第３
のスルーホール８６は、第３の領域Ａ３０において形成
されている。第４のスルーホール８８は、ゲート電極層
１１０を取り出すために形成されている。
【００４１】第１のスルーホール８２内には、第１のコ
ンタクト層８２ａが形成されている。第１のコンタクト
層８２ａは、ｎ型ソース領域１２０とｐ型不純物拡散層
４０とを短絡させる機能を有する。これにより、第１の
ｐ型ボディ領域５０ａとｎ型ソース領域１２０とは、ｐ
型不純物拡散層４０を介して電気的に接続される。第２
〜第４のスルーホール８４，８６，８８内には、それぞ
れ第２〜４のコンタクト層８４ａ，８６ａ，８８ａが形
成されている。
ンタクト層８２ａが形成されている。第１のコンタクト
層８２ａは、ｎ型ソース領域１２０とｐ型不純物拡散層
４０とを短絡させる機能を有する。これにより、第１の
ｐ型ボディ領域５０ａとｎ型ソース領域１２０とは、ｐ
型不純物拡散層４０を介して電気的に接続される。第２
〜第４のスルーホール８４，８６，８８内には、それぞ
れ第２〜４のコンタクト層８４ａ，８６ａ，８８ａが形
成されている。
【００４２】層間絶縁層８０の上において、第２のコン
タクト層８４ａと電気的に接続された第１の配線層９０
が形成されている。また、層間絶縁層８０の上におい
て、第３のコンタクト層８６ａと電気的に接続された第
２の配線層９２が形成されている。第２の配線層９２
は、たとえばグラウンドに接続される。また、層間絶縁
層８０の上において、第４のコンタクト層８６ａと電気
的に接続された第３の配線層９４が形成されている。
タクト層８４ａと電気的に接続された第１の配線層９０
が形成されている。また、層間絶縁層８０の上におい
て、第３のコンタクト層８６ａと電気的に接続された第
２の配線層９２が形成されている。第２の配線層９２
は、たとえばグラウンドに接続される。また、層間絶縁
層８０の上において、第４のコンタクト層８６ａと電気
的に接続された第３の配線層９４が形成されている。
【００４３】［半導体装置の製造方法］
（プロセス）以下、実施の形態に係る半導体装置の製造
方法を説明する。図８〜図１３は、実施の形態に係る半
導体装置の製造工程を模式的に示す平面図である。図９
〜図１３において、左下がりの細い斜線領域はｐ型領域
を示し、右下がりの細い斜線領域はｎ型領域を示す。
方法を説明する。図８〜図１３は、実施の形態に係る半
導体装置の製造工程を模式的に示す平面図である。図９
〜図１３において、左下がりの細い斜線領域はｐ型領域
を示し、右下がりの細い斜線領域はｎ型領域を示す。
【００４４】まず、図８に示すように、ＳＯＩ基板１０
における半導体層１０ａにおいて、素子分離領域１４を
形成する。素子分離領域１４が形成されることにより、
素子形成領域１６が規定される。素子分離領域１４の形
成方法としては、ＬＯＣＯＳ法、トレンチ分離方法を挙
げることができる。
における半導体層１０ａにおいて、素子分離領域１４を
形成する。素子分離領域１４が形成されることにより、
素子形成領域１６が規定される。素子分離領域１４の形
成方法としては、ＬＯＣＯＳ法、トレンチ分離方法を挙
げることができる。
【００４５】次に、図９に示すように、素子形成領域１
６における半導体層１０ａ内に、第１のｐ型ボディ領域
５０ａおよびｎ型ボディ領域５２ａを形成する。第１の
ｐ型ボディ領域５０ａは、少なくとも、電界効果型トラ
ンジスタ形成予定領域におけるゲート電極層１１０の形
成予定領域および第１の電極層６０の形成予定領域６０
Ａにおいて形成される。素子分離領域１４がＬＯＣＯＳ
法により形成される場合には、バイポーラトランジスタ
形成予定領域におけるゲート電極層１１０の形成予定領
域における半導体層１０ａであって、素子分離領域１４
の近傍の半導体層１０ａにおいて、第２のｐ型ボディ領
域５０ｂが形成されることが好ましい。
６における半導体層１０ａ内に、第１のｐ型ボディ領域
５０ａおよびｎ型ボディ領域５２ａを形成する。第１の
ｐ型ボディ領域５０ａは、少なくとも、電界効果型トラ
ンジスタ形成予定領域におけるゲート電極層１１０の形
成予定領域および第１の電極層６０の形成予定領域６０
Ａにおいて形成される。素子分離領域１４がＬＯＣＯＳ
法により形成される場合には、バイポーラトランジスタ
形成予定領域におけるゲート電極層１１０の形成予定領
域における半導体層１０ａであって、素子分離領域１４
の近傍の半導体層１０ａにおいて、第２のｐ型ボディ領
域５０ｂが形成されることが好ましい。
【００４６】第１および第２のｐ型ボディ領域５０ａ，
５０ｂおよびｎ型ボディ領域５２ａは、たとえば次のよ
うにして形成することができる。リソグラフィ技術を利
用して、所定領域にｐ型の不純物をイオン注入すること
により第１および第２のｐ型ボディ領域５０ａ，５０ｂ
を形成した後、リソグラフィ技術を利用して所定領域に
ｎ型の不純物をイオン注入することによりｎ型ボディ領
域５２ａを形成する。また、この方法に他に、ｐ型の不
純物を素子形成領域１６全体にイオン注入した後、リソ
グラフィ技術を利用して、所定領域にｎ型の不純物をイ
オン注入してもよい。
５０ｂおよびｎ型ボディ領域５２ａは、たとえば次のよ
うにして形成することができる。リソグラフィ技術を利
用して、所定領域にｐ型の不純物をイオン注入すること
により第１および第２のｐ型ボディ領域５０ａ，５０ｂ
を形成した後、リソグラフィ技術を利用して所定領域に
ｎ型の不純物をイオン注入することによりｎ型ボディ領
域５２ａを形成する。また、この方法に他に、ｐ型の不
純物を素子形成領域１６全体にイオン注入した後、リソ
グラフィ技術を利用して、所定領域にｎ型の不純物をイ
オン注入してもよい。
【００４７】次に、ＣＶＤ法などにより、全面にポリシ
リコン層（図示せず）を堆積する。この後、リソグラフ
ィおよびエッチング技術により、ポリシリコン層をパタ
ーニングし、図１０に示すように、ゲート電極層１１０
および第１の電極層６０を形成する。
リコン層（図示せず）を堆積する。この後、リソグラフ
ィおよびエッチング技術により、ポリシリコン層をパタ
ーニングし、図１０に示すように、ゲート電極層１１０
および第１の電極層６０を形成する。
【００４８】次に、図１１に示すように、リソグラフィ
技術を利用して、第３の領域Ａ３０内に、選択的にｐ型
の不純物をイオン注入し、ｐ型不純物拡散層２２２を形
成する。
技術を利用して、第３の領域Ａ３０内に、選択的にｐ型
の不純物をイオン注入し、ｐ型不純物拡散層２２２を形
成する。
【００４９】次に、図１２に示すように、基板１０を熱
処理することにより、ｐ型不純物拡散層２２２を熱拡散
する。こうして、第１の電極層６０の一部の下およびバ
イポーラトランジスタ形成予定領域におけるゲート電極
層１１０の一部の下において、ｐ型ベース領域２２０が
形成される。具体的には、熱処理温度が１１００℃の場
合には熱処理時間はたとえば１０分であり、熱処理温度
が１０５０℃の場合には熱処理時間はたとえば３０分で
ある。
処理することにより、ｐ型不純物拡散層２２２を熱拡散
する。こうして、第１の電極層６０の一部の下およびバ
イポーラトランジスタ形成予定領域におけるゲート電極
層１１０の一部の下において、ｐ型ベース領域２２０が
形成される。具体的には、熱処理温度が１１００℃の場
合には熱処理時間はたとえば１０分であり、熱処理温度
が１０５０℃の場合には熱処理時間はたとえば３０分で
ある。
【００５０】次に、図１３に示すように、リソグラフィ
技術を利用して、素子形成領域１６の所定領域内に、選
択的にｎ型の不純物をイオン注入する。こうして、第１
の領域Ａ１０において、ｎ型ソース領域１２０が形成さ
れ、第２の領域Ａ２０においてｎ型ドレイン領域１３０
およびｎ型コレクタ領域２３０が形成され、第３の領域
Ａ３０においてｎ型エミッタ領域２１０が形成される。
技術を利用して、素子形成領域１６の所定領域内に、選
択的にｎ型の不純物をイオン注入する。こうして、第１
の領域Ａ１０において、ｎ型ソース領域１２０が形成さ
れ、第２の領域Ａ２０においてｎ型ドレイン領域１３０
およびｎ型コレクタ領域２３０が形成され、第３の領域
Ａ３０においてｎ型エミッタ領域２１０が形成される。
【００５１】次に、第１の領域Ａ１０内の所定領域に、
ｐ型の不純物をイオン注入して、ｐ型不純物拡散層４０
を形成する。このｐ型の不純物のイオン注入工程は、半
導体装置１０００がｐ型電界効果型トランジスタを有す
る場合には、そのｐ型のソース／ドレイン領域を形成す
る工程と同一の工程で行うことができる。
ｐ型の不純物をイオン注入して、ｐ型不純物拡散層４０
を形成する。このｐ型の不純物のイオン注入工程は、半
導体装置１０００がｐ型電界効果型トランジスタを有す
る場合には、そのｐ型のソース／ドレイン領域を形成す
る工程と同一の工程で行うことができる。
【００５２】次に、図１および図４〜図６に示すよう
に、基板１０の上に、公知の方法により、酸化シリコン
からなる層間絶縁層８０を形成する。次に、層間絶縁層
８０内の所定領域において、第１〜第４のスルーホール
８２，８４，８６，８８を形成する。次に、第１〜第４
のスルーホール８２，８４，８６，８８内に、導電層が
充填され、第１〜第４のコンタクト層８２ａ，８４ａ，
８６ａ，８８ａが形成される。次に、層間絶縁層８０の
上に、所定のパターンを有する第１〜第３の配線層９
０，９２，９４を形成する。こうして、本実施の形態に
係る半導体装置１０００が形成される。
に、基板１０の上に、公知の方法により、酸化シリコン
からなる層間絶縁層８０を形成する。次に、層間絶縁層
８０内の所定領域において、第１〜第４のスルーホール
８２，８４，８６，８８を形成する。次に、第１〜第４
のスルーホール８２，８４，８６，８８内に、導電層が
充填され、第１〜第４のコンタクト層８２ａ，８４ａ，
８６ａ，８８ａが形成される。次に、層間絶縁層８０の
上に、所定のパターンを有する第１〜第３の配線層９
０，９２，９４を形成する。こうして、本実施の形態に
係る半導体装置１０００が形成される。
【００５３】（作用効果）以下、実施の形態に係る半導
体装置の製造方法における作用効果を説明する。
体装置の製造方法における作用効果を説明する。
【００５４】（１）本実施の形態においては、第３の領
域Ａ３０においてｐ型不純物拡散層２２２を形成し、そ
のｐ型不純物拡散層２２２を熱処理することにより、ｐ
型不純物を熱拡散してｐ型ベース領域２２０を形成して
いる。これにより、第１の電極層６０の下において、ｐ
型ベース領域２２０と、第１のｐ型ボディ領域５０ａと
が電気的に接続される。したがって、本実施の形態の製
造方法によれば、ｐ型ベース領域２２０を引き出すため
のコンタクト層を形成することなく、ｐ型ベース領域２
２０と、第１のｐ型ボディ領域５０ａとを電気的に接続
することができる。
域Ａ３０においてｐ型不純物拡散層２２２を形成し、そ
のｐ型不純物拡散層２２２を熱処理することにより、ｐ
型不純物を熱拡散してｐ型ベース領域２２０を形成して
いる。これにより、第１の電極層６０の下において、ｐ
型ベース領域２２０と、第１のｐ型ボディ領域５０ａと
が電気的に接続される。したがって、本実施の形態の製
造方法によれば、ｐ型ベース領域２２０を引き出すため
のコンタクト層を形成することなく、ｐ型ベース領域２
２０と、第１のｐ型ボディ領域５０ａとを電気的に接続
することができる。
【００５５】また、本実施の形態においては、第１の電
極層６０およびゲート電極層１１０をマスクとして、第
３の領域Ａ３０内にｎ型の不純物をイオン注入して、ｎ
型エミッタ領域２１０を形成することができる。したが
って、本実施の形態によれば、ｐ型ベース領域２２０に
対して、ｎ型エミッタ領域２１０を自己整合的に形成す
ることができる。
極層６０およびゲート電極層１１０をマスクとして、第
３の領域Ａ３０内にｎ型の不純物をイオン注入して、ｎ
型エミッタ領域２１０を形成することができる。したが
って、本実施の形態によれば、ｐ型ベース領域２２０に
対して、ｎ型エミッタ領域２１０を自己整合的に形成す
ることができる。
【００５６】（２）素子分離領域１４がＬＯＣＯＳ法に
より形成された場合には、バイポーラトランジスタ２０
０におけるゲート電極層１１０の下の半導体層１０ａで
あって、素子分離領域１４の近傍の半導体層１０ａにお
いて、第２のｐ型ボディ領域５０ｂを形成することが好
ましい。この理由を次に述べる。
より形成された場合には、バイポーラトランジスタ２０
０におけるゲート電極層１１０の下の半導体層１０ａで
あって、素子分離領域１４の近傍の半導体層１０ａにお
いて、第２のｐ型ボディ領域５０ｂを形成することが好
ましい。この理由を次に述べる。
【００５７】バイポーラトランジスタ２００におけるゲ
ート電極層１１０の下の半導体層１０ａであって、素子
分離領域１４の近傍の半導体層１０ａにおいて、ｎ型の
ボディ領域を形成した場合には、次のような不具合が生
じる。ｐ型ベース領域２２０は、第３の領域Ａ３０にお
けるｐ型不純物拡散層２２２を熱拡散させることにより
形成される。しかし、図１５に示すように、素子分離領
域１４と絶縁層１０ｂとで構成する隅部まで、ｐ型の不
純物が熱拡散し難いため、その隅部においてｎ型のボデ
ィ領域３００が残存してしまう場合がある。ｎ型のボデ
ィ領域３００が残存すると、そのｎ型のボディ領域３０
０を介して、ｎ型エミッタ領域２１０とｎ型コレクタ領
域２３０とが短絡することとなる。
ート電極層１１０の下の半導体層１０ａであって、素子
分離領域１４の近傍の半導体層１０ａにおいて、ｎ型の
ボディ領域を形成した場合には、次のような不具合が生
じる。ｐ型ベース領域２２０は、第３の領域Ａ３０にお
けるｐ型不純物拡散層２２２を熱拡散させることにより
形成される。しかし、図１５に示すように、素子分離領
域１４と絶縁層１０ｂとで構成する隅部まで、ｐ型の不
純物が熱拡散し難いため、その隅部においてｎ型のボデ
ィ領域３００が残存してしまう場合がある。ｎ型のボデ
ィ領域３００が残存すると、そのｎ型のボディ領域３０
０を介して、ｎ型エミッタ領域２１０とｎ型コレクタ領
域２３０とが短絡することとなる。
【００５８】そこで、バイポーラトランジスタ１００に
おけるゲート電極層１１０の下の半導体層１０ａであっ
て、素子分離領域１４の近傍の半導体層１０ａにおい
て、第２のｐ型ボディ領域５０ａを形成することによ
り、確実に、ｎ型エミッタ領域２１０とｎ型コレクタ領
域２３０とが短絡するのを防止することができる。
おけるゲート電極層１１０の下の半導体層１０ａであっ
て、素子分離領域１４の近傍の半導体層１０ａにおい
て、第２のｐ型ボディ領域５０ａを形成することによ
り、確実に、ｎ型エミッタ領域２１０とｎ型コレクタ領
域２３０とが短絡するのを防止することができる。
【００５９】［実験例］以下、実験例について説明す
る。
る。
【００６０】（キンクについて）実施例に係る半導体装
置と、比較例に係る半導体装置とで、キンクに関してど
のような差が生じるか調べた。図１６は、実施例に係る
ソース領域に対してドレイン領域に印加した電圧（ＶＤ
Ｓ）と、ドレイン電流（ＩＤ）との関係を示すグラフで
ある。図１７は、比較例に係る、ソース領域に対してド
レイン領域に印加した電圧（ＶＤＳ）と、ドレイン電流
（ＩＤ）との関係を示すグラフである。なお、ＶＧは、
ゲート電圧を意味する。
置と、比較例に係る半導体装置とで、キンクに関してど
のような差が生じるか調べた。図１６は、実施例に係る
ソース領域に対してドレイン領域に印加した電圧（ＶＤ
Ｓ）と、ドレイン電流（ＩＤ）との関係を示すグラフで
ある。図１７は、比較例に係る、ソース領域に対してド
レイン領域に印加した電圧（ＶＤＳ）と、ドレイン電流
（ＩＤ）との関係を示すグラフである。なお、ＶＧは、
ゲート電圧を意味する。
【００６１】なお、実施例は、実施の形態で示した構成
とした。具体的には、実施例は、ｎ型のＭＯＳトランジ
スタおよびｎｐｎ型のバイポーラトランジスタからな
り、素子形成領域におけるゲート電極層の幅を０．８μ
ｍとし、ＭＯＳトランジスタ形成領域におけるゲート電
極層の長さを４μｍとし、バイポーラトランジスタ形成
領域におけるゲート電極層の幅を０．８μｍとし、バイ
ポーラトランジスタ形成領域におけるゲート電極層の長
さを４μｍとした。比較例の構成は、単なるｎ型のＭＯ
Ｓトランジスタとした。比較例において、ゲート幅を
０．８μｍとし、ゲート長を８μｍとした。実施例に係
るスイッチング素子と、比較例に係る電界効果型トラン
ジスタとは、同一のウエハ上に形成され、同一のプロセ
ス条件で形成された。
とした。具体的には、実施例は、ｎ型のＭＯＳトランジ
スタおよびｎｐｎ型のバイポーラトランジスタからな
り、素子形成領域におけるゲート電極層の幅を０．８μ
ｍとし、ＭＯＳトランジスタ形成領域におけるゲート電
極層の長さを４μｍとし、バイポーラトランジスタ形成
領域におけるゲート電極層の幅を０．８μｍとし、バイ
ポーラトランジスタ形成領域におけるゲート電極層の長
さを４μｍとした。比較例の構成は、単なるｎ型のＭＯ
Ｓトランジスタとした。比較例において、ゲート幅を
０．８μｍとし、ゲート長を８μｍとした。実施例に係
るスイッチング素子と、比較例に係る電界効果型トラン
ジスタとは、同一のウエハ上に形成され、同一のプロセ
ス条件で形成された。
【００６２】比較例においては、図１７に示すように、
キンク（kink）が発生していることがわかる。しかし、
実施例においては、図１６に示すように、キンクが発生
していないことがわかる。以上から、実施例によれば、
キンクの発生を防止することができることがわかる。
キンク（kink）が発生していることがわかる。しかし、
実施例においては、図１６に示すように、キンクが発生
していないことがわかる。以上から、実施例によれば、
キンクの発生を防止することができることがわかる。
【００６３】（ヒストリ効果について）実施例に係る半
導体装置と、比較例に係る半導体装置とで、ヒストリ効
果に関してどのような差が生じるか調べた。図１８およ
び図１９は、ゲート電圧（ＶＧ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。図１８は、ソース領
域に対してドレイン領域に印加した電圧が１Ｖの場合に
おけるデータである。図１９は、ソース領域に対してド
レイン領域に印加した電圧が０．１Ｖの場合におけるデ
ータである。図１８および図１９において、細線は実施
例を示し、太線は比較例を示す。
導体装置と、比較例に係る半導体装置とで、ヒストリ効
果に関してどのような差が生じるか調べた。図１８およ
び図１９は、ゲート電圧（ＶＧ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。図１８は、ソース領
域に対してドレイン領域に印加した電圧が１Ｖの場合に
おけるデータである。図１９は、ソース領域に対してド
レイン領域に印加した電圧が０．１Ｖの場合におけるデ
ータである。図１８および図１９において、細線は実施
例を示し、太線は比較例を示す。
【００６４】なお、図１８および図１９において、グラ
フＡ１は実施例のデータであり、グラフＢ１は比較例の
データである。また、実施例に係る半導体装置および比
較例に係る半導体装置の条件は、キンクの項で説明した
ものと同様である。
フＡ１は実施例のデータであり、グラフＢ１は比較例の
データである。また、実施例に係る半導体装置および比
較例に係る半導体装置の条件は、キンクの項で説明した
ものと同様である。
【００６５】まず、図１８の実験データについて検討す
る。比較例においては、ヒストリ効果が顕著に現れてい
る。一方、実施例においては、ゲート電圧が約０．２５
Ｖ以下においてヒストリ効果がわずかにみられるもの
の、比較例に比べて格段にヒストリ効果が抑えられてい
ることがわかる。
る。比較例においては、ヒストリ効果が顕著に現れてい
る。一方、実施例においては、ゲート電圧が約０．２５
Ｖ以下においてヒストリ効果がわずかにみられるもの
の、比較例に比べて格段にヒストリ効果が抑えられてい
ることがわかる。
【００６６】次に、図１９の実験データについて検討す
る。比較例においては、ゲート電圧が約０．８Ｖ以下で
ヒストリ効果がみられる。一方、実施例においては、ゲ
ート電圧が０．１５Ｖ以下でヒストリ効果がみられる。
つまり、実施例によれば、ヒストリ効果が発生しないゲ
ート電圧の範囲が、比較例に比べて広い。
る。比較例においては、ゲート電圧が約０．８Ｖ以下で
ヒストリ効果がみられる。一方、実施例においては、ゲ
ート電圧が０．１５Ｖ以下でヒストリ効果がみられる。
つまり、実施例によれば、ヒストリ効果が発生しないゲ
ート電圧の範囲が、比較例に比べて広い。
【００６７】［変形例］上記の実施の形態は、本発明の
範囲内で種々の変更が可能である。たとえば、次の変更
が可能である。
範囲内で種々の変更が可能である。たとえば、次の変更
が可能である。
【００６８】（１）上記の実施の形態においては、電界
効果型トランジスタはｎ型であり、バイポーラトランジ
スタはｎｐｎ型である。しかし、電界効果型トランジス
タをｐ型とし、バイポーラトランジスタをｐｎｐ型とし
てもよい。
効果型トランジスタはｎ型であり、バイポーラトランジ
スタはｎｐｎ型である。しかし、電界効果型トランジス
タをｐ型とし、バイポーラトランジスタをｐｎｐ型とし
てもよい。
【００６９】（２）上記の実施の形態においては、ゲー
ト電極層１１０は、素子形成領域１６を跨ぐようにして
設けられている。そして、ゲート電極層１１０の側部か
ら素子分離領域１６に達する第１の電極層６０が形成さ
れている。しかし、これに限定されず、図２１に示すよ
うに、ゲート電極層１１０と第１の層７０と第２の層７
２とで、第１の領域Ａ１０、第２の領域Ａ２０および第
３の領域Ａ３０を構成してもよい。第１の層７０および
第２の層７２の材質は、特に限定されず、たとえば絶縁
性の材質（酸化シリコン、窒化シリコン）を挙げること
ができる。
ト電極層１１０は、素子形成領域１６を跨ぐようにして
設けられている。そして、ゲート電極層１１０の側部か
ら素子分離領域１６に達する第１の電極層６０が形成さ
れている。しかし、これに限定されず、図２１に示すよ
うに、ゲート電極層１１０と第１の層７０と第２の層７
２とで、第１の領域Ａ１０、第２の領域Ａ２０および第
３の領域Ａ３０を構成してもよい。第１の層７０および
第２の層７２の材質は、特に限定されず、たとえば絶縁
性の材質（酸化シリコン、窒化シリコン）を挙げること
ができる。
【００７０】この変形例において、ゲート電極層１１
０、第１の層７０および第２の層７２の接続関係は、た
とえば次の関係がある。ａ）第１の層７０の端部がゲー
ト電極層１１０に連続し、第２の層７２の端部もゲート
電極層１１０に連続している態様。ｂ）第１の層７０の
端部がゲート電極層１１０に連続し、第２の層７２の端
部が第１の層７０の端部に連続している態様。ｃ）第２
の層７２の端部がゲート電極層１１０に連続し、第１の
層７０の端部が第２の層７２に連続している態様。
０、第１の層７０および第２の層７２の接続関係は、た
とえば次の関係がある。ａ）第１の層７０の端部がゲー
ト電極層１１０に連続し、第２の層７２の端部もゲート
電極層１１０に連続している態様。ｂ）第１の層７０の
端部がゲート電極層１１０に連続し、第２の層７２の端
部が第１の層７０の端部に連続している態様。ｃ）第２
の層７２の端部がゲート電極層１１０に連続し、第１の
層７０の端部が第２の層７２に連続している態様。
【００７１】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】半導体装置を模式的に示す平面図である。
【図２】ゲート電極が形成されている層およびその層よ
り下における半導体装置の平面を模式的に示す平面図で
ある。
り下における半導体装置の平面を模式的に示す平面図で
ある。
【図３】半導体層が形成されている層における半導体装
置の平面を模式的に示す平面図である。
置の平面を模式的に示す平面図である。
【図４】図１におけるＡ−Ａ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図５】図１におけるＢ−Ｂ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図６】図１におけるＣ−Ｃ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図７】スイッチング素子の等価回路を示す。
【図８】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図９】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図１０】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１１】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１２】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１３】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１４】ＢＩＣＭＯＳのインバータ回路の等価回路を
示す。
示す。
【図１５】作用効果を説明するための断面模式図であ
る。
る。
【図１６】実施例に係るソース領域に対してドレイン領
域に印加した電圧（ＶＤＳ）と、ドレイン電流（ＩＤ）
との関係を示すグラフである。
域に印加した電圧（ＶＤＳ）と、ドレイン電流（ＩＤ）
との関係を示すグラフである。
【図１７】比較例に係る、ソース領域に対してドレイン
領域に印加した電圧（ＶＤＳ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。
領域に印加した電圧（ＶＤＳ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。
【図１８】ゲート電圧（ＶＧ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が１Ｖの場合におけるデー
タである。
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が１Ｖの場合におけるデー
タである。
【図１９】ゲート電圧（ＶＧ）と、ドレイン電流（Ｉ
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が０．１Ｖの場合における
データである。
Ｄ）との関係を示すグラフである。ソース領域に対して
ドレイン領域に印加した電圧が０．１Ｖの場合における
データである。
【図２０】従来例に係るＳＯＩ基板の上に形成されたＭ
ＯＳトランジスタを模式的に示す断面図である。
ＯＳトランジスタを模式的に示す断面図である。
【図２１】ゲート電極層が形成されている層における半
導体装置の変形例を模式的に示す平面図である。
導体装置の変形例を模式的に示す平面図である。
１０ ＳＯＩ基板
１０ａ ＳＯＩ層
１４ 素子分離領域
１６ 素子形成領域
４０ ｐ型不純物拡散層
５０ａ 第１のｐ型ボディ領域
５０ｂ 第２のｐ型ボディ領域
５２ａ ｎ型ボディ領域
６０ 第１の電極層
６０ａ 第１の電極層の形成予定領域
８０ 層間絶縁層
８２ 第１のスルーホール
８２ａ 第１のコンタクト層
８４ 第２のスルーホール
８４ａ 第２のコンタクト層
８６ 第３のスルーホール
８６ａ 第３のコンタクト層
８８ 第４のスルーホール
８８ａ 第４のコンタクト層
９０ 第１の配線層
９２ 第２の配線層
９４ 第３の配線層
１００ ｎ型の電界効果型トランジスタ
１１０ ゲート電極層
１１０ａ ゲート電極層の形成予定領域
１２０ ｎ型ソース領域
１３０ ｎ型ドレイン領域
１４０ ゲート絶縁層
２００ ｎｐｎ型のバイポーラトランジスタ
２１０ ｎ型エミッタ領域
２２０ ｐ型ベース領域
２２２ ｐ型不純物拡散層
２３０ ｎ型コレクタ領域
Ａ１０ 第１の領域
Ａ２０ 第２の領域
Ａ３０ 第３の領域
１０００ 半導体装置
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/78 ６１３Ｚ
29/786
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 21/8249
Claims (15)
- 【請求項１】 絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成された素子分離領域と、 前記素子分離領域によって画定された素子形成領域と、
を含み 前記素子形成領域の少なくとも一つには、バイポーラト
ランジスタと電界効果型トランジスタとをともに含み、 前記バイポーラトランジスタは、第１導電型のエミッタ
領域と、第２導電型のベース領域と、第１導電型のコレ
クタ領域とを含み、 前記電界効果型トランジスタは、ゲート電極層と、第１
導電型のソース領域と、第１導電型のドレイン領域とを
含み、 さらに、少なくとも前記ソース領域と前記ドレイン領域
との間において形成された、第１の第２導電型ボディ領
域とを有し、 前記第１の第２導電型ボディ領域と、前記ソース領域と
は、電気的に接続され、 前記第１の第２導電型ボディ領域と、前記ベース領域と
は、電気的に接続され、 前記ドレイン領域と、前記コレクタ領域とは、電気的に
接続され、 前記ソース領域と、前記エミッタ領域とは、構造的に分
離して形成され、 さらに、前記ゲート電極層の側部に連続し、前記素子分
離領域に達する第１の電極層を有し、 前記ゲート電極層は、前記素子形成領域を跨ぐようにし
て形成され、 前記電界効果型トランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれた第１の領域において、前記ソース領域が形
成され、 前記ゲート電極層と、前記素子分離領域とで囲まれた第
２の領域において、前記ドレイン領域および前記コレク
タ領域が形成され、 前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれた第３の領域において、前記エミッ タ領域が
形成され、 前記第１の第２導電型ボディ領域は、少なくとも、前記
電界効果型トランジスタの形成領域における前記ゲート
電極層の下方、および前記第１の電極層の一部の下方に
おいて形成されている、半導体装置。 - 【請求項２】 請求項１において、 さらに、第１導電型ボディ領域を有し、 前記第１導電型ボディ領域は、前記ベース領域と前記コ
レクタ領域との間の半導体層において形成されている、
半導体装置。 - 【請求項３】 請求項１および２のいずれかにおいて、 さらに、第２導電型の不純物拡散層が形成され、 前記第２導電型の不純物拡散層は、前記第１の領域にお
ける半導体層であって、前記ソース領域と前記第１の第
２導電型ボディ領域との間の半導体層において形成さ
れ、 前記ソース領域と、前記第１の第２導電型ボディ領域と
は、前記第２導電型の不純物拡散層を介して、電気的に
接続されている、半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記第２導電型の不純物拡散層と前記ソース領域とを電
気的に接続させるためのコンタクト層が形成され、 前記コンタクト層は、前記第２導電型の不純物拡散層と
前記ソース領域とを跨ぐようにして形成された、半導体
装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記コレクタ領域と前記エミッタ領域との間の半導体層
であって、前記素子分離領域の近傍の半導体層に、第２
の第２導電型ボディ領域が形成されている、半導体装
置。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記第１導電型は、ｎ型であり、 前記第２導電型は、ｐ型である、半導体装置。
- 【請求項７】 請求項１〜５のいずれかにおいて、 前記第１導電型は、ｐ型であり、 前記第２導電型は、ｎ型である、半導体装置。
- 【請求項８】 請求項１〜７のいずれかにおいて、 前記半導体層は、シリコン層である、半導体装置。
- 【請求項９】 絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成された素子分離領域と、 前記素子分離領域によって画定された素子形成領域と、
を含み 前記素子形成領域の少なくとも一つには、バイポーラト
ランジスタと電界効果型トランジスタとをともに含み、 前記半導体層の上に、ゲート電極層が形成され、 前記ゲート電極層は、前記素子形成領域を跨ぐようにし
て形成され、 前記半導体層の上に、第１の電極層が形成され、 前記第１の電極層は、一方の端部が前記ゲート電極層の
側部に連続し、他方の端部が前記素子分離領域に達し、 前記電界効果型トランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれる第１の領域の少なくとも一部において、第
１の第１導電型不純物拡散層が形成され、 前記ゲート電極層と、前記素子分離領域と、で囲まれる
第２の領域において、第２の第１導電型不純物拡散層が
形成され、 前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで画定される第３の領域において、第３の第１導電型
不純物拡散層が形成され、 前記電界効果型トランジスタの形成領域における前記ゲ
ート電極層および前記第１の電極層の下方において、第
１の第２導電型ボディ領域が形成され、 前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層および前記第１の電極層の下方であって、前
記第３の第１導電型不純物拡散層の周囲に沿って、第１
の第２導電型不純物拡散層が設けられ、 前記第１の第２導電型ボディ領域と、前記第１の第１導
電型不純物拡散層とは、電気的に接続され、 前記第１の第２導電型ボディ領域と、前記第１の第２導
電型不純物拡散層とは、電気的に接続されている、半導
体装置。 - 【請求項１０】 請求項９において、 さらに、第１導電型ボディ領域を有し、 前記第１導電型ボディ領域は、前記第１の第２導電型不
純物拡散層と前記第２の第１導電型不純物拡散層との間
の半導体層において形成されている、半導体装置。 - 【請求項１１】 請求項９および１０のいずれかにおい
て、 さらに、第２導電型の不純物拡散層が形成され、 前記第２導電型の不純物拡散層は、前記第１の領域にお
ける半導体層であって、前記第１の第１導電型不純物拡
散層と前記第１の第２導電型ボディ領域との間の半導体
層において形成され、 前記第１の第１導電型不純物拡散層と、前記第１の第２
導電型ボディ領域とは、前記第２導電型の不純物拡散層
を介して、電気的に接続されている、半導体装置。 - 【請求項１２】 請求項９〜１１のいずれかにおいて、 前記第２導電型の不純物拡散層と前記第１の第１導電型
不純物拡散層とを電気的に接続させるためのコンタクト
層が形成され、 前記コンタクト層は、前記第２導電型の不純物拡散層と
前記第１の第１導電型不純物拡散層とを跨ぐようにして
形成された、半導体装置。 - 【請求項１３】 請求項９〜１２のいずれかにおいて、 前記第２の第１導電型不純物拡散層と前記第３の第１導
電型不純物拡散層との間の半導体層であって、前記素子
分離領域の近傍の半導体層に、第２の第２導電型ボディ
領域が形成されている、半導体装置。 - 【請求項１４】 絶縁層と、該絶縁層上に形成された半
導体層と、を含む半導体装置の製造方法であって、 前記半導体層において素子分離領域を形成し、素子形成
領域を画定する工程（Ａ）、 同一の素子形成領域内に、電界効果型トランジスタとバ
イポーラトランジスタとを形成する工程（Ｂ）を含み、 前記工程（Ｂ）は、 （Ｂ−１）少なくとも、ゲート電極層の一部の形成予定
領域および第１の電極層の形成予定領域における半導体
層において、第１の第２導電型ボディ領域を形成する工
程、 （Ｂ−２）前記半導体層の上に、前記ゲート電極層およ
び前記第１の電極層を形成する工程であって、 前記第１の電極層は、前記ゲート電極層の側部に連続
し、前記素子分離領域に達し、 （Ｂ−３）前記バイポーラトランジスタの形成領域にお
けるゲート電極層と、前記第１の電極層と、素子分離領
域とで囲まれる第３の領域の半導体層において、第２導
電型の不純物拡散層を形成する工程、 （Ｂ−４）熱処理をすることにより、前記第２導電型の
不純物拡散層を熱拡散して、前記ゲート電極層の下、お
よび前記第１の電極層の下の半導体層において、前記バ
イポーラトランジスタの第１の第２導電型不純物拡散層
を形成し、該第１の第２導電型不純物拡散層と前記第１
の第２導電型ボディ領域とを電気的に接続する工程、 （Ｂ−５）前記電界効果型トランジスタにおける前記ゲ
ート電極層と、前記第１の電極層と前記素子分離領域と
で囲まれた第１の領域の少なくとも一部に、前記電界効
果型トランジスタの、第１導電型のソース領域を形成す
る工程、 （Ｂ−６）前記ゲート電極層と前記素子分離領域とで囲
まれた第２の領域の一部に、前記電界効果型トランジス
タの、第１導電型のドレイン領域を形成する工程、 （Ｂ−７）前記第２の領域の一部に、前記バイポーラト
ランジスタの、第１導電型の第２の第１導電型不純物拡
散層を形成する工程、および （Ｂ−８）前記第３の領域において、前記バイポーラト
ランジスタの、第１導電型の第３の第１導電型不純物拡
散層を形成する工程、および （Ｂ−９）前記第１の第２導電型ボディ領域と前記ソー
ス領域とを電気的に接続する工程を含む、半導体装置の
製造方法。 - 【請求項１５】 請求項１４において、 さらに、前記第２の第１導電型不純物拡散層と前記第３
の第１導電型不純物拡散層との間の半導体層であって、
前記素子分離領域の近傍の半導体層に、第２の第２導電
型ボディ領域を形成する工程を含む、半導体装置の製造
方法。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459083A (en) | 1993-03-01 | 1995-10-17 | Motorola, Inc. | Method for making BIMOS device having a bipolar transistor and a MOS triggering transistor |
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|---|---|---|---|---|
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| US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
| JP3088032B2 (ja) | 1991-08-02 | 2000-09-18 | キヤノン株式会社 | 半導体装置 |
| JPH05218316A (ja) | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体装置及びその製造方法 |
| FR2694449B1 (fr) | 1992-07-09 | 1994-10-28 | France Telecom | Composant électronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant. |
| JPH06151859A (ja) * | 1992-09-15 | 1994-05-31 | Canon Inc | 半導体装置 |
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| US5843814A (en) | 1996-02-15 | 1998-12-01 | Micron Technology, Inc. | Method of forming BiCMOS circuitry |
| JPH11204801A (ja) | 1997-11-13 | 1999-07-30 | Seiko Epson Corp | 半導体装置 |
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