JP2020047791A - 半導体装置 - Google Patents

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Abstract

【課題】逆方向リーク特性の優れた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第１の面に対向する第２の面を有する炭化珪素層と、炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第１の面に平行な第１の方向に延び、第２の炭化珪素領域に接続され、第１の面に対し平行で第１の方向に垂直な第２の方向の幅が、第２の炭化珪素領域の第２の方向の幅よりも狭い第２導電型の第３の炭化珪素領域と、炭化珪素層の第１の面の側に設けられ、第１の炭化珪素領域に接する第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、第１の電極と第２の炭化珪素領域との間に設けられ、第１の面と接する部分の形状が八角形である金属シリサイド層と、を備える。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）の一種のＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ）において、順方向サージ耐量を向上させるため、素子領域内にＰｉＮダイオード領域を設ける場合がある。素子領域内にＰｉＮダイオード領域を設けることで、ＰｉＮダイオード領域の伝導度変調を利用して大きな順方向サージ電流を流すことができる。ＰｉＮダイオード領域のコンタクト抵抗を低減するために金属シリサイド層が電極とｐ型不純物領域との間に形成される。
特開２０１７−５５００９号公報
本発明が解決しようとする課題は、逆方向リーク特性の優れた半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と前記第１の面に対向する第２の面を有する炭化珪素層と、前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に平行な第１の方向に延び、前記第２の炭化珪素領域に接続され、前記第１の面に対し平行で前記第１の方向に垂直な第２の方向の幅が、前記第２の炭化珪素領域の前記第２の方向の幅よりも狭い第２導電型の第３の炭化珪素領域と、前記炭化珪素層の前記第１の面の側に設けられ、前記第１の炭化珪素領域に接する第１の電極と、前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の面と接する部分の形状が八角形である金属シリサイド層と、を備える。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の拡大模式上面図。 実施形態の半導体装置の拡大模式断面図。 実施形態の半導体装置の作用及び効果の説明図。 実施形態の半導体装置の作用及び効果の説明図。 実施形態の半導体装置の作用及び効果の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。
実施形態の半導体装置は、第１の面と第１の面に対向する第２の面を有する炭化珪素層と、炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第１の面に平行な第１の方向に延び、第２の炭化珪素領域に接続され、第１の面に対し平行で第１の方向に垂直な第２の方向の幅が、第２の炭化珪素領域の第２の方向の幅よりも狭い第２導電型の第３の炭化珪素領域と、炭化珪素層の第１の面の側に設けられ、第１の炭化珪素領域に接する第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、第１の電極と第２の炭化珪素領域との間に設けられ、第１の面と接する部分の形状が八角形である金属シリサイド層と、を備える。
図１は、実施形態の半導体装置の模式断面図である。図２は、実施形態の半導体装置の拡大模式上面図である。図２は、図１の点線枠部分の拡大図である。図３は、実施形態の半導体装置の拡大模式断面図である。図３は、図２のＡＡ’断面に相当する。
実施形態の半導体装置はＰｉＮダイオード領域を有するＪＢＳ１００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＪＢＳ１００は、炭化珪素層１０（半導体層）、アノード電極１２（第１の電極）、カソード電極１４（第２の電極）、フィールド酸化膜１６、金属シリサイド層１８を備える。
炭化珪素層１０の中には、ｎ＋型のカソード領域２０、ｎ−型のドリフト領域２２（第１の炭化珪素領域）、ｐ型の第１のアノード領域２４（第２の炭化珪素領域）、ｐ＋型の第２のアノード領域２６（第４の炭化珪素領域）、ｐ型領域２８（第３の炭化珪素領域）、ｐ型のリサーフ領域３０が設けられる。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）を備える。炭化珪素層１０は、単結晶のＳｉＣ（炭化珪素）である。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０の第１の面Ｐ１が（０００１）面に対し０度以上８度以下傾斜した面、第２の面Ｐ２が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のカソード領域２０は、カソード電極１４とｎ−型のドリフト領域２２との間に設けられる。
カソード領域２０は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。カソード領域２０のｎ型不純物濃度は、ｎ−型のドリフト領域２２のｎ型不純物の不純物濃度よりも高い。ｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２２は、カソード領域２０と第１の面Ｐ１との間に設けられる。
ドリフト領域２２は、カソード領域２０上に設けられる。ドリフト領域２２は、キャリアを流す領域として機能する。ドリフト領域２２の一部は、第１の面Ｐ１でアノード電極１２に接する。
アノード電極１２とドリフト領域２２とのコンタクトはショットキーコンタクトである。アノード電極１２とドリフト領域２２とが接する領域が、順方向バイアス時にオン電流を流すショットキー領域となる。
ドリフト領域２２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ドリフト領域２２のｎ型不純物濃度は、例えば、１×１０１４ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域２２の厚さは、例えば、３μｍ以上５０μｍ以下である。
なお、ｎ＋型のカソード領域２０と、ｎ−型のドリフト領域２２との間に、ｎ型のバッファ層（図示せず）が設けられても構わない。ｎ型のバッファ層のｎ型不純物濃度は、ｎ＋型のカソード領域２０の不純物濃度と、ｎ−型のドリフト領域２２の不純物濃度との中間の濃度である。
ｐ型の第１のアノード領域２４は、ドリフト領域２２と第１の面Ｐ１との間に設けられる。第１のアノード領域２４は、アノード電極１２とドリフト領域２２との間に設けられる。
ｐ型の第１のアノード領域２４は、例えばｐ＋型の第２のアノード領域２６を囲むように設けられる。
ｐ型の第１のアノード領域２４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。第１のアノード領域２４のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ｐ型の第１のアノード領域２４の幅（図３中の“ｗ１”）は、例えば、３．０μｍ以上１５．０μｍ以下である。
ｐ＋型の第２のアノード領域２６は、第１のアノード領域２４とアノード電極１２との間に設けられる。第２のアノード領域２６は、第１のアノード領域２４と金属シリサイド層１８との間に設けられる。第２のアノード領域２６は、第１のアノード領域２４の中に設けられる。
アノード電極１２と第２のアノード領域２６とのコンタクトはオーミックコンタクトである。
第２のアノード領域２６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。第２のアノード領域２６のｐ型不純物濃度は、第１のアノード領域２４のｐ型不純物濃度よりも高い。ｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第２のアノード領域２６の幅は、第１のアノード領域２４の幅ｗ１よりも狭い。第２のアノード領域２６の幅は、例えば、２．０μｍ以上１２．０μｍ以下である。
ｐ型の第１のアノード領域２４とｐ＋型の第２のアノード領域２６が存在する領域が、ＰｉＮダイオード領域である。ＰｉＮダイオード領域は、順方向サージ電流が生じた場合に、ホール注入による伝導度変調を利用して大量の電流を流す。これにより、ＪＢＳ１００が発熱等により破壊することが抑制される。
なお、ＰｉＮダイオード領域は、例えば、第１の方向及び第２の方向に繰り返し配置される。
ｐ型領域２８は、ドリフト領域２２と第１の面Ｐ１との間に設けられる。ｐ型領域２８は、アノード電極１２とドリフト領域２２との間に設けられる。ｐ型領域２８は、第１の面Ｐ１において、アノード電極１２に接する。
ｐ型領域２８は、例えば、図２に示すようにストライプ形状である。ｐ型領域２８は、第１の面Ｐ１に平行な第１の方向に延びる。ｐ型領域２８の一部は、第１のアノード領域２４に接する。
ｐ型領域２８は、逆バイアス時のリーク電流を抑制する機能を有する。逆バイアス時に２つのｐ型領域２８の間のドリフト領域２２に空乏層が広がり、アノード電極１２とドリフト領域２２間の電界を緩和する。これによりＪＢＳ１００のリーク電流を抑制する。
ｐ型領域２８の幅（図３中の“ｗ２”）は、第１のアノード領域２４の幅（図３中の“ｗ１”）よりも狭い。すなわち、ｗ２＜ｗ１である。ｐ型領域２８の幅ｗ２は、例えば、０．５μｍ以上３．０μｍ以下である。ｐ型領域２８とｐ型領域２８との間隔は、例えば、１．０μｍ以上５．０μｍ以下である。
ｐ型領域２８は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
ｐ型領域２８のｐ型不純物濃度は、第２のアノード領域２６のｐ型不純物濃度よりも低い。ｐ型領域２８のｐ型不純物濃度は、例えば、第１のアノード領域２４のｐ型不純物濃度と略同一である。ｐ型領域２８のｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ｐ型のリサーフ領域３０は、ｐ型の第１のアノード領域２４とｐ型領域２８とを囲んで設けられる。ｐ型のリサーフ領域３０は、アノード電極１２と電気的に接続される。
ｐ型のリサーフ領域３０は、ＪＢＳ１００の耐圧を向上させるためのＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）構造である。
ｐ型のリサーフ領域３０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。リサーフ領域３０のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
フィールド酸化膜１６は、ｐ型のリサーフ領域３０上に設けられる。フィールド酸化膜１６は、例えば、酸化シリコンである。
アノード電極１２は、炭化珪素層１０の第１の面Ｐ１側に設けられる。アノード電極１２は、フィールド酸化膜１６の開口部で、ｎ−型のドリフト領域２２、ｐ型領域２８、第１のアノード領域２４、及び、金属シリサイド層１８に接する。
アノード電極１２は金属である。アノード電極１２は、例えば、チタンとアルミニウムの積層構造である。
カソード電極１４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。カソード電極１４は、カソード領域２０に接して設けられる。カソード電極１４とカソード領域２０とのコンタクトは、オーミックコンタクトである。
カソード電極１４は、例えば、金属又は金属半導体化合物である。カソード電極１４は、例えば、ニッケルシリサイド、チタン、ニッケル、銀、及び、金から成る群から選ばれる材料を含む。
金属シリサイド層１８は、アノード電極１２と第２のアノード領域２６との間に設けられる。金属シリサイド層１８は、炭化珪素層１０の第１の面Ｐ１に接する。
金属シリサイド層１８は、例えば、ニッケルシリサイド、又は、チタンシリサイドを含む。金属シリサイド層１８の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下である。
金属シリサイド層１８を備えることにより、アノード電極１２と第２のアノード領域２６との間のコンタクトが、オーミックコンタクトとなる。
金属シリサイド層１８の第１の面Ｐ１と接する部分の形状は、図２に示すように、八角形である。八角形は八つの辺を有する多角形である。金属シリサイド層１８の第１の面Ｐ１と接する部分の形状は、例えば、正八角形である。
金属シリサイド層１８の八角形が有する八辺のうち、少なくとも一辺が第１の方向に平行である。金属シリサイド層１８の八角形が有する八辺のうち、例えば、二辺が第１の方向に平行であり、二辺が第２の方向に平行である。
次に、実施形態のＪＢＳ１００の作用及び効果について説明する。
実施形態のＪＢＳ１００は、ＰｉＮダイオード領域を設けることで、ＰｉＮダイオード領域の伝導度変調を利用して大きな順方向サージ電流を流すことができる。さらに、ｐ型領域２８の一部は、ｐ型の第１のアノード領域２４に接する。ｐ型領域２８がＰｉＮダイオード領域の第１のアノード領域２４に接することにより、順方向のサージ電流が生じた場合、ＰｉＮダイオード領域からｐ型領域２８にホールが伝播され幅の狭いｐ型領域２８でも、ホールが注入される。したがって、素子領域の広い範囲にわたってホール注入を分散させることができる。よって、発熱領域を分散でき順方向サージ耐量を一層向上させることが可能である。
ＰｉＮダイオード領域では、大電流を流すために、コンタクト抵抗を低減する必要がある。コンタクト抵抗を低減するために金属シリサイド層１８がアノード電極１２とｐ＋型の第２のアノード領域２６との間に形成されている。
ＪＢＳ１００を実装する際、例えば、アノード電極１２の上にボンディングワイヤが形成される。ボンディングワイヤを形成する際の荷重により、金属シリサイド層１８のパターンエッジで炭化珪素層１０にクラックが発生し、ＪＢＳ１００の逆方向リーク電流が増大するという不良が生じる場合がある。
クラックは、金属シリサイド層１８の多角形パターンの角部で生じやすい。これは、多角形のパターンの角部に応力が集中しやすいためであると考えられる。
実施形態のＪＢＳ１００は、金属シリサイド層１８の第１の面Ｐ１と接する部分の形状が八角形である。八角形は、例えば、三角形、四角形、あるいは六角形と比較して、頂角が大きい。
頂角が小さい場合、すなわち、角が尖っている場合には、角部に応力が集中しやすくクラックが生じやすいと考えられる。したがって、実施形態のＪＢＳ１００は、金属シリサイド層１８のパターンエッジの応力が緩和され、クラックの発生が抑制される。よって、リーク電流が抑制され、逆方向リーク特性の優れたＪＢＳ１００が実現される。
また、八角形のパターンを金属シリサイド層１８に適用することにより、ＪＢＳ１００の特性が安定する。
図４、図５、図６は、実施形態の半導体装置の作用及び効果の説明図である。図４、図５、図６は、比較例のＪＢＳの模式上面図である。
図４は、金属シリサイド層が円形の場合、図５、図６は金属シリサイド層が六角形の場合である。
図４は、例えば、第１のアノード領域２４及び金属シリサイド層１８が、ｐ型領域２８に対して合わせズレにより第２の方向にずれた場合を示す図である。この場合、例えば、領域Ｘのように、ｐｎ接合が鋭角を有する領域が出現するおそれがある。領域Ｘのように、ｐｎ接合が鋭角を有すると、この箇所が特異点となり、例えば、逆方向リークが大きくなったり、耐圧が低下したりするおそれがある。
また、図５のように、六角形の金属シリサイド層１８のパターンを配置すると、領域Ｙのように、ｐ領域が尖った領域が出現する。この場合も、例えば、逆方向リークが大きくなったり、耐圧が低下したりするおそれがある。
また、図６のように、六角形の金属シリサイド層１８のパターンを図５から３０度回転させて配置すると、やはり、領域Ｚのようにｐ領域が尖った領域が出現したり、領域Ｗのように、ｐｎ接合が鋭角を有する領域が出現したりする。この場合も、例えば、逆方向リークが大きくなったり、耐圧が低下したりするおそれがある。
実施形態のＪＢＳ１００の有する八角形の金属シリサイド層１８のパターンは、ストライプ形状のｐ型領域２８のパターンに対して、ｐｎ接合の形状に特異点が出現しにい。したがって、例えば、逆方向リークの増大や、耐圧の低下が生じにくく、ＪＢＳ１００の特性が安定する。
以上、実施形態によれば、高い順方向サージ耐量を備え、逆方向リーク特性の優れたＪＢＳが実現できる。また、特性の安定したＪＢＳが実現できる。
実施形態では、ＳｉＣとして４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。
また、実施形態では、第１の面Ｐ１として（０００１）面に対し０度以上８度以下傾斜した面、第２の面Ｐ２として（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明したが、その他の面方位の面を用いることも可能である。
また、実施形態では、第１導電型としてｎ型、第２導電型としてｐ型を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ アノード電極（第１の電極）
１４ カソード電極（第２の電極）
１８ 金属シリサイド層
２２ ドリフト領域（第１の炭化珪素領域）
２４ 第１のアノード領域（第２の炭化珪素領域）
２６ 第２のアノード領域（第４の炭化珪素領域）
２８ ｐ型領域（第３の炭化珪素領域）
１００ ＪＢＳ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (5)

  1. 第１の面と前記第１の面に対向する第２の面を有する炭化珪素層と、
    前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に平行な第１の方向に延び、前記第２の炭化珪素領域に接続され、前記第１の面に対し平行で前記第１の方向に垂直な第２の方向の幅が、前記第２の炭化珪素領域の前記第２の方向の幅よりも狭い第２導電型の第３の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の面と接する部分の形状が八角形である金属シリサイド層と、
    を備える半導体装置。
  2. 前記八角形が有する八辺のうち、少なくとも一辺が前記第１の方向に平行な請求項１記載の半導体装置。
  3. 前記第２の炭化珪素領域と前記金属シリサイド層との間に、前記第２の炭化珪素領域の第２導電型不純物濃度よりも第２導電型不純物濃度の高い第２導電型の第４の炭化珪素領域を有する請求項１又は請求項２いずれか一項記載の半導体装置。
  4. 前記金属シリサイド層は、ニッケルシリサイド又はチタンシリサイドを含む請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１導電型はｎ型であり、前記第２導電型はｐ型である請求項１ないし請求項４いずれか一項記載の半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116613187A (zh) * 2020-07-01 2023-08-18 湖南三安半导体有限责任公司 一种碳化硅功率二极管器件及其制备方法
WO2022002111A1 (en) * 2020-07-01 2022-01-06 Xiamen Sanan Integrated Circuit Co., Ltd. Silicon carbide power diode device and fabrication method thereof
US11437525B2 (en) 2020-07-01 2022-09-06 Hunan Sanan Semiconductor Co., Ltd. Silicon carbide power diode device and fabrication method thereof
EP3975266A1 (en) * 2020-09-28 2022-03-30 Nexperia B.V. Semiconductor device with improved junction termination extension region
JP2023136028A (ja) * 2022-03-16 2023-09-29 株式会社東芝 半導体装置
EP4290579A1 (en) * 2022-06-10 2023-12-13 Nexperia B.V. Semiconductor component and method of manufacturing thereof
JP2024043740A (ja) * 2022-09-20 2024-04-02 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
JP2016163049A (ja) * 2015-03-03 2016-09-05 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ダイオード領域用のゲート電極とコンタクト構造とを含んでいるトレンチ構造を備えた半導体デバイス
JP2017168663A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP2018049951A (ja) * 2016-09-21 2018-03-29 株式会社東芝 半導体装置
JP2018098227A (ja) * 2016-12-07 2018-06-21 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
JP5646527B2 (ja) * 2012-03-02 2014-12-24 株式会社東芝 半導体装置および半導体装置の製造方法
JP6112600B2 (ja) 2012-12-10 2017-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP6300659B2 (ja) 2014-06-19 2018-03-28 株式会社東芝 半導体装置
JP6363541B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置及びその製造方法
JP2015207780A (ja) 2015-06-16 2015-11-19 富士電機株式会社 ワイドバンドギャップ半導体装置
JP6400544B2 (ja) 2015-09-11 2018-10-03 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
JP2016163049A (ja) * 2015-03-03 2016-09-05 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ダイオード領域用のゲート電極とコンタクト構造とを含んでいるトレンチ構造を備えた半導体デバイス
JP2017168663A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP2018049951A (ja) * 2016-09-21 2018-03-29 株式会社東芝 半導体装置
JP2018098227A (ja) * 2016-12-07 2018-06-21 富士電機株式会社 半導体装置および半導体装置の製造方法

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