JP2023136028A - 半導体装置 - Google Patents

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Abstract

【課題】サージ電流に対する耐圧を向上可能な半導体装置を提供する。【解決手段】半導体装置は、第１電極と、前記第１電極に接続された第１導電形の第１半導体層と、前記第１半導体層上の第１領域に設けられ、第１導電形であり、不純物濃度が前記第１半導体層の不純物濃度よりも高い第２半導体層と、前記第２半導体層上に設けられた第２導電形の第３半導体層と、前記第１半導体層上の第２領域に設けられ、第１導電形であり、不純物濃度が前記第１半導体層の不純物濃度よりも高く前記第２半導体層の不純物濃度よりも低く、前記第２半導体層から前記第１半導体層の一部を介して離隔した第４半導体層と、前記第４半導体層上の一部に設けられた第２導電形の第５半導体層と、前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第２電極と、を備える。【選択図】図３

Description

実施形態は、半導体装置に関する。
ショットキーバリアダイオード（ＳＢＤ）は、金属とｎ形の半導体を接合し、その仕事関数の違いを利用してダイオードを実現している。また、リーク電流を抑制するために、半導体における金属との接合面の一部にｐ形層を設け、逆バイアス時にｐｎ界面を起点として空乏層を形成することにより、電界強度が最大となる位置を金属と半導体との接合界面から半導体側に移動させるジャンクションバリアショットキー（ＪＢＳ）構造も提案されている。このような半導体装置においては、サージ電流に対する耐性の向上が望まれている。
国際公開２０１１／１５１９０１号公報
実施形態の目的は、サージ電流に対する耐圧を向上可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続された第１導電形の第１半導体層と、前記第１半導体層上の第１領域に設けられ、第１導電形であり、不純物濃度が前記第１半導体層の不純物濃度よりも高い第２半導体層と、前記第２半導体層上に設けられた第２導電形の第３半導体層と、前記第１半導体層上の第２領域に設けられ、第１導電形であり、不純物濃度が前記第１半導体層の不純物濃度よりも高く前記第２半導体層の不純物濃度よりも低く、前記第２半導体層から前記第１半導体層の一部を介して離隔した第４半導体層と、前記第４半導体層上の一部に設けられた第２導電形の第５半導体層と、前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第２電極と、を備える。
図１は、実施形態に係る半導体装置を示す平面図である。 図２は、実施形態に係る半導体装置を示す断面図である。 図３（ａ）は、図１に示すＡ－Ａ’線による断面図であり、図３（ｂ）は図３（ａ）の領域Ｂを示す一部拡大断面図である。 図４は、図１の領域Ｃに相当する断面図であり、図３（ａ）のＤ－Ｄ’線の位置を示す。 図５は、図１の領域Ｃに相当する断面図であり、図３（ａ）のＥ－Ｅ’線の位置を示す。 図６は、図１の領域Ｃに相当する断面図であり、図３（ａ）のＦ－Ｆ’線の位置を示す。 図７は、横軸に図３（ｂ）のＧ－Ｇ’線に沿った位置をとり縦軸に不純物濃度をとって、不純物濃度プロファイルを示すグラフである。 図８は、実施形態に係る半導体装置の順方向バイアス時の通常動作を示す模式的断面図である。 図９は、実施形態に係る半導体装置の逆方向バイアス時の通常動作を示す模式的断面図である。 図１０は、実施形態に係る半導体装置において逆方向のサージ電流が流れた場合を示す模式的断面図である。
以下、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、本実施形態に係る半導体装置を示す断面図である。
図３（ａ）は、図１に示すＡ－Ａ’線による断面図であり、図３（ｂ）は図３（ａ）の領域Ｂを示す一部拡大断面図である。
図４は、図１の領域Ｃに相当する断面図であり、図３（ａ）のＤ－Ｄ’線の位置を示す。
図５は、図１の領域Ｃに相当する断面図であり、図３（ａ）のＥ－Ｅ’線の位置を示す。
図６は、図１の領域Ｃに相当する断面図であり、図３（ａ）のＦ－Ｆ’線の位置を示す。
図７は、横軸に図３（ｂ）のＧ－Ｇ’線に沿った位置をとり縦軸に不純物濃度をとって、不純物濃度プロファイルを示すグラフである。
なお、各図は模式的なものであり、適宜強調又は簡略化されている。また、図間において構成要素の寸法比及び数は必ずしも整合していない。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、電流を流すセル部Ｒｃ、セル部Ｒｃを囲む境界部Ｒｉ、及び、境界部Ｒｉを囲む終端部Ｒｔが設定されている。半導体装置１は、１枚のチップによって構成されている。上方から見て、セル部Ｒｃの形状は矩形である。終端部Ｒｔはチップの外縁を構成する枠状の部分である。境界部Ｒｉはセル部Ｒｃと終端部Ｒｔとの間に配置された枠状の部分である。
セル部Ｒｃにおいては、ＰｉＮダイオード領域Ｒ１と、ＪＢＳ（ジャンクションバリアショットキー）領域Ｒ２が設定されている。上方から見て、複数のＰｉＮダイオード領域Ｒ１がＪＢＳ領域Ｒ２内において千鳥状に配列されている。各ＰｉＮダイオード領域Ｒ１の形状は、例えば八角形の島状である。なお、複数のＰｉＮダイオード領域Ｒ１の配列は千鳥状には限定されず、各ＰｉＮダイオード領域Ｒ１の形状も八角形には限定されない。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ＰｉＮダイオード領域Ｒ１の配列周期が最も短い方向を「Ｘ方向」とし、後述するカソード電極１０からアノード電極５０に向かう方向を「Ｚ方向」とし、Ｘ方向及びＺ方向に対して直交する方向を「Ｙ方向」とする。Ｚ方向のうち、カソード電極１０からアノード電極５０に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
図１～図６に示すように、半導体装置１においては、カソード電極１０、半導体部分２０、コンタクト電極３０、ショットキー電極４０、アノード電極５０、及び、絶縁膜６０が設けられている。半導体部分２０はカソード電極１０上に配置されている。コンタクト電極３０は、半導体部分２０上であって、セル部Ｒｃに配置されている。ショットキー電極４０及びアノード電極５０は、半導体部分２０上であって、セル部Ｒｃ及び境界部Ｒｉに配置されている。絶縁膜６０は半導体部分２０上であって、境界部Ｒｉ及び終端部Ｒｔに配置されている。境界部Ｒｉにおいては、絶縁膜６０は半導体部分２０とショットキー電極４０との間に配置されている。絶縁膜６０は例えば酸化シリコン（ＳｉＯ２）により形成されている。なお、図１においては、ショットキー電極４０及びアノード電極５０は図示を省略している。
半導体部分２０は、例えば、炭化ケイ素（ＳｉＣ）を含み、各部に不純物が導入されることにより、導電形がｎ形又はｐ形とされている。本明細書において、「ｎ＋形」は「ｎ形」よりも不純物濃度が高いことを示し、「ｎ－形」は「ｎ形」よりも不純物濃度が低いことを示す。ｐ形についても同様である。また、本明細書において「不純物濃度」とは、半導体の導電に寄与する実効的な濃度をいい、ある部分にアクセプタとなる不純物とドナーとなる不純物の双方が含まれている場合は、相殺分を除いた濃度をいう。
半導体部分２０においては、ｎ＋形ドレイン層２１、ｎ－形ドリフト層２２、ｎ＋形層２３、ｐ形層２４、ｐ＋形層２５、ｎ形層２６、ｐ形層２７及びｐ－形リサーフ層２８が設けられている。このうち、ｎ＋形ドレイン層２１及びｎ－形ドリフト層２２は、ＰｉＮダイオード領域Ｒ１及びＪＢＳ領域Ｒ２の双方に設けられている。ｎ＋形層２３、ｐ形層２４及びｐ＋形層２５はＰｉＮダイオード領域Ｒ１毎に設けられている。すなわち、半導体装置１には、ｎ＋形層２３、ｐ形層２４及びｐ＋形層２５はそれぞれ複数設けられており、上方から見た形状は、それぞれ、例えば八角形の島状である。ｎ形層２６及びｐ形層２７は、ＪＢＳ領域Ｒ２に設けられている。ｐ－形リサーフ層２８は終端部Ｒｔに設けられている。
ｎ＋形ドレイン層２１はカソード電極１０上の全体に配置され、カソード電極１０に接している。ｎ＋形ドレイン層２１の導電形はｎ＋形である。ｎ－形ドリフト層２２はｎ＋形ドレイン層２１上の全体に配置されており、ｎ＋形ドレイン層２１に接している。ｎ－形ドリフト層２２の導電形はｎ－形である。すなわち、ｎ－形ドリフト層２２の不純物濃度はｎ＋形ドレイン層２１の不純物濃度よりも低い。
ｎ＋形層２３は、ｎ－形ドリフト層２２上であってＰｉＮダイオード領域Ｒ１に配置されている。ｎ＋形層２３はｎ－形ドリフト層２２に接している。ｎ＋形層２３の導電形はｎ＋形であり、その不純物濃度はｎ－形ドリフト層２２の不純物濃度よりも高い。
ｐ形層２４は、ｎ＋形層２３上であってＰｉＮダイオード領域Ｒ１に配置されている。上方から見て、各ｐ形層２４の外縁は各ｎ＋形層２３の外縁よりも一回り大きい。すなわち、ｐ形層２４の外周部はｎ－形ドリフト層２２上に配置されており、外周部を除く部分はｎ＋形層２３上に配置されている。ｐ形層２４はｎ＋形層２３及びｎ－形ドリフト層２２と接している。ｐ形層２４の上面は半導体部分２０の上面に露出している。ｐ形層２４の導電形はｐ形である。
ｐ＋形層２５は、ｐ形層２４上の一部に配置されている。上方から見て、ｐ＋形層２５の外縁はｐ形層２４の外縁よりも一回り小さい。例えば、ｐ＋形層２５はｎ＋形層２３の直上域に配置されている。ｐ＋形層２５はｐ形層２４に接している。ｐ＋形層２５の上面は半導体部分２０の上面に露出している。ｐ＋形層２５の不純物濃度はｐ形層２４の不純物濃度よりも高い。ＰｉＮダイオード領域Ｒ１においては、ｐ形層２４及びｐ＋形層２５からなるｐ形部分と、ｎ＋形ドレイン層２１、ｎ－形ドリフト層２２及びｎ＋形層２３からなるｎ形部分により、ｐｎダイオードが形成されている。
ｎ形層２６は、ｎ－形ドリフト層２２上であってＪＢＳ領域Ｒ２に配置されている。ｎ形層２６はｎ－形ドリフト層２２に接している。ｎ形層２６はｐ形層２４と接していてもよく、離隔していてもよい。ｎ形層２６はｎ＋形層２３からｎ－形ドリフト層２２の一部２２ａを介して離隔している。Ｘ方向におけるｎ－形ドリフト層２２の一部２２ａの幅、すなわち、ｎ形層２６とｎ＋形層２３との隙間は、例えば、０．３～０．７μｍ程度である。ｎ形層２６の導電形はｎ形であり、その不純物濃度は、ｎ－形ドリフト層２２の不純物濃度よりも高く、ｎ＋形層２３の不純物濃度よりも低く、ｎ＋形ドレイン層２１の不純物濃度よりも低い。
例えば、ｎ形層２６の不純物濃度は１×１０１７ｃｍ－３程度であり、ｎ＋形層２３の不純物濃度は１×１０１８ｃｍ－３程度であり、ｎ－形ドリフト層２２の不純物濃度は１×１０１６ｃｍ－３程度である。このため、図７に示すように、図３（ｂ）に示すＧ－Ｇ’線に沿った不純物濃度プロファイルは、ｎ－形ドリフト層２２において極小値をとる。
ｐ形層２７は、ｎ形層２６上の一部に配置されている。ｐ形層２７の導電形はｐ形である。ｐ形層２７は複数設けられており、その形状はＹ方向に延びるストライプ状である。複数のｐ形層２７は、Ｘ方向において周期的に配列されている。Ｘ方向において隣り合う２本のｐ形層２７の間には、ｎ形層２６の一部が配置されている。ｐ形層２７の下面はｎ形層２６の下面よりも上方に位置している。ｐ形層２７の上面は半導体部分２０の上面において露出している。ｎ形層２６におけるｐ形層２７の間に配置された部分の上面も、半導体部分２０の上面において露出している。ｐ形層２７の上面と、ｎ形層２６におけるｐ形層２７の間に配置された部分の上面は、同一平面上に位置している。
一例では、Ｘ方向に沿って連続して配列された複数本のｐ形層２７毎に１つのグループを構成し、各グループに属する複数本のｐ形層２７のＹ方向の端部は共通のｐ形層２４に接している。すなわち、Ｙ方向において隣り合う２つのｐ形層２４の間に、１つのグループに属する複数本のｐ形層２７が配置されている。また、各グループに属する複数本のｐ形層２７は、Ｘ方向において隣り合う２つのｐ形層２４の間に配置されている。
ｐ－形リサーフ層２８は、ｎ－形ドリフト層２２上であって終端部Ｒｔに配置されている。ｐ－形リサーフ層２８はｎ－形ドリフト層２２及びｐ形層２４に接している。ｐ－形リサーフ層２８の導電形はｐ－形であり、その不純物濃度はｐ形層２４の不純物濃度よりも低い。
コンタクト電極３０は、半導体部分２０上であってＰｉＮダイオード領域Ｒ１に配置されている。すなわち、半導体装置１には複数のコンタクト電極３０が設けられており、例えば千鳥状に配列されている。例えば、上方から見て、各コンタクト電極３０の形状は八角形である。コンタクト電極３０はｐ＋形層２５上に配置されており、ｐ＋形層２５に接している。これにより、コンタクト電極３０はｐ＋形層２５とオーミック接続されている。
ショットキー電極４０は、半導体部分２０上であってＰｉＮダイオード領域Ｒ１及びＪＢＳ領域Ｒ２の双方に配置されている。ショットキー電極４０は複数のコンタクト電極３０を覆い、複数のコンタクト電極３０と接続されている。ＪＢＳ領域Ｒ２においてショットキー電極４０はｎ形層２６上及びｐ形層２７上に配置されており、ｎ形層２６及びｐ形層２７に接している。ショットキー電極４０はｎ形層２６と共にショットキーバリアダイオードを形成している。また、ショットキー電極４０はｐ形層２７とオーミック接続している。
アノード電極５０は、セル部Ｒｃ及び境界部Ｒｉであってショットキー電極４０上に配置されている。アノード電極５０はショットキー電極４０と接しており、ショットキー電極４０に接続されている。
次に、本実施形態に係る半導体装置１の動作について説明する。
図８は、本実施形態に係る半導体装置の順方向バイアス時の通常動作を示す模式的断面図である。
図９は、本実施形態に係る半導体装置の逆方向バイアス時の通常動作を示す模式的断面図である。
図１０は、本実施形態に係る半導体装置において逆方向のサージ電流が流れた場合を示す模式的断面図である。
図８及び図１０においては、電流Ｉの経路を破線で示している。
図８に示すように、半導体装置１が順方向にバイアスされた場合、すなわち、アノード電極５０が正極となりカソード電極１０が負極となるような電圧が印加された場合は、ＪＢＳ領域Ｒ２において、ショットキー電極４０とｎ形層２６からなるショットキーバリアダイオードに順方向の電流Ｉが流れる。これにより、ＪＢＳ領域Ｒ２のｎ形層２６に順方向の電流Ｉが流れる。このとき、ｎ形層２６の不純物濃度はｎ－形ドリフト層２２の不純物濃度よりも高いため、順方向の電流の抵抗（オン抵抗）を低減できる。
図９に示すように、半導体装置１が逆方向にバイアスされた場合、すなわち、アノード電極５０が負極となりカソード電極１０が正極となるような電圧が印加された場合は、ショットキー電極４０とｎ形層２６との界面、ｐ形層２７とｎ形層２６の界面、及び、ｐ形層２４とｎ＋形層２３との界面を起点として、半導体部分２０内に空乏層が拡がる。これにより、電流が遮断される。
このとき、ＪＢＳ領域Ｒ２にｐ形層２７が設けられているため、電界強度が最も高くなる位置をショットキー電極４０とｎ形層２６との界面から半導体部分２０内にずらすことができる。ショットキー電極４０とｎ形層２６との界面は欠陥が多いため、この界面における電界強度を低減することにより、逆バイアス時のリーク電流を低減することができる。
半導体装置１に接続された電源のオン／オフが切り替えられたとき、又は、半導体装置１に接続された負荷が変動したときなどに、半導体装置１の瞬間的に大きなサージ電流が流れることがある。この場合は、図１０に示すように、ＰｉＮダイオード領域Ｒ１のｎ＋形層２３がブレイクダウンし、ｐ形層２４とｎ＋形層２３からなるｐｎダイオードにサージ電流が流れる。これにより、サージ電流の大部分をＰｉＮダイオード領域Ｒ１において流すことができ、ＪＢＳ領域Ｒ２を保護することができる。この結果、サージ電流によってショットキー電極４０とｎ形層２６からなるショットキーバリアダイオードが熱破壊されることを抑制できる。
また、半導体装置１においては、ｎ形層２６がｎ＋形層２３から離隔しているため、ｎ＋形層２３とｎ形層２６との間にサージ電流が流れることを抑制できる。これにより、ＰｉＮダイオード領域Ｒ１がサージ電流を流す場合に、このサージ電流がＰｉＮダイオード領域Ｒ１からＪＢＳ領域Ｒ２に漏洩することを抑制し、ショットキーバリアダイオードをサージ電流からより確実に保護することができる。
次に、本実施形態の効果について説明する。
上述の如く、半導体装置１においては、ＪＢＳ領域Ｒ２においてｎ－形ドリフト層２２上にｎ形層２６を設けることにより、オン抵抗を低減することができる。また、ｎ形層２６をｎ＋形層２３から離すことにより、サージ電流がショットキーバリアダイオードに流入することを抑制し、ショットキーバリアダイオードの熱破壊を抑制できる。
以上説明した実施形態によれば、サージ電流に対する耐圧を向上可能な半導体装置を実現することができる。
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置
１０：カソード電極
２０：半導体部分
２１：ｎ＋形ドレイン層
２２：ｎ－形ドリフト層
２２ａ：ｎ－形ドリフト層２２の一部
２３：ｎ＋形層
２４：ｐ形層
２５：ｐ＋形層
２６：ｎ形層
２７：ｐ形層
２８：ｐ－形リサーフ層
３０：コンタクト電極
４０：ショットキー電極
５０：アノード電極
６０：絶縁膜
Ｉ：電流
Ｒ１：ＰｉＮダイオード領域
Ｒ２：ＪＢＳ領域
Ｒｃ：セル部
Ｒｉ：境界部
Ｒｔ：終端部

Claims (5)

  1. 第１電極と、
    前記第１電極に接続された第１導電形の第１半導体層と、
    前記第１半導体層上の第１領域に設けられ、第１導電形であり、不純物濃度が前記第１半導体層の不純物濃度よりも高い第２半導体層と、
    前記第２半導体層上に設けられた第２導電形の第３半導体層と、
    前記第１半導体層上の第２領域に設けられ、第１導電形であり、不純物濃度が前記第１半導体層の不純物濃度よりも高く前記第２半導体層の不純物濃度よりも低く、前記第２半導体層から前記第１半導体層の一部を介して離隔した第４半導体層と、
    前記第４半導体層上の一部に設けられた第２導電形の第５半導体層と、
    前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第２電極と、
    を備えた半導体装置。
  2. 上方から見て、前記第３半導体層の形状は島状であり、前記第５半導体層の形状はストライプ状である請求項１に記載の半導体装置。
  3. 前記第１電極と前記第１半導体層との間に設けられ、第１導電形であり、不純物濃度が前記第１半導体層の不純物濃度よりも高い第６半導体層をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記第６半導体層の不純物濃度は前記第４半導体層の不純物濃度よりも高い請求項３に記載の半導体装置。
  5. 前記第２電極は、
    前記第３半導体層に接した第３電極と、
    前記第４半導体層及び前記第５半導体層に接した第４電極と、
    を有する請求項１～４のいずれか１つに記載の半導体装置。
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